JP2006228383A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、ＤＲＡＭのセルフリフレッシュ周期をポーズ特性の温度依存性に応じて変化させることで、低温時における消費電流を削減することを特徴とする。
【解決手段】第１の電流生成回路２１、第２の電流生成回路２２、パルス信号生成回路２３、及びカウンタ回路２４によってタイマ回路１３が構成される。第１の電流生成回路２１は、正の温度係数を持つ第１の電流Ｉ１を生成する。第２の電流生成回路２２は、実質的に温度係数を持たない一定値の第２の電流Ｉ２を生成する。パルス信号生成回路２３は、第１及び第２の電流の和の電流（Ｉ１＋Ｉ２）に応じた周期を持つパルス信号を生成する。カウンタ回路２４は、パルス信号生成回路２３で生成されたパルス信号を分周してタイマ信号を出力する。
【選択図】 図２

Description

本発明は、ダイナミック型半導体記憶装置に係り、特にリフレッシュ動作を制御するリフレッシュ制御回路の改良に関する。

ダイナミック型半導体記憶装置（ＤＲＡＭ）では、メモリセルの性質上、データを長期間保持するためには、必ず、リフレッシュ動作が必要になる。通常、リフレッシュ動作は、メモリセルアレイの１ロウ（row）毎に行われ、１回のリフレッシュ動作で１ロウ内のメモリセルのデータがセンスアンプによりリフレッシュされる。ここで、メモリセルアレイのメモリ容量をｎビット、１回のリフレッシュ動作でリフレッシュされるメモリセルの個数をｍ個、リフレッシュ間隔（リフレッシュ周期）をｔR秒とすると、単位時間当たりのリフレッシュ動作の回数Ｎは、
Ｎ＝ｎ／（ｍ・ｔR）… … （１）
で与えられる。

すなわち、リフレッシュに費やされる消費電力が全てのメモリセルで同じであり、かつ、１回のリフレッシュ動作で費やされる消費電流が一定であると仮定すると、リフレッシュ動作で費やされる全消費電流を低減するためには、リフレッシュ間隔ｔRを長くして、単位時間当たりのリフレッシュ動作の回数を少なくすればよい。

セルフリフレッシュ時の消費電流は少ないほうが望ましいため、リフレッシュ間隔は、メモリセルの特性（ポーズ時間特性）の許す範囲において、出来る限り長くなるように制御される。

ところで、ポーズ時間特性は温度依存性がある。ＤＲＡＭメモリセルでは、高温程、ポーズ時間が短く、低温程、ポーズ時間が長い。

しかし、従来では、チップ内部で作られるリフレッシュ間隔は高温時のポーズ時間を基準に設定されており、温度にかかわらず一定にされている。そのため、それより低い温度では、ポーズ特性に比べて、リフレッシュ間隔が短くなり、余分なリフレッシュ動作を行っていることになる。

なお、温度上昇に伴い電流量が増加する電流源を用いて発振回路の動作を制御し、発振回路の出力クロックまたは分周クロックに同期してリフレッシュを行う記憶装置が特許文献１に記載されている。
特開２００５−４９２９号公報

この発明は上記のような事情を考慮してなされたものであり、その目的は、温度に応じてリフレッシュ間隔を調整することにより、リフレッシュ時の消費電流を削減することができる半導体記憶装置を提供することである。

この発明の半導体記憶装置は、温度依存性を持つ第１の電流を生成する第１の電流生成回路と、実質的に温度依存性を持たない一定値の第２の電流を生成する第２の電流生成回路と、上記第１及び第２の電流の和の電流に応じた周期を持つパルス信号を生成するパルス信号生成回路と、上記パルス信号を分周してタイマ信号を出力するカウンタ回路と、上記タイマ信号に同期してリフレッシュを行う記憶回路とを具備したことを特徴とする。

この発明の半導体記憶装置によれば、温度に応じてリフレッシュ間隔を調整することにより、リフレッシュ時の無駄な消費電流を削減することができる。

以下、図面を参照してこの発明を実施の形態により説明する。

図１は、この発明の一実施の形態に係る半導体記憶装置の全体の構成を示すブロック図である。図１に示すように、この実施形態の半導体記憶装置は、セルフリフレッシュ動作を制御するセルフリフレッシュ制御回路１１が設けられたＤＲＡＭ回路（記憶回路）１２と、セルフリフレッシュ制御回路１１におけるリフレッシュ間隔を制御するタイマ信号を生成するタイマ回路１３とから構成されている。

ＤＲＡＭ回路１２は、セルフリフレッシュ制御回路１１の他に、多数のＤＲＡＭメモリセルが配列されたメモリセルアレイ、メモリセルアレイ内の１ロウ分のメモリセルを選択するロウデコーダ、メモリセルアレイの１カラムを選択するカラムデーコーダ、データの読み出し／書き込みを行うセンスアンプ等を含む。

タイマ回路１３は、温度に応じて周期が変化するタイマ信号を生成し、セルフリフレッシュ制御回路１１に供給する。このタイマ回路１３は、図２に示すように、第１の電流生成回路２１、第２の電流生成回路２２、パルス信号生成回路２３、及びカウンタ回路２４によって構成されている。

第１の電流生成回路２１は、正の温度係数を持つ第１の電流Ｉ１を生成する。第２の電流生成回路２２は、実質的に温度係数を持たない一定値の第２の電流Ｉ２を生成する。パルス信号生成回路２３は、第１及び第２の電流の和の電流（Ｉ１＋Ｉ２）に応じた周期を持つパルス信号を生成する。カウンタ回路２４は、パルス信号生成回路２３で生成されたパルス信号を分周してタイマ信号を出力する。

ここで、第１の電流生成回路２１で生成される第１の電流Ｉ１の値は、低温時には０に近づく可能性があり、仮に第２の電流生成回路２２が設けられていない場合に、第１の電流Ｉ１の値が０に近づくと、パルス信号生成回路２３でパルス信号が生成されなくなり、ＤＲＡＭ回路１２でリフレッシュ動作が行われなくなる恐れがある。第２の電流生成回路２２はこれを防ぐために設けられており、低温時に、第１の電流生成回路２１で生成される第１の電流Ｉ１の値が０に近づいた場合でも、パルス信号生成回路２３でパルス信号が生成され、リフレッシュ動作が行われるように、一定値の電流Ｉ１を生成する。

このような構成において、高温時には、第１の電流生成回路２１で生成される第１の電流Ｉ１の値が増加し、これに伴ってパルス信号生成回路２３では周期の短いパルス信号が生成される。さらにカウンタ回路２４によって上記パルス信号を分周して得られるタイマ信号も周期が短いものとなり、ＤＲＡＭ回路１２では、セルフリフレッシュ制御回路１１の制御により、短い周期でリフレッシュ動作が行われる。

一方、低温時には、第１の電流生成回路２１で生成される第１の電流Ｉ１の値が減少し、これに伴ってパルス信号生成回路２３では周期の長いパルス信号が生成される。さらにカウンタ回路２４によって上記パルス信号を分周して得られるタイマ信号も周期が長いものとなり、ＤＲＡＭ回路１２では、セルフリフレッシュ制御回路１１の制御により、長い周期でリフレッシュ動作が行われる。

さらに低温となり、第１の電流生成回路２１で生成される第１の電流Ｉ１の値が０に近づいた場合でも、第２の電流生成回路２２では一定値の電流Ｉ１が生成されるので、パルス信号生成回路２３でパルス信号が生成される。すなわち、低温状態においても、ＤＲＡＭ回路１２ではリフレッシュ動作が行われる。

このように上記実施形態の半導体記憶装置では、高温時には短く、低温時には長くなるように、温度に応じてリフレッシュ周期が変化するので、低温時における無駄なリフレッシュ動作をなくすことができ、リフレッシュ時の無駄な消費電流が削減できる。

しかも、第２の電流生成回路２２が設けられているので、低温時に、第１の電流生成回路２１で生成される第１の電流Ｉ１の値が０に近づいたとしても、パルス信号生成回路２３でパルス信号を生成させることができ、リフレッシュ動作が停止することを防ぐことができる。

図３は、図２中の第１の電流生成回路２１、第２の電流生成回路２２、及びパルス信号生成回路２３の具体的な回路構成の一例を示している。

第１の電流生成回路２１は全てアナログ回路を用いて構成されており、抵抗素子３１と、この抵抗素子３１の一端にアノードが接続され、カソードが基準電位ＶＳＳに接続されたダイオード３２と、第１、第２の入力端子を有し、第１の入力端子（＋側）に基準電圧Ｖref1が供給される差動増幅器３３と、差動増幅器３３の出力がゲートに供給されるＮＭＯＳトランジスタ３４と、２個のＰＭＯＳトランジスタ３５、３６からなり、ＮＭＯＳトランジスタ３４に流れる電流に比例した値の電流を抵抗素子３１の他端に供給する電流ミラー回路３７と、電流ミラー回路３７内のＰＭＯＳトランジスタ３５とゲートが共通に接続され、ＮＭＯＳトランジスタ３４に流れる電流に比例した値の電流を第１の電流Ｉ１として流すＰＭＯＳトランジスタ３８とを含む。そして、抵抗素子３１の他端に生じる電圧が差動増幅器３３の第２の入力端子（−側）に帰還されている。

第１の電流生成回路２１は全体として負帰還回路を構成しており、抵抗素子３１の他端の電圧が常に基準電圧Ｖref1と同じ値になるように差動増幅器３３が動作する。そして、温度が上昇するとダイオード３２に流れる電流が増加し、抵抗素子３１の他端の電圧が低下しようとするが、差動増幅器３３の働きによりこの電圧低下分を打ち消すようにトランジスタ３４に流れる電流が増加し、さらにトランジスタ３５、３６に流れる電流が増加して抵抗素子３１の他端の電圧の低下を阻止する。この結果、ゲートがトランジスタ３５のゲートに共通に接続されているトランジスタ３８に流れる電流Ｉ１は正の温度係数を持つことになる。

第２の電流生成回路２２は、ゲートにバイアス電圧Ｖbiasが供給され、ソースが電源電圧ＶＤＤの供給ノードに接続されたＰＭＯＳトランジスタ３９からなる。このＰＭＯＳトランジスタ３９は温度にかかわらずに常に一定値の電圧Ｉ２を流す。つまり、ＰＭＯＳトランジスタ３９は実質的に温度依存性を持たない一定値の電圧Ｉ２を流す。このＰＭＯＳトランジスタ３９のドレインは上記ＰＭＯＳトランジスタ３８のドレインと共通に接続されている。

ところで、タイマ信号は、室温状態における周期をＴ(RT)、高温時における周期をＴ(HT)とすると、例えば、Ｔ(RT)＝４×Ｔ(HT)となるように生成される。これを第１の電流生成回路２１で生成される電流の関係に置き換えると、Ｉ１(HT)＝４×Ｉ１(RT)となる。ただし、Ｉ１(HT)、Ｉ１(RT)はそれぞれ高温時及び室温状態における第１の電流Ｉ１の値である。Ｉ１(HT)、Ｉ１(RT)の電流比Ｉ１(HT)／Ｉ１(RT)は一定であることが好ましい。しかし、基準電圧Ｖref1の値がばらつくと、電流比Ｉ１(HT)／Ｉ１(RT)の値もばらつき、タイマ信号の所望する周期の範囲が得られなくなる。第２の電流生成回路２２を設けたことにより、上記電流比Ｉ１(HT)／Ｉ１(RT)を調整することができ、所望する周期の範囲を持つようにタイマ信号を生成できる。

例えば、第１の電流Ｉ１の値が、室温状態の時に0.08μA、高温時に1μAとなった場合、電流比Ｉ１(HT)／Ｉ１(RT)は1／0.08＝12.5となり、所望値である４よりも極めて大きくなってしまう。この場合には、初期設定時に、第２の電流Ｉ２の値を0.23μAに設定すると、電流比Ｉ１(HT)／Ｉ１(RT)は1.23／0.31となり、ほぼ４にすることができる。

パルス信号生成回路２３は、ＰＭＯＳトランジスタ４０及び４１、キャパシタ４２、ＮＭＯＳトランジスタ４３、差動増幅器４４、及び５個のインバータ４５〜４９を含む。ＰＭＯＳトランジスタ４０及びキャパシタ４２は、上記トランジスタ３８、３９のドレイン共通接続ノードと基準電位ＶＳＳとの間に直列に接続されている。ＮＭＯＳトランジスタ４３は、トランジスタ４０とキャパシタ４２との直列接続ノードと基準電位ＶＳＳとの間に接続されている。差動増幅器４４は第１、第２の入力端子を有し、第１の入力端子（＋側）に基準電圧Ｖref2が供給され、第２の入力端子（−側）に上記トランジスタ３８、３９のドレイン共通接続ノードの電圧が供給される。この差動増幅器４３の出力信号は、縦続接続された４個のインバータ４５〜４８を介してパルス信号として出力される。このパルス信号は、インバータ４９を介して上記トランジスタ４０、４３の各ゲートに供給される。ＰＭＯＳトランジスタ４１は電源電圧ＶＤＤの供給ノードと差動増幅器４３の出力端子との間に接続されており、ゲートにパルス信号が供給される。

このような構成のパルス信号生成回路２３において、パルス信号が“Ｈ”レベルのときは、インバータ４９の出力が“Ｌ”レベルとなり、トランジスタ４０がオン状態、トランジスタ４３がオフ状態となり、トランジスタ４０を介してキャパシタ４２が電流（Ｉ１＋Ｉ２）によって充電される。そして、差動増幅器４４の第２の入力端子（−側）の電圧が基準電圧Ｖref2を超えると、差動増幅器４４の出力が“Ｌ”レベルに反転し、この後、パルス信号が“Ｌ”レベルに反転する。これによりトランジスタ４１がオン状態になり、差動増幅器４４の出力端子が“Ｈ”レベルにされ、この後、縦続接続されている４個のインバータ４５〜４８の出力が順次、“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”レベルに反転し、これにより一定のパルス幅を持つ“Ｌ”レベルのパルス信号が生成される。

一方、パルス信号が“Ｌ”レベルの期間では、インバータ４９の出力が“Ｈ”レベルとなり、トランジスタ４０がオフ状態、トランジスタ４３がオン状態となり、キャパシタ４２がトランジスタ４３を介して放電され、次にパルス信号が“Ｈ”レベルになると再びキャパシタ４２の充電が開始される。

このように、パルス信号生成回路２３では、電流（Ｉ１＋Ｉ２）の値に応じて周期が設定され、かつ、インバータ４５〜４８における信号遅延時間に応じてパルス幅が設定されるパルス信号が生成される。

図４は、図２中のカウンタ回路２４の具体的な回路構成の一例を示している。このカウンタ回路２４は、直列接続された８個の２進カウンタ５１〜５８と、これら２進カウンタ５１〜５８のカウント出力をデコードしてタイマ信号を出力するデコード回路５９とを有する。このカウンタ回路２４はパルス信号生成回路２３で生成されたパルス信号を分周してタイマ信号を出力するが、分周比がヒューズデータSF<0>〜SF<7>に応じて調整できるようになっている。その理由は以下の通りである。図３中の回路では２つの基準電圧Ｖref1、Ｖref2が用いられており、これら基準電圧が設計値通りに得られる場合には問題はない。しかし、実際には、これら基準電圧の値が設計値からずれることがあり、カウンタ回路２４の分周比を固定しておくと、温度とタイマ信号の周期との間に所望する関係が得られなくなる場合がある。

そこで、図４のカウンタ回路２４では、ヒューズデータSF<0>〜SF<7>に応じて分周比を調整して、基準電圧のバラツキに基づくタイマ信号の周期のずれを補償するようにしている。

図５は、図４中の８個の２進カウンタ５１〜５８の１つを抽出してその詳細な回路構成を示している。各２進カウンタは、カウンタ本体６１と、ＮＡＮＤゲート６２及び２段のインバータ６３、６４を含む。

図５中、信号RCIN<i>(i=0,…7)は入力パルス信号、RCOUT<i>は出力パルス信号であり、FCMP<i>はデコード回路５９に供給される分周出力である。ヒューズデータSF<i>が“Ｈ”レベルのとき、その２進カウンタの出力は有効となり、ＮＡＮＤゲート６２及び２段のインバータ６３、６４を介して分周出力FCMP<i>がデコード回路５９に供給される。他方、ヒューズデータSF<i>が“Ｌ”レベルのときは、その２進カウンタの出力は無効となり、分周出力FCMP<i>は“Ｈ”レベルに固定される。すなわち、ヒューズデータSF<i>によって有効にされた２進カウンタの分周出力FCMP<i>のＡＮＤ論理がデコード回路５９によって取られることで、所望する周期を持つタイマ信号が生成される。

この発明の一実施の形態に係る半導体記憶装置の全体の構成を示すブロック図。 図１中のタイマ回路の構成を示すブロック図。 図２中の第１の電流生成回路、第２の電流生成回路及びパルス信号生成回路の具体的な構成一例を示す回路図。 図２中のカウンタ回路の具体的な構成の一例を示す回路図。 図４中の２進カウンタの１つを抽出してその詳細な構成を示す回路図。

符号の説明

１１…セルフリフレッシュ制御回路、１２…ＤＲＡＭ回路（記憶回路）、１３…タイマ回路、２１…第１の電流生成回路、２２…第２の電流生成回路、２３…パルス信号生成回路、２４…カウンタ回路。

Claims (5)

1. 温度依存性を持つ第１の電流を生成する第１の電流生成回路と、
   実質的に温度依存性を持たない一定値の第２の電流を生成する第２の電流生成回路と、
   上記第１及び第２の電流の和の電流に応じた周期を持つパルス信号を生成するパルス信号生成回路と、
   上記パルス信号を分周してタイマ信号を出力するカウンタ回路と、
   上記タイマ信号に同期してリフレッシュを行う記憶回路
   とを具備したことを特徴とする半導体記憶装置。
2. 前記第１の電流生成回路は、
   抵抗素子と、
   上記抵抗素子の一端にアノードが接続され、カソードが基準電位に接続されたダイオードと、
   第１、第２の入力端子を有し、第１の入力端子に基準電圧が供給される差動増幅器と、
   上記差動増幅器の出力がゲートに供給される第１のトランジスタと、
   上記第１のトランジスタに流れる電流に比例した値の電流を上記抵抗素子の他端に供給する電流ミラー回路と、
   上記電流ミラー回路に接続され、上記第１のトランジスタに流れる電流に比例した値の電流を前記第１の電流として流す第２のトランジスタとを含み、
   上記抵抗素子の他端に生じる電圧が上記差動増幅器の第２の入力端子に帰還されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２の電流生成回路は、ゲートにバイアス電圧が供給される第３のトランジスタを含むことを特徴とする請求項１記載の半導体記憶装置。
4. 前記パルス信号生成回路は、
   前記第１及び第２の電流の和の電流で充電されるキャパシタを含むことを特徴とする請求項１記載の半導体記憶装置。
5. 前記カウンタ回路は、制御データに応じて分周比が調整されることを特徴とする請求項１記載の半導体記憶装置。

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