TWI608480B - 揮發性半導體記憶裝置、其再新控制電路及方法 - Google Patents

揮發性半導體記憶裝置、其再新控制電路及方法 Download PDF

Info

Publication number
TWI608480B
TWI608480B TW105115928A TW105115928A TWI608480B TW I608480 B TWI608480 B TW I608480B TW 105115928 A TW105115928 A TW 105115928A TW 105115928 A TW105115928 A TW 105115928A TW I608480 B TWI608480 B TW I608480B
Authority
TW
Taiwan
Prior art keywords
memory
voltage
volatile semiconductor
memory device
semiconductor memory
Prior art date
Application number
TW105115928A
Other languages
English (en)
Other versions
TW201730881A (zh
Inventor
木原雄治
Original Assignee
力晶科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力晶科技股份有限公司 filed Critical 力晶科技股份有限公司
Publication of TW201730881A publication Critical patent/TW201730881A/zh
Application granted granted Critical
Publication of TWI608480B publication Critical patent/TWI608480B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4068—Voltage or leakage in refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

揮發性半導體記憶裝置、其再新控制電路及方法
本發明例如是有關於一種動態存取記憶體（以下稱作DRAM）等揮發性半導體記憶裝置的再新（refresh）控制電路及方法與揮發性半導體記憶裝置。
圖1是表示習知例的DRAM的記憶胞元（memory cell）MC1與再新控制電路的結構例的電路圖。圖1中，包括再新控制器10以及鎖存型讀出放大器11（latch-type sense amplifier），位元線BL及/BL連接至鎖存型讀出放大器11，通常記憶用記憶胞元MC1是具備金屬氧化物半導體（Metal Oxide Semiconductor，MOS）電晶體（transistor）Q1以及電容器（capacitor）C1而構成。此處，電容器C1是藉由利用一對電極膜夾住絕緣膜而形成。由鎖存型讀出放大器11經由位元線（bit line）BL來從記憶胞元MC1的MOS電晶體Q1的汲極（drain）讀出記憶電壓Vsn，來進行資料的判定。此處，在電容器C1中蓄積有電荷時，對於MOS電晶體Q1而言成為逆偏壓狀態，因此從電容器C1沿基板方向產生漏（leak）電流，從而產生電荷放電。因此，在DRAM中，對於各個位元（bit）的記憶胞元MC1，必須定期地使記憶胞元MC1的狀態復原，將此稱作再新。在再新時，具體而言，藉由選擇字元線（word line）WL及位元線BL來將選擇用MOS電晶體Q1設為導通，根據要記憶的資料來將規定的記憶電壓充電至電容器C1。該再新例如是以64 ms的時間間隔來進行。
若假設DRAM的再新所耗費的消耗電力在所有記憶胞元中均相同，且在1次再新動作中耗費的消耗電流是固定的，則為了降低在再新動作中耗費的所有消耗電流，只要加長再新間隔，減少每單位時間的再新動作的次數即可。然而，理想的是，自我再新（self refresh）時的消耗電流少，因此再新間隔被控制為，在記憶胞元的特性（停頓（pause）時間特性）允許的範圍內儘可能延長。此處，停頓時間特性存在溫度依存性，在DRAM的記憶胞元中，溫度越高則停頓時間越短，溫度越低則停頓時間越長。
例如在專利文獻1中揭示了：為了削減低溫時的消耗電流，使DRAM的自我再新週期根據停頓特性的溫度依存性來變化。具體而言，由第1電流生成電路、第2電流生成電路、脈波（pulse）信號生成電路以及計數器（counter）電路構成定時器（timer）電路。第1電流生成電路生成具備正的溫度係數的第1電流I1，第2電流生成電路生成實質上不具備溫度係數的固定值的第2電流I2，脈波信號生成電路生成具備與第1電流及第2電流之和的電流（I1+I2）相應的週期的脈波信號。計數器電路對由脈波信號生成電路所生成的脈波信號進行分頻而輸出定時器信號。 現有技術文獻 專利文獻
專利文獻1：日本專利特開2006-228383號公報 非專利文獻
非專利文獻1：木原雄治等，「使用DRAM技術的新型SRAM技術」，電子通信資訊學會論文志，C，電子學，J89-C（10），pp.725-734，2006年10月1日 [發明所欲解決之課題]
但是，專利文獻1的再新控制電路存在下述問題，即，必須具備第1電流生成電路、第2電流生成電路、脈波信號生成電路與計數器電路，因此電路規模變得極大。
如上所述，DRAM的再新例如是以64 ms的時間間隔來進行，例如在30度以上的高溫下，這是合理（reasonable）的，但在例如20度左右的室溫（低溫）下是超規格（overspec）的，在室溫（低溫）下亦必須適當地控制再新週期。
本發明的目的在於解決以上的問題，提供一種揮發性半導體記憶裝置的再新控制電路及方法與揮發性半導體記憶裝置，能以比習知技術簡單的電路結構來控制再新週期，以使室溫下的消耗電力變小。 [解決課題之手段]
第1發明的揮發性半導體記憶裝置的再新控制電路中，所述揮發性半導體記憶裝置包括各自具有選擇用電晶體與記憶元件的多個記憶胞元，所述揮發性半導體記憶裝置的再新控制電路的特徵在於包括： 第1比較部件，將所述揮發性半導體記憶裝置的與通常記憶用記憶胞元不同的記憶胞元的記憶電壓跟規定的臨界電壓進行比較，並輸出比較結果信號， 停止所述記憶胞元的自我再新，直至所述記憶電壓下降至小於規定的臨界電壓為止。
所述揮發性半導體記憶裝置的再新控制電路的特徵在於，所述揮發性半導體記憶裝置的與通常記憶用記憶胞元不同的記憶胞元是形成在與所述通常記憶用記憶胞元的陣列（array）鄰接的區域中。
而且，所述揮發性半導體記憶裝置的再新控制電路的特徵在於，所述第1比較部件包括： 差動放大器，對所述揮發性半導體記憶裝置的記憶電壓與規定的臨界電壓進行差動放大；以及 數位（digital）化電路，將來自所述差動放大器的電壓數位化，以產生所述比較結果信號。
進而，所述揮發性半導體記憶裝置的再新控制電路的特徵在於，所述差動放大器基於指示所述記憶胞元自我再新的再新信號而設為動作狀態。
進而，所述揮發性半導體記憶裝置的再新控制電路的特徵在於，所述臨界電壓是基於針對多個所述記憶胞元的記憶電壓的累積分佈來統計性地決定。
此處，所述揮發性半導體記憶裝置的再新控制電路的特徵在於，所述記憶電壓的累積分佈是在所述揮發性半導體記憶裝置的最差環境狀態下測定所得。
所述揮發性半導體記憶裝置的再新控制電路中，所述臨界電壓被設定在所述揮發性半導體記憶裝置的電源電壓至所述電源電壓的1/2電壓之間。
而且，所述揮發性半導體記憶裝置的再新控制電路的特徵在於，所述臨界電壓被設定為所述揮發性半導體記憶裝置的電源電壓的3/4。
進而，所述揮發性半導體記憶裝置的再新控制電路的特徵在於包括： 開關部件，基於規定的控制信號，來將所述揮發性半導體記憶裝置的通常記憶用記憶胞元的記憶電壓選擇性地連接於電源電壓；以及 第2比較部件，判斷所述揮發性半導體記憶裝置的通常記憶用記憶胞元的記憶電壓是否進入判斷所述記憶電壓已下降的規定的臨界值範圍內，在進入所述臨界值範圍內時產生所述控制信號， 所述開關部件基於產生的所述控制信號來再新所述記憶胞元。
此處，所述揮發性半導體記憶裝置的再新控制電路的特徵在於，所述記憶電壓具有高位準與低位準這二值， （1）當所述通常記憶用記憶胞元記憶有所述高位準的記憶電壓時，所述臨界值範圍小於比所述電源電壓低的電壓， （2）當所述通常記憶用記憶胞元記憶有所述低位準的記憶電壓時，所述臨界值範圍小於接地電壓。
此處，所述揮發性半導體記憶裝置的再新控制電路的特徵在於，所述開關部件為薄膜電晶體（Thin Film Transistor，TFT）型金屬氧化物半導體電晶體。
第2發明的揮發性半導體記憶裝置的特徵在於包括所述揮發性半導體記憶裝置的再新控制電路。
第3發明的揮發性半導體記憶裝置的再新控制方法中，所述揮發性半導體記憶裝置包括各自具有選擇用電晶體與記憶元件的多個記憶胞元，所述揮發性半導體記憶裝置的再新控制方法的特徵在於包括下述步驟： 透過第1比較部件將所述揮發性半導體記憶裝置的與通常記憶用記憶胞元不同的記憶胞元的記憶電壓跟規定的臨界電壓進行比較，並輸出比較結果信號；以及 停止所述記憶胞元的自我再新，直至所述記憶電壓下降至小於規定的臨界電壓為止。
所述揮發性半導體記憶裝置的再新控制方法的特徵在於更包括下述步驟： 透過第2比較部件判斷所述揮發性半導體記憶裝置的通常記憶用記憶胞元的記憶電壓是否進入判斷所述記憶電壓已下降的規定的臨界值範圍內，在進入所述臨界值範圍內時產生控制信號；以及 透過開關部件基於產生的所述控制信號來再新所述記憶胞元，所述開關部件基於所述控制信號來將所述揮發性半導體記憶裝置的通常記憶用記憶胞元的記憶電壓選擇性地連接於電源電壓。 [發明的效果]
根據本發明的揮發性半導體記憶裝置的再新控制電路及方法，能以比習知技術簡單的電路結構來控制再新週期，以減小室溫下的消耗電力。
以下，參照附圖來說明本發明的實施方式。另外，在以下的各實施方式中，對於同樣的構成要素標註相同的符號。
實施方式1. 圖2是表示本發明的實施方式1的、與DRAM的記憶胞元MC1不同的位準測定用記憶胞元MC11與再新控制電路的結構例的電路圖，圖3是表示使用圖2的再新控制電路的DRAM的布局的平面圖。圖2的再新控制電路的特徵在於，在圖3的漏電監測（leak monitor）用記憶胞元陣列24的區域（是位於通常記憶用記憶胞元陣列20的附近且可監控其溫度的區域）內具備與DRAM的記憶胞元MC1不同的位準測定用記憶胞元MC11，且再新控制電路具備記憶電壓監測電路100，該記憶電壓監測電路100對記憶胞元MC11的電容器C11的記憶電壓Vsn進行測定並基於測定結果來產生使再新控制器10跳過（skip）自我再新的再新控制信號Src。
在圖2中，記憶電壓監測電路100具備記憶胞元MC11、差動放大器12及數位化電路14。記憶胞元MC11具備選擇用MOS電晶體Q11與作為記憶元件的電容器C11。MOS電晶體Q11的汲極（drain）連接於位元線BL，其閘極（gate）連接於字元線WL。MOS電晶體Q11的源極（source）經由電容器C11而連接於電壓Vdd/2的電壓源。此處，Vdd為電源電壓。
電容器C11的記憶電壓Vsn被施加至差動放大器12的反相輸入端子，另一方面，從基準電壓源13對非反相輸入端子施加基準電壓（臨界電壓）Vref。差動放大器12根據對非反相輸入端子施加的電壓來將對反相輸入端子施加的電壓進行差動放大後，將差動放大後的電壓輸出至數位化電路14。數位化電路14例如包含具有規定的臨界電壓且對輸入電壓進行二值化的反相器，將輸入電壓與規定的臨界電壓進行比較，若為臨界電壓以上，則產生高位準（1）的再新控制信號Src（比較結果信號），另一方面，若小於臨界電壓，則產生低位準（0）的再新控制信號Src。再新控制信號Src被輸出至用於DRAM的公知的再新控制器（refresh controller）10。再新控制器10利用公知的方法來產生再新信號Sref以控制DRAM的動作，但以下述方式進行控制，即：響應高位準（1）的再新控制信號Src來跳過（停止）自我再新，另一方面，響應低位準（0）的再新控制信號Src而不跳過（停止）自我再新。
在圖3的布局例中，DRAM在半導體基板上具有以下的區域。 （1）例如呈格子形狀地配置有圖1的多個記憶胞元MC1的通常記憶用記憶胞元陣列20； （2）列（row）冗餘（redundant）用記憶胞元陣列21； （3）行（column）冗餘用記憶胞元陣列22； （4）具備多個差動放大器12的差動放大器陣列23； （5）例如以規定的行形狀而配置有例如圖2的多個記憶胞元MC11的漏電監測用記憶胞元陣列24。 此處，漏電監測用記憶胞元陣列24是配置在DRAM整體的端部附近且與通常記憶用記憶胞元陣列20鄰接的附近，且形成在可對記憶用記憶胞元MC1的溫度進行監測的位置。而且，差動放大器陣列23是配置在監測用記憶胞元陣列24的附近。藉由設置多個漏電監測用記憶胞元，從而可應對漏電監測的漏電偏差。考慮可利用數十組（set）的搭載來進行應對，但具體的數量須考慮製程（process）的偏差等來決定。
圖4A是表示圖2的位準測定用記憶胞元MC11的附近布局的平面圖，圖4B是關於圖4A的A-A'線的縱剖面圖。
圖4A中，在半導體基板51上形成有用於記憶電壓監測電路100的多個MOS電晶體Q11～Q13，且以從各MOS電晶體Q11～Q13的各源極引出漏電監測用的金屬（metal）線M1～M3的方式而形成。另外，Q11A、Q12A、Q13A是各MOS電晶體Q11～Q13的主動（active）區域，M4是用於將各MOS電晶體Q11～Q13的各閘極予以連接的金屬線，BL1、BL2、BL3表示位元線。
在圖4B的縱剖面圖中，MOS電晶體Q12是具備分別形成於半導體基板51上的閘極區域RG、源極區域RS、汲極區域RD與P井（P-well）區域51P而構成。52～58為層疊的絕緣膜，71、72、75、76、78為通路導體（via conductor），73、74、77為導體膜（conductor film）。而且，將絕緣膜60夾在電極膜61、62之間而形成電容器C11。
圖5A是表示圖2的差動放大器12的結構例的電路圖。在圖5A中，差動放大器12是具備5個MOS電晶體Q21～Q25而構成，MOS電晶體Q25響應來自我再新控制器10的高位準的再新信號Sref而導通，以執行差動放大器12的動作，但響應低位準的再新信號Sref而斷開，以截止（cut off）差動放大器12的動作。
圖5B是表示圖5A的差動放大器12的布局的平面圖。如圖5B所示，在半導體基板51上形成有5個MOS電晶體Q21～Q25。此處，Q21A～Q25A是各MOS電晶體Q21～Q25的主動區域。而且，金屬線M11將MOS電晶體Q21的閘極與MOS電晶體Q22的閘極予以連接。金屬線M12將MOS電晶體Q21的源極與MOS電晶體Q22的源極予以連接。金屬線M13將MOS電晶體Q22的汲極與MOS電晶體Q24的汲極予以連接，並連接於輸出一輸出電壓Vout的輸出端子。金屬線M14將MOS電晶體Q21的汲極與MOS電晶體Q23的汲極予以連接。金屬線M15連接於MOS電晶體Q24的閘極，並連接於輸入基準電壓Vref的輸入端子。金屬線M16連接於MOS電晶體Q23的閘極，並連接於輸入監測電壓Vmon的輸入端子。金屬線M17連接於MOS電晶體Q25的閘極並接地。
圖6是表示在使用圖2的再新控制電路的DRAM中從記憶胞元讀出高位準的資料時的動作的時序圖。圖7是表示在使用圖2的再新控制電路的DRAM中從記憶胞元讀出低位準的資料時的動作的時序圖。在圖6及圖7中，Vdd為電源電壓，Vpp為資料讀出用高電壓，Vss為接地電壓，Vkk為字元線WL的非選擇電壓，Vbb為半導體基板51的反向偏壓（back bias）電壓。
根據圖6可明確的是，在再新前，高位準的記憶電壓Vsn為電源電壓Vdd以下，且隨著時間經過而下降，但藉由再新而記憶電壓Vsn上升，進行充電電流的電力消耗。此處，讀出放大器的充電電流充分小於記憶胞元的漏電流。而且，根據圖7可明確的是，在再新前，低位準的記憶電壓Vsn隨著時間經過而下降，進行放電電流的電力消耗。
本實施方式中，為了減輕尤其是室溫下的DRAM的消耗電力，提供圖2的再新控制電路。圖2的再新控制電路的特徵在於，如圖3所示，可使用漏電監測用記憶胞元陣列24的記憶胞元MC11來作為溫度感測器（sensor），且將DRAM內的記憶胞元MC11的記憶電壓Vsn用於再新控制。此處，當記憶電壓Vsn為規定的臨界電壓Vref以上時跳過自我再新，但在下降至小於臨界電壓Vref時啟用（enable）自我再新。該臨界電壓Vref詳細而言如後述般，是考慮記憶電壓Vsn的靜態方差（static variance）來決定。關鍵在於，不需要特別的結構來實現，藉由使用該控制方法，再新時間的理論值與實際值之差小。由此，比起習知例，能大幅減輕DRAM的消耗電力。
圖5A的差動放大器12中，基於再新信號Sref來啟用一次其動作，但隨後將其動作截止，因此包含差動放大器12的記憶電壓監測電路100的消耗電力的平均值非常小，該值如圖6及圖7所示般遠小於再新電流。
記憶電壓監測電路100的布局如圖4A及圖4B所示，而監測的記憶胞元不過是比通常的記憶胞元（6F 2）稍大的尺寸。這意味著尺寸夠小。而且，圖5A的差動放大器12是具備5個MOS電晶體Q21～Q25而構成，但對DRAM的晶粒（die）尺寸的影響小於千兆位元級（gigabit class）的DRAM的0.01%。若考慮晶粒尺寸的單位值為10 μm，則認為其可充分忽視。
本實施方式的DRAM中，必須設置冗餘用記憶胞元，但設置多少列、多少行的記憶胞元，是使用記憶資料的特性來決定。本實施方式中，可考慮冗餘性與電子特性的分佈來決定，尤其重要的是溫度條件。監測用的記憶胞元MC11是獨立於通常記憶胞元MC1而設置，監測用的記憶胞元MC11的數量應以統計學的方式來考慮如下。
漏電監測用記憶胞元的漏位準必須與最差位元（worst bit）的漏位準一致。已知在搭載一定程度以上的位元數（G-bit class（千兆位元級））的記憶體積體電路（Integrated Circuit，IC）中，儘管亦要根據搭載位元數而定，但在統計上，作為可進行取樣（sampling）的數量，則需要數百組。藉由將漏電監測用記憶胞元配置於記憶胞元陣列的端部，可配置數百個漏電監測用記憶胞元數量，但會因差動放大器的增大化而導致晶片面積與消耗電流增加。作為其對策，藉由使臨界電壓Vref的值具備界限（margin）（例如乘以規定的係數），從而可減少至數十組。此時，關鍵在於對偏差實施充分的評價。
實施方式2. 圖8是表示本發明的實施方式2的、用於DRAM的記憶胞元MC1的再新控制電路的結構例的電路圖。圖9是表示圖8的再新控制電路的動作的時序圖。實施方式2的再新控制電路的特徵在於，除了實施方式1的記憶電壓監測電路100以外，還包括再新控制電路101，該再新控制電路101用於實現比圖1的習知例長的再新時間。再新控制電路101是連接於通常記憶用記憶胞元MC1的再新控制電路，且具備例如在非專利文獻1中揭示的薄膜電晶體（Thin Film Transistor，TFT）型P通道MOS電晶體Q2T、比較器（comparator）15、16、17、基準電壓源15R、16R、17R以及控制信號產生器19而構成。此處，由比較器15、16、17及控制信號產生器19構成1個比較部件。
在圖8中，MC1是圖1的習知例的通常記憶用記憶胞元，TFT型MOS電晶體Q2T以下述方式而連接。TFT型MOS電晶體Q2T的汲極連接於MOS電晶體Q1的源極，TFT型MOS電晶體Q2T的源極連接於電源電壓Vdd，對於TFT型MOS電晶體Q2T的閘極，施加來自控制信號產生器19的控制信號Sac。電容器C1的記憶電壓Vsn1被輸入至3個比較器15、16、17的反相輸入端子。
比較器15將所輸入的記憶電壓Vsn1與來自基準電壓源15R的臨界電壓Vref1進行比較，並將比較結果信號S15輸出至控制信號產生器19。此處，在Vsn1≧Vref1時輸出高位準的比較結果信號S15，另一方面，在Vsn1＜Vref1時輸出低位準的比較結果信號S15。比較器16將所輸入的記憶電壓Vsn1與來自基準電壓源16R的臨界電壓Vref2進行比較，並將比較結果信號S16輸出至控制信號產生器19。此處，在Vsn1≧Vref2時，輸出高位準的比較結果信號S16，另一方面，在Vsn1＜Vref2時，輸出低位準的比較結果信號S16。比較器17將所輸入的記憶電壓Vsn1與來自基準電壓源17R的臨界電壓Vdd/2進行比較，並將比較結果信號S17輸出至控制信號產生器19。此處，在Vsn1≧Vdd/2時，輸出高位準的比較結果信號S17，另一方面，在Vsn1＜Vdd/2時，輸出低位準的比較結果信號S17。
另外，臨界電壓Vref1如圖9所示，被設定為當記憶胞元MC1的記憶位準為高位準時記憶電壓Vsn1下降而需要再新的電壓，被設定為Vdd＜Vref1＜Vdd/2的值。具體而言，Vref1被設定為比電源電壓Vdd稍高的值。而且，臨界電壓Vref2如圖9所示，被設定為當記憶胞元MC1的記憶位準為低位準時記憶電壓Vsn1下降而需要再新的電壓，例如被設定為Vref2=Vss（例如接地電壓）或Vss的附近值。
控制信號產生器19以下述方式進行判斷而產生控制信號Sac，並輸出至TFT型MOS電晶體Q2T（參照圖9）。 （1）Vsn1≧Vdd/2（記憶胞元MC1的記憶位準為高位準）時，當Vsn1＜Vref1時，產生高位準的控制信號Sac，以對電容器C1進行充電。 （2）Vsn1≧Vdd/2（記憶胞元MC1的記憶位準為高位準）時，當Vsn1≧Vref1時，產生低位準的控制信號Sac。 （3）Vsn1＜Vdd/2（記憶胞元MC1的記憶位準為低位準）時，當Vsn1＜Vref2時，產生高位準的控制信號Sac，以對電容器C1進行充電。 （4）Vsn1＜Vdd/2（記憶胞元MC1的記憶位準為低位準）時，當Vsn1≧Vref2時，產生低位準的控制信號Sac。
根據圖9可明確的是，記憶胞元MC1的記憶位準為高位準時，當記憶電壓Vsn1下降至臨界電壓Vref1時，控制信號產生器19產生高位準的控制信號Sac，將TFT型MOS電晶體Q2T導通以對電容器C1進行充電，從而使記憶電壓Vsn1上升。而且，記憶胞元MC1的記憶位準為低位準時，當記憶電壓Vsn1下降至臨界電壓Vref2時，控制信號產生器19產生高位準的控制信號Sac，將TFT型MOS電晶體Q2T導通以對電容器C1進行充電，從而使記憶電壓Vsn1上升。由此，能實現比圖1的習知例長的再新時間。
在以上的實施方式2中，使用了TFT型MOS電晶體Q2T，但本發明並不限於此，亦可使用其他類型的MOS電晶體等開關部件。 而且，在實施方式2中，具備實施方式1的再新控制電路，但本發明並不限於此，亦可由實施方式2的再新控制電路單獨構成。 [實施例]
在以下的實施例中，關於考慮到DRAM的多個記憶胞元MC1、MC11時、本發明者的模擬（simulation）及其結果與實施方式1中的臨界電壓Vref的電壓設定而於以下進行說明。
圖10A是實施方式1的實測結果，是表示再新時間Tref的累積次數分佈圖。圖10B是表示在高溫時從再新算起64 ms後的高位準的記憶電壓Vsn的分佈（假定為標準分佈）圖。圖11A是表示在高溫時從再新算起64 ms後的記憶電壓Vsn的分佈（假定為標準分佈）圖。圖11B是表示例如在20度等的室溫即低溫時從再新算起64 ms後的記憶電壓Vsn的分佈（假定為標準分佈）圖。另外，在圖10A中，表示不同的製程角（process corner）FF、SS、TT、FS、SF的各模型（model）電晶體MT1～MT5的再新時間的模擬結果。
在設計時，關鍵事項在於：根據各種製程條件分配實驗的結果來求出冗餘用記憶胞元（冗餘列、冗餘行）的所需數量，從而設計出可藉由置換前測試（test）或者多重置換等，將異常的記憶胞元全部置換為遵循標準分佈的正常記憶胞元的DRAM。基於該想法而設計出的DRAM中，在冗餘置換後，所有記憶胞元的再新時間可認為是標準分佈。在冗餘的記憶胞元的置換後，求出標準偏差σ，隨後求出X值。X值是表示在標準偏差的多少倍處存在最差位元的基準。該X值是基本上相依於搭載記憶體容量的值，但可藉由冗餘置換的效果來得到緩和，因此成為將該效果考慮在內的值。藉由冗餘置換，記憶胞元中的高位準的記憶電壓Vsn如圖10B的圖所示，存在於電源電壓Vdd附近至電壓（Vmv-Xσ）之間，最差位元為電壓（Vmv-Xσ）的位元。此處，Vmv為標準分佈的中央值。在考慮所有位元均符合標準分佈的記憶體IC的情況下，可僅著眼於最差位元的電位狀況來推進討論。
根據圖11A可明確的是，在高溫時，可根據將冗餘用記憶胞元的置換考慮在內的Xσ來求出再新前的電壓降（Vmv-Xσ）。根據圖11B可知的是，在室溫等低溫時，再新前的下降電壓的分佈偏移至電源電壓Vdd側，因此只要最差位元的電壓降成為比電壓（Vmv-Xσ）的一半值高的值，則在跳過一次再新的情況下，在下次再新時，最差位元將成為比（Vmv-Xσ）高的值，因此資料得以保持。
在實際的裝置（device）中的應用時，為了利用最差位元的值來判斷有無跳過，可考慮將差動放大器12的臨界電壓Vref設為（3/4）Vdd。
在環境狀態差的高溫時，若臨界電壓Vref=（3/4）Vdd，則圖2的記憶電壓（等同於最差位元的電壓）將低於該值，因此將無法跳過再新。
在低溫時，圖2的記憶電壓（等同於最差位元的電壓）高於臨界電壓Vref，因此可跳過再新。在出貨檢查時，跳過再新後必須藉由記憶電壓監測電路100來執行掃描測試（scan test）。即使在DRAM中存在不良位元的情況下，亦可如圖11A般藉由冗餘記憶胞元來進行置換，因此既可確保對DRAM的可靠性，又可適當地執行再新。
另外，以上的實施方式中，將臨界電壓Vref例如設定為（3/4）Vdd，但本發明並不限於此，亦可設定為電源電壓Vdd與Vdd/2之間的電壓。
以上的實施方式中，對DRAM的再新控制電路進行了說明，但本發明並不限於此，能適用於DRAM以外的揮發性半導體記憶裝置的再新控制電路。
對於圖1、圖2及圖8的記憶胞元MC1、MC11，僅圖示了1個，但這是為了便於說明，為了構成DRAM，須設置多個記憶胞元MC1、MC11。 [工業上之可利用性]
如以上所詳述般，根據本發明的揮發性半導體記憶裝置的再新控制電路及方法，能以比習知技術簡單的電路結構來控制再新週期，以減小消耗電力。
10：再新控制器 11：鎖存型讀出放大器 12：差動放大器 13：基準電壓源 14：數位化電路 15、16、17：比較器 15R、16R、17R：基準電壓源 19：控制信號產生器 20：通常記憶用記憶胞元陣列 21：列冗餘用記憶胞元陣列 22：行冗餘用記憶胞元陣列 23：差動放大器陣列 24：漏電監測用記憶胞元陣列 51：半導體基板 51P：P井區域 52～58、60：絕緣膜 61、62：電極膜 71、72、75、76、78：通路導體 73、74、77：導體膜 100：記憶電壓監測電路 101：再新控制電路 BL、/BL、BL1～BL3：位元線 C1、C11：電容器 M1～M14、M11～M17：金屬線 MC1、MC11：記憶胞元 MT1～MT5：模型電晶體 Q1、Q11～Q13、Q21～Q25：MOS電晶體 Q11A～Q13A、Q21A～Q25A：主動區域 Q2T：TFT型MOS電晶體 RD：汲極區域 RG：閘極區域 RS：源極區域 S15、S16、S17：比較結果信號 Sac：控制信號 Src：再新控制信號 Sref：再新信號 Vbb：半導體基板的反向偏壓電壓 Vdd：電源電壓 Vkk：字元線的非選擇電壓 Vmon：監測電壓 Vmv：標準分佈的中央值 Vout：輸出電壓 Vpp：資料讀出用高電壓 Vref：基準電壓（臨界電壓） Vdd/2、Vref1、Vref2：臨界電壓 Vsn、Vsn1：記憶電壓 Vss：接地電壓 WL：字元線
圖1是表示習知例的DRAM的記憶胞元MC1與再新控制電路的結構例的電路圖。 圖2是表示本發明的實施方式1的、與DRAM的記憶胞元MC1不同的位準（level）測定用記憶胞元MC11與再新控制電路的結構例的電路圖。 圖3是表示使用圖2的再新控制電路的DRAM的布局（layout）的平面圖。 圖4A是表示圖2的位準（level）測定用記憶胞元MC11的附近布局的平面圖。 圖4B是關於圖4A的A-A'線的縱剖面圖。 圖5A是表示圖2的差動放大器12的結構例的電路圖。 圖5B是表示圖5A的差動放大器12的布局的平面圖。 圖6是表示在使用圖2的再新控制電路的DRAM中從記憶胞元讀出高位準（high level）的資料時的動作的時序圖（timing chart）。 圖7是表示在使用圖2的再新控制電路的DRAM中從記憶胞元讀出低位準（low level）的資料時的動作的時序圖。 圖8是表示本發明的實施方式2的DRAM的記憶胞元MC1的再新控制電路的結構例的電路圖。 圖9是表示圖8的再新控制電路的動作的時序圖。 圖10A是實施方式1的實測結果，是表示再新時間Tref的累積分佈圖。 圖10B是表示在高溫時從再新算起64 ms後的高位準的記憶電壓Vsn的分佈（假定為標準分佈）圖。 圖11A是表示在高溫時從再新算起64 ms後的記憶電壓Vsn的分佈（假定為標準分佈）圖。 圖11B是表示在低溫時從再新算起64 ms後的記憶電壓Vsn的分佈（假定為標準分佈）圖。
10：再新控制器 12：差動放大器 13：基準電壓源 14：數位化電路 100：記憶電壓監測電路 BL：位元線 C11：電容器 MC11：記憶胞元 Q11：MOS電晶體 Src：再新控制信號 Sref：再新信號 Vdd：電源電壓 Vref：基準電壓（臨界電壓） Vsn：記憶電壓 WL：字元線

Claims (12)

  1. 一種揮發性半導體記憶裝置的再新控制電路，所述揮發性半導體記憶裝置包括各自具有選擇用電晶體與記憶元件的多個記憶胞元，所述揮發性半導體記憶裝置的再新控制電路包括：第1比較部件，將所述揮發性半導體記憶裝置的與通常記憶用記憶胞元不同的記憶胞元的記憶電壓跟規定的臨界電壓進行比較，並輸出比較結果信號，停止所述記憶胞元的自我再新，直至所述記憶電壓下降至小於規定的所述臨界電壓為止；開關部件，基於規定的控制信號，來將所述揮發性半導體記憶裝置的所述通常記憶用記憶胞元的記憶電壓選擇性地連接於電源電壓；以及第2比較部件，判斷所述揮發性半導體記憶裝置的所述通常記憶用記憶胞元的記憶電壓是否進入判斷所述記憶電壓已下降的規定的臨界值範圍內，在進入所述臨界值範圍內時產生所述控制信號，其中所述開關部件基於產生的所述控制信號來再新所述記憶胞元。
  2. 如申請專利範圍第1項所述的揮發性半導體記憶裝置的再新控制電路，其中所述揮發性半導體記憶裝置的與所述通常記憶用記憶胞元不同的記憶胞元是形成在與所述通常記憶用記憶胞元的陣列鄰接的區域中。
  3. 如申請專利範圍第1項所述的揮發性半導體記憶裝置的再新控制電路，其中所述第1比較部件包括：差動放大器，對所述揮發性半導體記憶裝置的記憶電壓與規定的所述臨界電壓進行差動放大；以及數位化電路，將來自所述差動放大器的電壓數位化，以產生所述比較結果信號。
  4. 如申請專利範圍第3項所述的揮發性半導體記憶裝置的再新控制電路，其中所述差動放大器基於指示所述記憶胞元自我再新的再新信號而設為動作狀態。
  5. 如申請專利範圍第1項所述的揮發性半導體記憶裝置的再新控制電路，其中所述臨界電壓是基於針對多個所述記憶胞元的記憶電壓的累積分佈來統計性地決定。
  6. 如申請專利範圍第5項所述的揮發性半導體記憶裝置的再新控制電路，其中所述記憶電壓的累積分佈是在所述揮發性半導體記憶裝置的最差環境狀態下測定所得。
  7. 如申請專利範圍第1項所述的揮發性半導體記憶裝置的再新控制電路，其中所述臨界電壓被設定在所述揮發性半導體記憶裝置的電源電 壓至所述電源電壓的1/2電壓之間。
  8. 如申請專利範圍第7項所述的揮發性半導體記憶裝置的再新控制電路，其中所述臨界電壓被設定為所述揮發性半導體記憶裝置的電源電壓的3/4。
  9. 如申請專利範圍第1項所述的揮發性半導體記憶裝置的再新控制電路，其中所述記憶電壓具有高位準與低位準這二值，(1)當所述通常記憶用記憶胞元記憶有所述高位準的記憶電壓時，所述臨界值範圍小於比所述電源電壓低的電壓，(2)當所述通常記憶用記憶胞元記憶有所述低位準的記憶電壓時，所述臨界值範圍小於接地電壓。
  10. 如申請專利範圍第1項所述的揮發性半導體記憶裝置的再新控制電路，其中所述開關部件為薄膜電晶體型金屬氧化物半導體電晶體。
  11. 一種揮發性半導體記憶裝置，其特徵在於包括如申請專利範圍第1項所述的揮發性半導體記憶裝置的再新控制電路。
  12. 一種揮發性半導體記憶裝置的再新控制方法，所述揮發性半導體記憶裝置包括各自具有選擇用電晶體與記憶元件的多個記憶胞元，所述揮發性半導體記憶裝置的再新控制方法包括下述步驟：透過第1比較部件將所述揮發性半導體記憶裝置的與通常記 憶用記憶胞元不同的記憶胞元的記憶電壓跟規定的臨界電壓進行比較，並輸出比較結果信號；停止所述記憶胞元的自我再新，直至所述記憶電壓下降至小於規定的所述臨界電壓為止；透過第2比較部件判斷所述揮發性半導體記憶裝置的所述通常記憶用記憶胞元的記憶電壓是否進入判斷所述記憶電壓已下降的規定的臨界值範圍內，在進入所述臨界值範圍內時產生控制信號；以及透過開關部件基於產生的所述控制信號來再新所述記憶胞元，所述開關部件基於所述控制信號來將所述揮發性半導體記憶裝置的所述通常記憶用記憶胞元的記憶電壓選擇性地連接於電源電壓。
TW105115928A 2016-02-22 2016-05-23 揮發性半導體記憶裝置、其再新控制電路及方法 TWI608480B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016030952A JP6084318B1 (ja) 2016-02-22 2016-02-22 揮発性半導体記憶装置のリフレッシュ制御回路及び方法、並びに揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201730881A TW201730881A (zh) 2017-09-01
TWI608480B true TWI608480B (zh) 2017-12-11

Family

ID=58095249

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105115928A TWI608480B (zh) 2016-02-22 2016-05-23 揮發性半導體記憶裝置、其再新控制電路及方法

Country Status (4)

Country Link
US (1) US9653142B1 (zh)
JP (1) JP6084318B1 (zh)
CN (1) CN107103926B (zh)
TW (1) TWI608480B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2931588C (en) 2015-05-29 2021-09-14 DMF, Inc. Lighting module for recessed lighting systems
US10332580B2 (en) * 2017-10-12 2019-06-25 Nanya Technology Corporation DRAM and method for determining binary logic using a test voltage level
US10622055B2 (en) 2018-08-21 2020-04-14 Micron Technology, Inc. Apparatus for supplying power supply voltage to semiconductor chip including volatile memory cell
US10572377B1 (en) 2018-09-19 2020-02-25 Micron Technology, Inc. Row hammer refresh for content addressable memory devices
US11049545B2 (en) 2019-04-23 2021-06-29 Micron Technology, Inc. Methods for adjusting row hammer refresh rates and related memory devices and systems
US11031066B2 (en) * 2019-06-24 2021-06-08 Micron Technology, Inc. Methods for adjusting memory device refresh operations based on memory device temperature, and related memory devices and systems
US11200939B1 (en) * 2020-07-06 2021-12-14 Micron Technology, Inc. Memory with per die temperature-compensated refresh control
US11195568B1 (en) 2020-08-12 2021-12-07 Samsung Electronics Co., Ltd. Methods and systems for controlling refresh operations of a memory device
US11404127B1 (en) * 2021-02-11 2022-08-02 Sandisk Technologies Llc Read refresh to improve power on data retention for a non-volatile memory

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06150647A (ja) * 1992-11-11 1994-05-31 Sumitomo Metal Ind Ltd 半導体メモリ回路
US5652729A (en) * 1995-02-08 1997-07-29 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit apparatus and method of adjusting refresh timer cycle
US6714473B1 (en) * 2001-11-30 2004-03-30 Cypress Semiconductor Corp. Method and architecture for refreshing a 1T memory proportional to temperature
US20050248755A1 (en) * 2004-05-07 2005-11-10 Chung-Cheng Chou Refresh counter with dynamic tracking of process, voltage and temperature variation for semiconductor memory
US20060164903A1 (en) * 2005-01-27 2006-07-27 Jung-Yong Choi Semiconductor memory device having self refresh mode and related method of operation
US20080205163A1 (en) * 2007-02-27 2008-08-28 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
US20090323449A1 (en) * 2006-05-22 2009-12-31 Kwi Dong Kim Circuit and method for controlling self-refresh cycle
US20150049549A1 (en) * 2013-08-13 2015-02-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, memory controller, and memory system
US20150348609A1 (en) * 2014-05-29 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3906189B2 (ja) * 2002-07-15 2007-04-18 株式会社東芝 不揮発性半導体メモリ
DE10302292B3 (de) * 2003-01-22 2004-04-29 Infineon Technologies Ag Verfahren und Regelschaltung zum Auffrischen von dynamischen Speicherzellen
JP2006139851A (ja) * 2004-11-11 2006-06-01 Elpida Memory Inc 半導体メモリのリフレッシュ制御方法及び半導体メモリ
JP4524612B2 (ja) * 2004-11-10 2010-08-18 横河電機株式会社 ダウンロード時間予測方法およびダウンロード時間予測装置
JP2006228383A (ja) 2005-02-21 2006-08-31 Toshiba Corp 半導体記憶装置
US7564274B2 (en) * 2005-02-24 2009-07-21 Icera, Inc. Detecting excess current leakage of a CMOS device
CN103021451B (zh) * 2011-09-22 2016-03-30 复旦大学 一种基于阈值电压调节的多级温度控制自刷新存储设备及其方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06150647A (ja) * 1992-11-11 1994-05-31 Sumitomo Metal Ind Ltd 半導体メモリ回路
US5652729A (en) * 1995-02-08 1997-07-29 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit apparatus and method of adjusting refresh timer cycle
US6714473B1 (en) * 2001-11-30 2004-03-30 Cypress Semiconductor Corp. Method and architecture for refreshing a 1T memory proportional to temperature
US20050248755A1 (en) * 2004-05-07 2005-11-10 Chung-Cheng Chou Refresh counter with dynamic tracking of process, voltage and temperature variation for semiconductor memory
US20060164903A1 (en) * 2005-01-27 2006-07-27 Jung-Yong Choi Semiconductor memory device having self refresh mode and related method of operation
US20090323449A1 (en) * 2006-05-22 2009-12-31 Kwi Dong Kim Circuit and method for controlling self-refresh cycle
US8111574B2 (en) * 2006-05-22 2012-02-07 Hynix Semiconductor Inc. Circuit and method for controlling self-refresh cycle
US20080205163A1 (en) * 2007-02-27 2008-08-28 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
US20150049549A1 (en) * 2013-08-13 2015-02-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, memory controller, and memory system
US20150348609A1 (en) * 2014-05-29 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
JP2017152064A (ja) 2017-08-31
JP6084318B1 (ja) 2017-02-22
CN107103926A (zh) 2017-08-29
CN107103926B (zh) 2021-01-15
US9653142B1 (en) 2017-05-16
TW201730881A (zh) 2017-09-01

Similar Documents

Publication Publication Date Title
TWI608480B (zh) 揮發性半導體記憶裝置、其再新控制電路及方法
KR950014097B1 (ko) 다이나믹 메모리 장치
TW399277B (en) Semiconductor device and its testing method
KR930008416B1 (ko) 반도체 기억 회로
US6970374B2 (en) Low leakage current static random access memory
JPH10312685A (ja) 半導体記憶装置
US6229728B1 (en) Ferroelectric memory and method of testing the same
US6839293B2 (en) Word-line deficiency detection method for semiconductor memory device
JP2011159365A (ja) 半導体装置及び半導体装置を含む情報処理システム
US7484140B2 (en) Memory having variable refresh control and method therefor
KR100248645B1 (ko) 반도체 기억 장치 및 그 테스트 방법
US6992911B2 (en) Semiconductor memory device
US4958316A (en) Static random access memory
US20100079150A1 (en) Apparatus for the dynamic detection, selection and deselection of leaking decoupling capacitors
US11037649B2 (en) Test device and test method of semiconductor storage device
US7855929B2 (en) Apparatus for the dynamic detection, selection and deselection of leaking decoupling capacitors
US5175707A (en) Semiconductor memory device having a driving circuit provided in association with a high speed sense amplifier circuit
TWI608481B (zh) 半導體記憶裝置
US7196537B2 (en) Integrated circuit
US6535441B2 (en) Static semiconductor memory device capable of accurately detecting failure in standby mode
JP2001153924A (ja) 半導体記憶装置
JPH1092200A (ja) 半導体装置およびそのバーンイン方法
KR100583130B1 (ko) 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법
JP2006079769A (ja) 半導体装置
JP2001203336A (ja) 半導体装置