JP2003016773A - レジスタ、データの記憶方法及びデータの読み出し方法 - Google Patents
レジスタ、データの記憶方法及びデータの読み出し方法Info
- Publication number
- JP2003016773A JP2003016773A JP2001199556A JP2001199556A JP2003016773A JP 2003016773 A JP2003016773 A JP 2003016773A JP 2001199556 A JP2001199556 A JP 2001199556A JP 2001199556 A JP2001199556 A JP 2001199556A JP 2003016773 A JP2003016773 A JP 2003016773A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- block
- register according
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 17
- 230000005415 magnetization Effects 0.000 claims description 23
- 230000005291 magnetic effect Effects 0.000 claims description 7
- 230000005294 ferromagnetic effect Effects 0.000 claims description 4
- 238000011084 recovery Methods 0.000 claims description 2
- 230000006870 function Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 238000013500 data storage Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Thin Magnetic Films (AREA)
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】
【課題】本発明は、不揮発性のデータ記憶機能を備える
レジスタを提供することにある。 【解決手段】本発明は、不揮発性の記憶素子を含んだデ
ータ書き込みブロック１２と、不揮発性の記憶素子に記
憶されたデータを読み出すためのデータ復元ブロック１
４と、を含むように構成した。不揮発性の記憶素子とし
てはＭＴＪ素子１６ａ，１６ｂを使用する。
レジスタを提供することにある。 【解決手段】本発明は、不揮発性の記憶素子を含んだデ
ータ書き込みブロック１２と、不揮発性の記憶素子に記
憶されたデータを読み出すためのデータ復元ブロック１
４と、を含むように構成した。不揮発性の記憶素子とし
てはＭＴＪ素子１６ａ，１６ｂを使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップにお
ける不揮発性の記憶素子、特にＭＲＡＭ（Magnetic Ran
dom Access Memory）に使用されるＭＴＪ（Magnetic Tu
nnel Junction）素子を使用したレジスタ、データの記
憶方法及びデータの読み出し方法に関する。
ける不揮発性の記憶素子、特にＭＲＡＭ（Magnetic Ran
dom Access Memory）に使用されるＭＴＪ（Magnetic Tu
nnel Junction）素子を使用したレジスタ、データの記
憶方法及びデータの読み出し方法に関する。
【０００２】
【従来の技術】レジスタブロック２０はデータを一時記
憶するための回路ブロックである。レジスタブロック２
０は、図４に示すように、ＮＡＮＤ回路４０ａ，４０ｂ
を組み合わせたフリップフロップ（Flip-Flop）で構成
される。入力線Ｓ及びＲに入力される信号の組み合わせ
で「０」か「１」のデータを記憶する。
憶するための回路ブロックである。レジスタブロック２
０は、図４に示すように、ＮＡＮＤ回路４０ａ，４０ｂ
を組み合わせたフリップフロップ（Flip-Flop）で構成
される。入力線Ｓ及びＲに入力される信号の組み合わせ
で「０」か「１」のデータを記憶する。
【０００３】レジスタブロック２０は、入力線Ｓに「ハ
イ（High）」の信号を入力し、入力線Ｒに「ロー（Lo
w）」の信号を入力すると、Ｑ２が「ハイ」になりＱ１
が「ロー」になる。入力線Ｒに「ハイ（High）」の信号
を入力し、入力線Ｓに「ロー（Low）」の信号を入力す
ると、Ｑ１が「ハイ」になりＱ２が「ロー」になる。レ
ジスタに書き込むデータによって、入力線Ｓ及びＲの信
号のレベルを決定する。また、入力線Ｓ及びＲに同時に
「ハイ」の信号を入力することによって、レジスタブロ
ック２０に入力されたデータが保持される。一般的に入
力線Ｓ及びＲに同時に「ロー」の信号を入力すると、レ
ジスタブロック２０の状態が予想不能となるため、入力
線Ｓ及びＲに同時に「ロー」の信号を入力することは行
われない。
イ（High）」の信号を入力し、入力線Ｒに「ロー（Lo
w）」の信号を入力すると、Ｑ２が「ハイ」になりＱ１
が「ロー」になる。入力線Ｒに「ハイ（High）」の信号
を入力し、入力線Ｓに「ロー（Low）」の信号を入力す
ると、Ｑ１が「ハイ」になりＱ２が「ロー」になる。レ
ジスタに書き込むデータによって、入力線Ｓ及びＲの信
号のレベルを決定する。また、入力線Ｓ及びＲに同時に
「ハイ」の信号を入力することによって、レジスタブロ
ック２０に入力されたデータが保持される。一般的に入
力線Ｓ及びＲに同時に「ロー」の信号を入力すると、レ
ジスタブロック２０の状態が予想不能となるため、入力
線Ｓ及びＲに同時に「ロー」の信号を入力することは行
われない。
【０００４】従来、ロジック・チップ（logic chip）の
中に組み込まれるラッチ回路やレジスタは、コンデンサ
などの揮発性の記憶素子にデータ記憶するため、電源を
切るとデータを失ってしまう。従って、不揮発性の記憶
素子を使用することは、システムアプリケーションの多
くにとって非常に有用な機能であるだけでなく、システ
ムの機能を強化する要素のひとつでもある。
中に組み込まれるラッチ回路やレジスタは、コンデンサ
などの揮発性の記憶素子にデータ記憶するため、電源を
切るとデータを失ってしまう。従って、不揮発性の記憶
素子を使用することは、システムアプリケーションの多
くにとって非常に有用な機能であるだけでなく、システ
ムの機能を強化する要素のひとつでもある。
【０００５】フラッシュメモリのような不揮発性の半導
体メモリチップもあるが、不揮発性記憶機能を内蔵した
ロジック・チップの設計や開発は行われてこなかった。
その理由は、フラッシュメモリのような不揮発性の記憶
素子を内蔵することは、従来の半導体のロジック・チッ
プより構造が複雑になる。既存の半導体チップの製造工
程では、フラッシュメモリのような不揮発性の記憶素子
を内蔵することは不可能であるためである。従って、既
存のコンピュータシステムおよびアプリケーションのロ
ジック・チップでは、このような不揮発性のデータ記憶
機能を有していない。
体メモリチップもあるが、不揮発性記憶機能を内蔵した
ロジック・チップの設計や開発は行われてこなかった。
その理由は、フラッシュメモリのような不揮発性の記憶
素子を内蔵することは、従来の半導体のロジック・チッ
プより構造が複雑になる。既存の半導体チップの製造工
程では、フラッシュメモリのような不揮発性の記憶素子
を内蔵することは不可能であるためである。従って、既
存のコンピュータシステムおよびアプリケーションのロ
ジック・チップでは、このような不揮発性のデータ記憶
機能を有していない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、不揮
発性のデータ記憶機能を備えるレジスタ、データの記憶
方法及びデータの読み出し方法を提供することにある。
発性のデータ記憶機能を備えるレジスタ、データの記憶
方法及びデータの読み出し方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明のレジスタの要旨
は、データの記憶されたレジスタブロックと、前記デー
タを記憶するための不揮発性の記憶素子を含んだデータ
書き込みブロックと、前記データ書き込みブロックに記
憶されたデータを読み出すデータ復元ブロックと、を含
むことにある。
は、データの記憶されたレジスタブロックと、前記デー
タを記憶するための不揮発性の記憶素子を含んだデータ
書き込みブロックと、前記データ書き込みブロックに記
憶されたデータを読み出すデータ復元ブロックと、を含
むことにある。
【０００８】本発明のデータの記憶方法の要旨は、レジ
スタブロックから出力されたデータに従って、２個の論
理回路の内、いずれか一方の論理回路からハイの信号を
出力するステップと、ハイの信号が出力された論理回路
に接続された２個のスイッチをオンにするステップと、
２個の記憶素子にデータを書き込むステップと、を含む
ことにある。
スタブロックから出力されたデータに従って、２個の論
理回路の内、いずれか一方の論理回路からハイの信号を
出力するステップと、ハイの信号が出力された論理回路
に接続された２個のスイッチをオンにするステップと、
２個の記憶素子にデータを書き込むステップと、を含む
ことにある。
【０００９】本発明のデータの読み出し方法の要旨は、
電流ミラー回路を作動させるステップと、電流ミラー回
路を作動させるステップによって発生した差動信号を増
幅するステップと、増幅された差動信号を保持するステ
ップと、を含むことにある。
電流ミラー回路を作動させるステップと、電流ミラー回
路を作動させるステップによって発生した差動信号を増
幅するステップと、増幅された差動信号を保持するステ
ップと、を含むことにある。
【００１０】
【発明の実施の形態】本発明のレジスタ、データの記憶
方法及びデータの読み出し方法の実施の形態について図
面を用いて説明する。
方法及びデータの読み出し方法の実施の形態について図
面を用いて説明する。
【００１１】図１に示すように本発明のレジスタ１０
は、従来のレジスタブロック２０に加えて、レジスタブ
ロック２０のデータを一時記憶するデータ書き込みブロ
ック１２と、データ書き込みブロック１２に記憶された
データを復元するデータ復元ブロック１４とを有する。
図１では１ビットのレジスタ機能または１ビットのラッ
チ機能を示すレジスタ１０であるが、一般的なマルチビ
ットのレジスタは、ビット毎に同じ上記の各ブロックを
持つことになる。
は、従来のレジスタブロック２０に加えて、レジスタブ
ロック２０のデータを一時記憶するデータ書き込みブロ
ック１２と、データ書き込みブロック１２に記憶された
データを復元するデータ復元ブロック１４とを有する。
図１では１ビットのレジスタ機能または１ビットのラッ
チ機能を示すレジスタ１０であるが、一般的なマルチビ
ットのレジスタは、ビット毎に同じ上記の各ブロックを
持つことになる。
【００１２】データ書き込みブロック１２は不揮発性の
記憶素子であるＭＴＪ（Magnetic Tunnel Junction）素
子１６ａ，１６ｂを有する。ＭＴＪ素子１６ａ，１６ｂ
はＭＲＡＭ（Magnetic Random Access Memory）のメモ
リセルに使用される記憶素子である。
記憶素子であるＭＴＪ（Magnetic Tunnel Junction）素
子１６ａ，１６ｂを有する。ＭＴＪ素子１６ａ，１６ｂ
はＭＲＡＭ（Magnetic Random Access Memory）のメモ
リセルに使用される記憶素子である。
【００１３】一般的なＭＴＪ素子１６ａは、図２に示す
ように、強磁性体の層である自由層（Free layer）２
６、トンネルバリアー（Tunneling barrier）２８及び
強磁性体の層である固定層（Pinned layer）３０が重ね
合わさった構造である。固定層３０の磁化の方向は一定
であり、自由層２６の磁化の方向は外部からの磁界の方
向によって変えることが可能になっている。固定層３０
の磁化の方向と自由層２６の磁化の方向との組み合わせ
によって、記憶されるデータが「０」であるか「１」で
あるかを区別する仕組みになっている。例えば、固定層
３０と自由層２６の磁化の方向が同一であればＭＴＪ素
子の抵抗が小さく、「０」のデータであり、反対方向で
あればＭＴＪ素子の抵抗が高く、「１」のデータであ
る。
ように、強磁性体の層である自由層（Free layer）２
６、トンネルバリアー（Tunneling barrier）２８及び
強磁性体の層である固定層（Pinned layer）３０が重ね
合わさった構造である。固定層３０の磁化の方向は一定
であり、自由層２６の磁化の方向は外部からの磁界の方
向によって変えることが可能になっている。固定層３０
の磁化の方向と自由層２６の磁化の方向との組み合わせ
によって、記憶されるデータが「０」であるか「１」で
あるかを区別する仕組みになっている。例えば、固定層
３０と自由層２６の磁化の方向が同一であればＭＴＪ素
子の抵抗が小さく、「０」のデータであり、反対方向で
あればＭＴＪ素子の抵抗が高く、「１」のデータであ
る。
【００１４】データ書き込みブロック１２は、レジスタ
ブロック２０から出力されるデータが入力されるＡＮＤ
回路２２ｂと、そのデータの値を反転するためのＮＯＴ
回路２４ａと、ＮＯＴ回路２４ａの出力が入力されるＡ
ＮＤ回路２２ａと、が含まれる。ＮＯＴ回路２４ａとＡ
ＮＤ回路２２ａを１個の論理回路とすると、その１個の
論理回路とＡＮＤ回路２２ｂとで２個の論理回路が含ま
れることになる。更に、ＡＮＤ回路２２ａ，２２ｂに
は、データ書き込み線（Data Write：ＤＷ）の信号が入
力される。データ書き込み線に「ロー（Low）」の信号
を入力する限り、ＡＮＤ回路２２ａ，２２ｂの出力はロ
ーに固定される。
ブロック２０から出力されるデータが入力されるＡＮＤ
回路２２ｂと、そのデータの値を反転するためのＮＯＴ
回路２４ａと、ＮＯＴ回路２４ａの出力が入力されるＡ
ＮＤ回路２２ａと、が含まれる。ＮＯＴ回路２４ａとＡ
ＮＤ回路２２ａを１個の論理回路とすると、その１個の
論理回路とＡＮＤ回路２２ｂとで２個の論理回路が含ま
れることになる。更に、ＡＮＤ回路２２ａ，２２ｂに
は、データ書き込み線（Data Write：ＤＷ）の信号が入
力される。データ書き込み線に「ロー（Low）」の信号
を入力する限り、ＡＮＤ回路２２ａ，２２ｂの出力はロ
ーに固定される。
【００１５】２個のＭＴＪ素子１６ａと１６ｂはスイッ
チＴ５を介して接続されている。２個のＭＴＪ素子１６
ａと１６ｂのそれぞれの固定層の磁化の方向は、互いに
反対方向を向くように構成されている。例えば、図中の
矢印で示すように、スイッチＴ５を介して互いに向き合
う方向になっている。
チＴ５を介して接続されている。２個のＭＴＪ素子１６
ａと１６ｂのそれぞれの固定層の磁化の方向は、互いに
反対方向を向くように構成されている。例えば、図中の
矢印で示すように、スイッチＴ５を介して互いに向き合
う方向になっている。
【００１６】ＭＴＪ素子１６ａ、１６ｂにはスイッチＴ
１，Ｔ２，Ｔ３，Ｔ４が接続されている。上記のスイッ
チＴ５と合わせて、データ書き込みブロック１２の電気
経路を形成するのに使用される。例えば、スイッチＴ
１，Ｔ３及びＴ５がオンになると、スイッチＴ１からＭ
ＴＪ素子１６ａ，スイッチＴ５，ＭＴＪ素子１６ｂ及び
スイッチＴ３が直列に接続されて電気経路が形成され
る。また、スイッチＴ２，Ｔ４及びＴ５がオンになる
と、スイッチＴ２からＭＴＪ素子１６ｂ，スイッチＴ
５，ＭＴＪ素子１６ａ及びスイッチＴ４が直列に接続さ
れて電気経路が形成される。図１において、スイッチＴ
５を左から右に電流が流れれば、ＭＴＪ素子１６ａは固
定層と自由層の磁化の方向が同方向となり「０」のデー
タが書き込まれ、ＭＴＪ素子１６ｂは固定層と自由層の
磁化の方向が反対方向となり「１」のデータが書き込ま
れる。また、逆にスイッチＴ５を右から左に電流が流れ
れば、ＭＴＪ素子１６ｂは固定層と自由層の磁化の方向
が同方向となり「０」のデータが書き込まれ、ＭＴＪ素
子１６ａは固定層と自由層の磁化の方向が反対方向とな
り「１」のデータが書き込まれる。いずれの場合もＭＴ
Ｊ素子１６ａ，１６ｂにはTrue（真）とComplement
（偽）のデータが書き込まれる。
１，Ｔ２，Ｔ３，Ｔ４が接続されている。上記のスイッ
チＴ５と合わせて、データ書き込みブロック１２の電気
経路を形成するのに使用される。例えば、スイッチＴ
１，Ｔ３及びＴ５がオンになると、スイッチＴ１からＭ
ＴＪ素子１６ａ，スイッチＴ５，ＭＴＪ素子１６ｂ及び
スイッチＴ３が直列に接続されて電気経路が形成され
る。また、スイッチＴ２，Ｔ４及びＴ５がオンになる
と、スイッチＴ２からＭＴＪ素子１６ｂ，スイッチＴ
５，ＭＴＪ素子１６ａ及びスイッチＴ４が直列に接続さ
れて電気経路が形成される。図１において、スイッチＴ
５を左から右に電流が流れれば、ＭＴＪ素子１６ａは固
定層と自由層の磁化の方向が同方向となり「０」のデー
タが書き込まれ、ＭＴＪ素子１６ｂは固定層と自由層の
磁化の方向が反対方向となり「１」のデータが書き込ま
れる。また、逆にスイッチＴ５を右から左に電流が流れ
れば、ＭＴＪ素子１６ｂは固定層と自由層の磁化の方向
が同方向となり「０」のデータが書き込まれ、ＭＴＪ素
子１６ａは固定層と自由層の磁化の方向が反対方向とな
り「１」のデータが書き込まれる。いずれの場合もＭＴ
Ｊ素子１６ａ，１６ｂにはTrue（真）とComplement
（偽）のデータが書き込まれる。
【００１７】ＡＮＤ回路２２ａの出力が「ハイ」になる
と、スイッチＴ１及びＴ３がオンになる。ＡＮＤ回路２
２ｂの出力が「ハイ」になると、スイッチＴ２及びＴ４
がオンになる。スイッチＴ５は、データ書き込み線に
「ハイ」の信号を入力することによってオンになる。
と、スイッチＴ１及びＴ３がオンになる。ＡＮＤ回路２
２ｂの出力が「ハイ」になると、スイッチＴ２及びＴ４
がオンになる。スイッチＴ５は、データ書き込み線に
「ハイ」の信号を入力することによってオンになる。
【００１８】データ復元ブロック１４は、ＭＴＪ素子１
６ｃ、１６ｄを含む。ＭＴＪ素子１６ｃ、１６ｄは図２
に示すように、ＭＴＪ素子の抵抗部分であり、ＭＴＪ素
子１６ａまたは１６ｂとＭＴＪ素子１６ｃまたは１６ｄ
は一体構造である。
６ｃ、１６ｄを含む。ＭＴＪ素子１６ｃ、１６ｄは図２
に示すように、ＭＴＪ素子の抵抗部分であり、ＭＴＪ素
子１６ａまたは１６ｂとＭＴＪ素子１６ｃまたは１６ｄ
は一体構造である。
【００１９】データ復元線（Data Restore：ＤＲＳ）の
信号が入力されるスイッチＴ８と、ＮＯＴ回路２４ｂ
と、ＮＯＴ回路２４ｂの出力が入力されるスイッチＴ７
が設けられている。データ復元線に「ロー」の信号が入
力されることによって、スイッチＴ７とＴ８はオンにな
る。また、スイッチＴ７及びＴ８がオンになったことに
よって自動的にオンになるスイッチＴ６，Ｔ９，Ｔ１０
が含まれる。図中のスイッチＴ９及びＴ１０部分は電流
ミラー回路である。データ復元ブロック１４の全てのス
イッチがオンになると、ＭＴＪ素子１６ｃ及び１６ｄ対
のノード上に差動信号（ノードＭＬとノードＭＲの信号
レベルの差）が現れる。差動信号の値によって「０」か
「１」が判断される。ノードＭＬ及びＭＲに接続された
アンプ・ラッチ回路（AMP & Latch）１８は、差動信号
を増幅し、保持するための回路である。差動信号によっ
て決定されるデータを保持するためにＣＭＯＳＦＥＴ
（Complementary MOSFET）が使用される。データを保持
するための回路構成は図３のようになっており、２個の
ＣＭＯＳＦＥＴ３２ａ，３２ｂでデータが保持される仕
組みになっている。
信号が入力されるスイッチＴ８と、ＮＯＴ回路２４ｂ
と、ＮＯＴ回路２４ｂの出力が入力されるスイッチＴ７
が設けられている。データ復元線に「ロー」の信号が入
力されることによって、スイッチＴ７とＴ８はオンにな
る。また、スイッチＴ７及びＴ８がオンになったことに
よって自動的にオンになるスイッチＴ６，Ｔ９，Ｔ１０
が含まれる。図中のスイッチＴ９及びＴ１０部分は電流
ミラー回路である。データ復元ブロック１４の全てのス
イッチがオンになると、ＭＴＪ素子１６ｃ及び１６ｄ対
のノード上に差動信号（ノードＭＬとノードＭＲの信号
レベルの差）が現れる。差動信号の値によって「０」か
「１」が判断される。ノードＭＬ及びＭＲに接続された
アンプ・ラッチ回路（AMP & Latch）１８は、差動信号
を増幅し、保持するための回路である。差動信号によっ
て決定されるデータを保持するためにＣＭＯＳＦＥＴ
（Complementary MOSFET）が使用される。データを保持
するための回路構成は図３のようになっており、２個の
ＣＭＯＳＦＥＴ３２ａ，３２ｂでデータが保持される仕
組みになっている。
【００２０】データ書き込みブロック１２及びデータ復
元ブロック１４に使用されるスイッチＴ１，Ｔ２，Ｔ
３，Ｔ４，Ｔ５，Ｔ６，Ｔ７はｎ型ＭＯＳＦＥＴを使用
する。スイッチＴ８，Ｔ９，Ｔ１０は、ｐ型ＭＯＳＦＥ
Ｔを使用する。
元ブロック１４に使用されるスイッチＴ１，Ｔ２，Ｔ
３，Ｔ４，Ｔ５，Ｔ６，Ｔ７はｎ型ＭＯＳＦＥＴを使用
する。スイッチＴ８，Ｔ９，Ｔ１０は、ｐ型ＭＯＳＦＥ
Ｔを使用する。
【００２１】レジスタブロック２０へのデータの入力は
レジスタ入出力（Register I/Os）線より行われる。デ
ータ書き込み線やデータ復元線に信号が入力されること
によって、データ書き込みブロック１２やデータ復元ブ
ロック１４が動作する。
レジスタ入出力（Register I/Os）線より行われる。デ
ータ書き込み線やデータ復元線に信号が入力されること
によって、データ書き込みブロック１２やデータ復元ブ
ロック１４が動作する。
【００２２】レジスタ１０の作用について説明する。レ
ジスタ１０の回路操作中は、データ書き込み線とデータ
復元線にそれぞれ「ロー（Low）」と「ハイ（High）」
の信号を送信することで、データ書き込みブロック１２
とデータ復元ブロック１４の回路動作がオフになる。こ
の状態で、レジスタ１０はレジスタ入出力線を通じて、
データ書き込みブロック１２及びデータ復元ブロック１
４を起動せずに信号の送受信を行う。その信号は、レジ
スタ１０を動作させる際にタイミングを取るクロック信
号を含む。レジスタブロック２０に記憶されたデータは
いつも図中のＲＯ上に現れるが、ＤＷが「ロー」に固定
されると、ＡＮＤ回路２２ａ，２２ｂによって、図中の
ＤＬとＤＲはいずれも「ロー」に固定され、スイッチＴ
１，Ｔ２，Ｔ３，Ｔ４はオフになる。
ジスタ１０の回路操作中は、データ書き込み線とデータ
復元線にそれぞれ「ロー（Low）」と「ハイ（High）」
の信号を送信することで、データ書き込みブロック１２
とデータ復元ブロック１４の回路動作がオフになる。こ
の状態で、レジスタ１０はレジスタ入出力線を通じて、
データ書き込みブロック１２及びデータ復元ブロック１
４を起動せずに信号の送受信を行う。その信号は、レジ
スタ１０を動作させる際にタイミングを取るクロック信
号を含む。レジスタブロック２０に記憶されたデータは
いつも図中のＲＯ上に現れるが、ＤＷが「ロー」に固定
されると、ＡＮＤ回路２２ａ，２２ｂによって、図中の
ＤＬとＤＲはいずれも「ロー」に固定され、スイッチＴ
１，Ｔ２，Ｔ３，Ｔ４はオフになる。
【００２３】データを書き込むためにＤＷに「ハイ」の
信号を送信し、スイッチＴ５をオンにする。同時に、Ｄ
ＬとＤＲのいずれかが、書き込まれるデータによって
「ハイ」になる。例えば、レジスタブロック２０の出力
信号が「ハイ」であれば、ＤＲが「ハイ」になる。ま
た、レジスタブロック２０の出力信号が「ロー」であれ
ば、ＤＬが「ハイ」になる。
信号を送信し、スイッチＴ５をオンにする。同時に、Ｄ
ＬとＤＲのいずれかが、書き込まれるデータによって
「ハイ」になる。例えば、レジスタブロック２０の出力
信号が「ハイ」であれば、ＤＲが「ハイ」になる。ま
た、レジスタブロック２０の出力信号が「ロー」であれ
ば、ＤＬが「ハイ」になる。
【００２４】図１の矢印は、ＭＴＪ素子１６ａ，１６ｂ
の固定層３０の磁化の方向を示す。スイッチＴ５を介し
て接続されたＭＴＪ素子１６ａ，１６ｂの固定層３０の
磁化の方向は、互いに反対の方向を向いている。データ
書き込みブロック１２は、真（true、「１」）と偽（co
mplement、「０」）のデータをＭＴＪ素子１６ａ，１６
ｂ対に書き込む。例えば、ＤＬが「ハイ」の場合、スイ
ッチＴ１，Ｔ３及びＴ５がオンになる。従って、電流は
スイッチＴ１から左のＭＴＪ素子１６ａ，スイッチＴ
５，右のＭＴＪ素子１６ｂ，更にスイッチＴ３に流れ
る。電流による磁界の方向は、左のＭＴＪ素子１６ａが
固定層３０の磁化の方向に対して同方向であり、右のＭ
ＴＪ素子１６ｂは反対方向である。この場合、左のＭＴ
Ｊ素子１６ａの固定層３０と自由層２６の磁化の方向は
同じになり、右のＭＴＪ素子１６ｂは反対方向になる。
レジスタブロック２０の出力が「ロー」の場合、左のＭ
ＴＪ素子１６ａは「０」のデータが書き込まれ、右のＭ
ＴＪ素子１６ｂは「１」のデータが書き込まれる。ＤＲ
が「ハイ」の場合、スイッチＴ２，Ｔ４，Ｔ５がオンに
なり、上記とは逆の磁化の組み合わせになる。ＤＬを
「ハイ」にするかＤＲを「ハイ」にするかによって、デ
ータ書き込みブロック１２に記憶されるデータが異な
る。上記のようにＭＴＪ素子１６ａ、１６ｂ対は簡易に
データを書き換えることができ、更にデータは不揮発性
であるので電源を切ってもデータは保存される。
の固定層３０の磁化の方向を示す。スイッチＴ５を介し
て接続されたＭＴＪ素子１６ａ，１６ｂの固定層３０の
磁化の方向は、互いに反対の方向を向いている。データ
書き込みブロック１２は、真（true、「１」）と偽（co
mplement、「０」）のデータをＭＴＪ素子１６ａ，１６
ｂ対に書き込む。例えば、ＤＬが「ハイ」の場合、スイ
ッチＴ１，Ｔ３及びＴ５がオンになる。従って、電流は
スイッチＴ１から左のＭＴＪ素子１６ａ，スイッチＴ
５，右のＭＴＪ素子１６ｂ，更にスイッチＴ３に流れ
る。電流による磁界の方向は、左のＭＴＪ素子１６ａが
固定層３０の磁化の方向に対して同方向であり、右のＭ
ＴＪ素子１６ｂは反対方向である。この場合、左のＭＴ
Ｊ素子１６ａの固定層３０と自由層２６の磁化の方向は
同じになり、右のＭＴＪ素子１６ｂは反対方向になる。
レジスタブロック２０の出力が「ロー」の場合、左のＭ
ＴＪ素子１６ａは「０」のデータが書き込まれ、右のＭ
ＴＪ素子１６ｂは「１」のデータが書き込まれる。ＤＲ
が「ハイ」の場合、スイッチＴ２，Ｔ４，Ｔ５がオンに
なり、上記とは逆の磁化の組み合わせになる。ＤＬを
「ハイ」にするかＤＲを「ハイ」にするかによって、デ
ータ書き込みブロック１２に記憶されるデータが異な
る。上記のようにＭＴＪ素子１６ａ、１６ｂ対は簡易に
データを書き換えることができ、更にデータは不揮発性
であるので電源を切ってもデータは保存される。
【００２５】従来のＭＲＡＭはマトリックス構造のた
め、書き込みワードラインと自由層の電流で格子のアド
レス指定するため、より容易なアドレス指定を切り替え
るスイッチを設ける必要がある。しかし、本発明のレジ
スタの書き込み操作では、記憶素子の構造がＭＲＡＭの
ように書き込みワードラインとビットラインがマトリッ
クス状に構成された構造ではないので、書き込みワード
ラインを持つ必要はない。
め、書き込みワードラインと自由層の電流で格子のアド
レス指定するため、より容易なアドレス指定を切り替え
るスイッチを設ける必要がある。しかし、本発明のレジ
スタの書き込み操作では、記憶素子の構造がＭＲＡＭの
ように書き込みワードラインとビットラインがマトリッ
クス状に構成された構造ではないので、書き込みワード
ラインを持つ必要はない。
【００２６】ＭＴＪ素子を含んだ通常のＭＲＡＭでは、
メモリアレーが上記のようにマトリックス状に構成さ
れ、交叉部にＭＴＪ素子配置しており、縦方向のビット
ラインと横方向のワードラインとで選ばれた交叉部のＭ
ＴＪ素子のみにデータを書き込むため、ビットラインの
他に書き込みワードラインにも電流を流す。しかし、図
１のようなＭＴＪ素子１６ａ，１６ｂはスイッチＴ５を
介して対になって接続されており、固定層３０の磁化の
方向が図１に示すように、互いに反対方向を向いてスイ
ッチＴ５の方向を向いている。従って、本発明のＭＴＪ
素子１６ａ，１６ｂは上記のＭＲＡＭのメモリアレーと
同じ構造ではないので、縦横の交叉部で書き込む素子を
選択する必要はない。また、従来のＭＲＡＭにおけるＭ
ＴＪ素子の自由層の磁化方向の反転は、ビットラインに
流す電流のみでも可能であるため、本発明のレジスタの
記憶素子は、従来のＭＲＡＭのＭＴＪ素子の書き込みワ
ードラインを省いた構成である。レジスタは、上記の書
き込み操作を通して、電力を消費せずにデータを保存す
るTrueとComplementのペアを基本構造とするメモリにデ
ータを転送する。
メモリアレーが上記のようにマトリックス状に構成さ
れ、交叉部にＭＴＪ素子配置しており、縦方向のビット
ラインと横方向のワードラインとで選ばれた交叉部のＭ
ＴＪ素子のみにデータを書き込むため、ビットラインの
他に書き込みワードラインにも電流を流す。しかし、図
１のようなＭＴＪ素子１６ａ，１６ｂはスイッチＴ５を
介して対になって接続されており、固定層３０の磁化の
方向が図１に示すように、互いに反対方向を向いてスイ
ッチＴ５の方向を向いている。従って、本発明のＭＴＪ
素子１６ａ，１６ｂは上記のＭＲＡＭのメモリアレーと
同じ構造ではないので、縦横の交叉部で書き込む素子を
選択する必要はない。また、従来のＭＲＡＭにおけるＭ
ＴＪ素子の自由層の磁化方向の反転は、ビットラインに
流す電流のみでも可能であるため、本発明のレジスタの
記憶素子は、従来のＭＲＡＭのＭＴＪ素子の書き込みワ
ードラインを省いた構成である。レジスタは、上記の書
き込み操作を通して、電力を消費せずにデータを保存す
るTrueとComplementのペアを基本構造とするメモリにデ
ータを転送する。
【００２７】動作原理を理解しやすくするため、データ
書き込みブロック１２にＭＴＪ素子１６ａ，１６ｂの固
定層３０を示し、データ復元ブロック１４にＭＴＪ素子
１６ｃ，１６ｄの抵抗を表す抵抗部分を示したが、図２
に示すように符号１６ａと１６ｃ、または１６ｂと１６
ｄはそれぞれ一体の構造である。データ復元ブロック１
４のＭＴＪ素子１６ｃ、１６ｄ対は、本発明では電流ミ
ラー回路（スイッチＴ９及びスイッチＴ１０部分）用の
抵抗として使用される。
書き込みブロック１２にＭＴＪ素子１６ａ，１６ｂの固
定層３０を示し、データ復元ブロック１４にＭＴＪ素子
１６ｃ，１６ｄの抵抗を表す抵抗部分を示したが、図２
に示すように符号１６ａと１６ｃ、または１６ｂと１６
ｄはそれぞれ一体の構造である。データ復元ブロック１
４のＭＴＪ素子１６ｃ、１６ｄ対は、本発明では電流ミ
ラー回路（スイッチＴ９及びスイッチＴ１０部分）用の
抵抗として使用される。
【００２８】不揮発性データをレジスタ１０から読み出
すためには、ＤＷの信号は「ロー」のままある。ＤＲＳ
の信号は、最初は「ハイ」でその後「ロー」のレベルに
切り替える。「ハイ」から「ロー」に切り替えたことに
より、スイッチＴ７及びＴ８がオンになる。更に、スイ
ッチＴ６，Ｔ９，Ｔ１０も動作し、電流ミラー回路（cu
rrent mirror circuit）が使用可能になり、スイッチＴ
９，Ｔ１０に同じ値の電流が流れる。
すためには、ＤＷの信号は「ロー」のままある。ＤＲＳ
の信号は、最初は「ハイ」でその後「ロー」のレベルに
切り替える。「ハイ」から「ロー」に切り替えたことに
より、スイッチＴ７及びＴ８がオンになる。更に、スイ
ッチＴ６，Ｔ９，Ｔ１０も動作し、電流ミラー回路（cu
rrent mirror circuit）が使用可能になり、スイッチＴ
９，Ｔ１０に同じ値の電流が流れる。
【００２９】差動信号がＭＴＪ素子１６ｃ、１６ｄ対の
ノードＭＬ，ＭＲ上に現れる。そのノードＭＬ，ＭＲ上
に現れた差動信号は、アンプ・ラッチ回路１８で増幅さ
れ、且つ保持される。言い換えると、ノードＭＬとＭＲ
の電位差によって決定されるデータが、アンプ・ラッチ
回路１８で増幅され、保持される。ノードＭＬとノード
ＭＲの電位はＭＴＪ素子１６ｃ、１６ｄの抵抗値によっ
て決定される。即ち、ＭＴＪ素子１６ａ，１６ｂに書き
込まれているデータによって決定される。
ノードＭＬ，ＭＲ上に現れる。そのノードＭＬ，ＭＲ上
に現れた差動信号は、アンプ・ラッチ回路１８で増幅さ
れ、且つ保持される。言い換えると、ノードＭＬとＭＲ
の電位差によって決定されるデータが、アンプ・ラッチ
回路１８で増幅され、保持される。ノードＭＬとノード
ＭＲの電位はＭＴＪ素子１６ｃ、１６ｄの抵抗値によっ
て決定される。即ち、ＭＴＪ素子１６ａ，１６ｂに書き
込まれているデータによって決定される。
【００３０】図３の回路でデータの保持が行われる。ノ
ードＭＬ’には増幅されたノードＭＬの電位が現れ、ノ
ードＭＲ’には増幅されたノードＭＲの電位が現れる。
ｎ型ＭＯＳＦＥＴ３８ａ及び３８ｂをオンにすることに
よって、ノードＭＬ’及びノードＭＲ’の電位が、それ
ぞれノードＣＬとノードＣＲに現れる。ＣＭＯＳＦＥＴ
が２個使用されており、ノードＣＲが「ハイ」であれば
ノードＣＲは「ロー」が保持される。反対にノードＣＬ
が「ハイ」であればノードＣＲは「ロー」が保持され
る。
ードＭＬ’には増幅されたノードＭＬの電位が現れ、ノ
ードＭＲ’には増幅されたノードＭＲの電位が現れる。
ｎ型ＭＯＳＦＥＴ３８ａ及び３８ｂをオンにすることに
よって、ノードＭＬ’及びノードＭＲ’の電位が、それ
ぞれノードＣＬとノードＣＲに現れる。ＣＭＯＳＦＥＴ
が２個使用されており、ノードＣＲが「ハイ」であれば
ノードＣＲは「ロー」が保持される。反対にノードＣＬ
が「ハイ」であればノードＣＲは「ロー」が保持され
る。
【００３１】レジスタ１０にデータを入力するため、Ｄ
ＲＳの信号でレジスタブロック２０がアンプ・ラッチ回
路１８に保持されたデータを取り込む。上記の工程によ
って、データ復元操作が完了する。この後、ＤＲＳは
「ロー」から「ハイ」に戻り、電流ミラー回路がオフに
なる。
ＲＳの信号でレジスタブロック２０がアンプ・ラッチ回
路１８に保持されたデータを取り込む。上記の工程によ
って、データ復元操作が完了する。この後、ＤＲＳは
「ロー」から「ハイ」に戻り、電流ミラー回路がオフに
なる。
【００３２】以上の一連の工程における各ノードの信号
状態やＭＴＪ素子の記憶状態を表１に示す。
状態やＭＴＪ素子の記憶状態を表１に示す。
【００３３】
【表１】
【００３４】ＭＴＪ素子は、ロジック・チップに使用さ
れる半導体製造工程における金属層の後半段階で実装で
きる。従って、ロジック回路の設計に加えてトランジス
タの設計もまったく別個に必要とするフラッシュメモリ
のような他の既存の不揮発性記憶素子に対し、このＭＴ
Ｊ記憶素子の製造工程はずっと簡単でコストが非常に安
い。本発明は、従来のロジック・チップに不揮発性記憶
素子を容易に実装できる。
れる半導体製造工程における金属層の後半段階で実装で
きる。従って、ロジック回路の設計に加えてトランジス
タの設計もまったく別個に必要とするフラッシュメモリ
のような他の既存の不揮発性記憶素子に対し、このＭＴ
Ｊ記憶素子の製造工程はずっと簡単でコストが非常に安
い。本発明は、従来のロジック・チップに不揮発性記憶
素子を容易に実装できる。
【００３５】不揮発性記憶素子は、ひとつのラッチレジ
スタからマルチビットレジスタまでさまざまに使用可能
である。電力消費なしにデータをレジスタに保存するこ
とは、電源を切る前の操作環境に復帰するのに非常に役
立つ。ロジック・チップの電気による変更機能付き不揮
発性記憶機能は非常に広範囲の用途も持つ。その機能
は、論理機能を柔軟に変更することも達成できる。
スタからマルチビットレジスタまでさまざまに使用可能
である。電力消費なしにデータをレジスタに保存するこ
とは、電源を切る前の操作環境に復帰するのに非常に役
立つ。ロジック・チップの電気による変更機能付き不揮
発性記憶機能は非常に広範囲の用途も持つ。その機能
は、論理機能を柔軟に変更することも達成できる。
【００３６】以上、本発明のレジスタ、データの記憶方
法及びデータの読み出し方法について説明したが、本発
明はこれらに限定されるものではない。例えば、ＭＴＪ
素子に代えてＧＭＲ（Giant Magnetoresistive）素子を
使用することも可能である。
法及びデータの読み出し方法について説明したが、本発
明はこれらに限定されるものではない。例えば、ＭＴＪ
素子に代えてＧＭＲ（Giant Magnetoresistive）素子を
使用することも可能である。
【００３７】本発明はその趣旨を逸脱しない範囲で当業
者の知識に基づき種々なる改良，修正，変形を加えた態
様で実施できるものである。
者の知識に基づき種々なる改良，修正，変形を加えた態
様で実施できるものである。
【００３８】
【発明の効果】本発明によると、ロジック・チップに不
揮発性の記憶素子であるＭＴＪ素子を含むように構成さ
れており、簡易に設計及び製造ができ、コスト削減が可
能である。また、不揮発性の記憶素子を使用するため、
電源を切って電力消費無しにデータを記憶することがで
きる。
揮発性の記憶素子であるＭＴＪ素子を含むように構成さ
れており、簡易に設計及び製造ができ、コスト削減が可
能である。また、不揮発性の記憶素子を使用するため、
電源を切って電力消費無しにデータを記憶することがで
きる。
【図１】本発明に係るレジスタの構成を示した図であ
る。
る。
【図２】ＭＴＪ素子の構造を示す図である。
【図３】ＣＭＯＳＦＥＴを使用したデータを保持する回
路の図である。
路の図である。
【図４】一般的なレジスタブロックに使用される回路図
である。
である。
１０：レジスタ
１２：データ書き込みブロック
１４：データ復元ブロック
１６ａ，１６ｂ，１６ｃ，１６ｄ：ＭＴＪ素子
１８：アンプ・ラッチ回路（Amp and Latch）
２０：レジスタブロック
２２ａ，２２ｂ：ＡＮＤ回路
２４ａ，２４ｂ：ＮＯＴ回路
２６：自由層
２８：トンネルバリアー
３０：固定層
３２ａ，３２ｂ：ＣＭＯＳＦＥＴ
３４ａ，３４ｂ：ｐ型ＭＯＳＦＥＴ
３６ａ，３６ｂ，３８ａ，３８ｂ：ｎ型ＭＯＳＦＥＴ
４０ａ，４０ｂ：ＮＡＮＤ回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 砂永 登志男
滋賀県野洲郡野洲町大字市三宅800番地
日本アイ・ビー・エム株式会社 野洲事業
所内
(72)発明者 宮武 久忠
滋賀県野洲郡野洲町大字市三宅800番地
日本アイ・ビー・エム株式会社 野洲事業
所内
(72)発明者 北村 恒二
滋賀県野洲郡野洲町大字市三宅800番地
日本アイ・ビー・エム株式会社 野洲事業
所内
(72)発明者 浅野 秀夫
神奈川県藤沢市桐原１番地 日本アイ・ビ
ー・エム株式会社 藤沢事業所内
(72)発明者 野田 紘憙
神奈川県藤沢市桐原１番地 日本アイ・ビ
ー・エム株式会社 藤沢事業所内
(72)発明者 梅崎 宏
神奈川県藤沢市桐原１番地 日本アイ・ビ
ー・エム株式会社 藤沢事業所内
Ｆターム(参考） 5E049 BA06 CB01
5F083 BS27 FZ10
Claims (16)
- 【請求項１】 データの記憶されたレジスタブロック
と、前記レジスタブロックから出力されたデータを記憶
するための不揮発性の記憶素子を含んだデータ書き込み
ブロックと、前記データ書き込みブロックに記憶された
データを読み出すデータ復元ブロックと、を含むレジス
タ。 - 【請求項２】 前記記憶素子が、磁化の方向が固定され
た強磁性体の層である固定層と、磁化の方向が変えられ
る強磁性体の層である自由層と、を含む請求項１に記載
のレジスタ。 - 【請求項３】 前記記憶素子が２個であり、一方の記憶
素子の固定層と自由層の磁化の方向が同じであり、他方
の記憶素子の固定層と自由層の磁化の方向が異なる請求
項３または４に記載のレジスタ。 - 【請求項４】 前記２個の記憶素子がスイッチを介して
接続されている請求項３に記載のレジスタ。 - 【請求項５】 前記２個の記憶素子の固定層の磁化の方
向が、互いに前記スイッチの方向または該スイッチとは
反対方向である請求項４に記載のレジスタ。 - 【請求項６】 前記データ書き込みブロックが、前記レ
ジスタブロックから出力されたデータが入力され、ハイ
の信号またはローの信号を出力する２個の論理回路を含
む請求項１乃至５に記載のレジスタ。 - 【請求項７】 前記２個の論理回路の出力が入力される
複数個のスイッチを含む請求項６に記載のレジスタ。 - 【請求項８】 前記複数個のスイッチの内、１個の論理
回路の出力が入力されるスイッチの数が２個である請求
項７に記載のレジスタ。 - 【請求項９】 前記１個の論理回路の出力が入力される
２個のスイッチが、前記２個の記憶素子と該２個の記憶
素子を接続するスイッチとを介して接続される請求項８
に記載のレジスタ。 - 【請求項１０】 前記データ復元ブロックに前記２個の
記憶素子の抵抗値によって生じる差動信号を発生させる
電流ミラー回路を含む請求項３乃至９に記載のレジス
タ。 - 【請求項１１】 前記差動信号を増幅し、保持する回路
を含む請求項１０に記載のレジスタ。 - 【請求項１２】 前記差動信号を増幅し、保持する回路
に、前記差動信号の保持のためにＣＭＯＳＦＥＴを含む
請求項１１に記載のレジスタ。 - 【請求項１３】 前記ＣＭＯＳＦＥＴが２個である請求
項１２に記載のレジスタ。 - 【請求項１４】 前記記憶素子が、ＭＴＪ（Magnetic T
unnel Junction）素子である請求項１乃至１３に記載の
レジスタ。 - 【請求項１５】 請求項９乃至１４に記載のレジスタの
データの記憶方法であって、前記レジスタブロックから
出力されたデータに従って、前記２個の論理回路の内、
いずれか一方の論理回路からハイの信号を出力するステ
ップと、前記ハイの信号が出力された論理回路に接続さ
れた２個のスイッチをオンにするステップと、前記２個
の記憶素子にデータを書き込むステップと、を含むデー
タの記憶方法。 - 【請求項１６】 請求項１１乃至１４に記載のレジスタ
のデータの読み出し方法であって、前記電流ミラー回路
を作動させるステップと、前記電流ミラー回路を作動さ
せるステップによって発生した前記差動信号を増幅する
ステップと、増幅された差動信号を保持するステップ
と、を含むデータの読み出し方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199556A JP4282919B2 (ja) | 2001-04-27 | 2001-06-29 | レジスタ |
| US10/134,101 US6639834B2 (en) | 2001-04-27 | 2002-04-26 | Data register and access method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-130652 | 2001-04-27 | ||
| JP2001130652 | 2001-04-27 | ||
| JP2001199556A JP4282919B2 (ja) | 2001-04-27 | 2001-06-29 | レジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003016773A true JP2003016773A (ja) | 2003-01-17 |
| JP4282919B2 JP4282919B2 (ja) | 2009-06-24 |
Family
ID=26614353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001199556A Expired - Fee Related JP4282919B2 (ja) | 2001-04-27 | 2001-06-29 | レジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6639834B2 (ja) |
| JP (1) | JP4282919B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009060625A1 (ja) * | 2007-11-08 | 2009-05-14 | Panasonic Corporation | 不揮発性ラッチ回路および不揮発性フリップフロップ回路 |
| WO2009072511A1 (ja) * | 2007-12-06 | 2009-06-11 | Nec Corporation | 不揮発性ラッチ回路 |
| US7733145B2 (en) | 2006-09-28 | 2010-06-08 | Kabushiki Kaisha Toshiba | Nonvolatile latch circuit and nonvolatile flip-flop circuit |
| JP2012510695A (ja) * | 2008-12-04 | 2012-05-10 | クアルコム，インコーポレイテッド | 不揮発性状態保持ラッチ |
| US8437177B2 (en) | 2011-01-20 | 2013-05-07 | Panasonic Corporation | Nonvolatile latch circuit and nonvolatile flip-flop circuit |
| JP2013539150A (ja) * | 2010-07-30 | 2013-10-17 | クアルコム，インコーポレイテッド | ラッチング回路 |
| US8619466B2 (en) | 2011-02-07 | 2013-12-31 | Panasonic Corporation | Nonvolatile latch circuit, nonvolatile flip-flop circuit, and nonvolatile signal processing device |
| US8792268B2 (en) | 2011-11-22 | 2014-07-29 | Panasonic Corporation | Nonvolatile latch circuit, nonvolatile flip-flop circuit, and nonvolatile signal processing device |
| JP2014139853A (ja) * | 2012-12-17 | 2014-07-31 | Toppan Printing Co Ltd | 不揮発性フリップフロップ、不揮発性ラッチおよび不揮発性メモリ素子 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003233990A (ja) * | 2002-02-08 | 2003-08-22 | Sony Corp | 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置 |
| US7372728B2 (en) * | 2004-06-16 | 2008-05-13 | Stmicroelectronics, Inc. | Magnetic random access memory array having bit/word lines for shared write select and read operations |
| FR2871921A1 (fr) * | 2004-06-16 | 2005-12-23 | St Microelectronics Sa | Architecture de memoire a lignes d'ecriture segmentees |
| US7209383B2 (en) * | 2004-06-16 | 2007-04-24 | Stmicroelectronics, Inc. | Magnetic random access memory array having bit/word lines for shared write select and read operations |
| US7301800B2 (en) * | 2004-06-30 | 2007-11-27 | Stmicroelectronics, Inc. | Multi-bit magnetic random access memory element |
| US7136298B2 (en) * | 2004-06-30 | 2006-11-14 | Stmicroelectronics, Inc. | Magnetic random access memory array with global write lines |
| US7079415B2 (en) * | 2004-06-30 | 2006-07-18 | Stmicroelectronics, Inc. | Magnetic random access memory element |
| US7106621B2 (en) * | 2004-06-30 | 2006-09-12 | Stmicroelectronics, Inc. | Random access memory array with parity bit structure |
| US7236386B2 (en) * | 2004-12-04 | 2007-06-26 | International Business Machines Corporation | System and method for transferring data to and from a magnetic shift register with a shiftable data column |
| KR20080032072A (ko) | 2005-06-08 | 2008-04-14 | 이그니스 이노베이션 인크. | 발광 디바이스 디스플레이 구동 방법 및 시스템 |
| US20140368491A1 (en) | 2013-03-08 | 2014-12-18 | Ignis Innovation Inc. | Pixel circuits for amoled displays |
| US9351368B2 (en) | 2013-03-08 | 2016-05-24 | Ignis Innovation Inc. | Pixel circuits for AMOLED displays |
| US9886899B2 (en) | 2011-05-17 | 2018-02-06 | Ignis Innovation Inc. | Pixel Circuits for AMOLED displays |
| CN103597534B (zh) | 2011-05-28 | 2017-02-15 | 伊格尼斯创新公司 | 用于快速补偿显示器中的像素的编程的系统和方法 |
| US9747834B2 (en) | 2012-05-11 | 2017-08-29 | Ignis Innovation Inc. | Pixel circuits including feedback capacitors and reset capacitors, and display systems therefore |
| US9336717B2 (en) | 2012-12-11 | 2016-05-10 | Ignis Innovation Inc. | Pixel circuits for AMOLED displays |
| US9786223B2 (en) | 2012-12-11 | 2017-10-10 | Ignis Innovation Inc. | Pixel circuits for AMOLED displays |
| CA2873476A1 (en) | 2014-12-08 | 2016-06-08 | Ignis Innovation Inc. | Smart-pixel display architecture |
| CA2886862A1 (en) | 2015-04-01 | 2016-10-01 | Ignis Innovation Inc. | Adjusting display brightness for avoiding overheating and/or accelerated aging |
| US10373554B2 (en) | 2015-07-24 | 2019-08-06 | Ignis Innovation Inc. | Pixels and reference circuits and timing techniques |
| CA2898282A1 (en) | 2015-07-24 | 2017-01-24 | Ignis Innovation Inc. | Hybrid calibration of current sources for current biased voltage progra mmed (cbvp) displays |
| US10657895B2 (en) | 2015-07-24 | 2020-05-19 | Ignis Innovation Inc. | Pixels and reference circuits and timing techniques |
| CA2908285A1 (en) | 2015-10-14 | 2017-04-14 | Ignis Innovation Inc. | Driver with multiple color pixel structure |
| CN112927737B (zh) * | 2019-12-05 | 2024-01-05 | 上海磁宇信息科技有限公司 | 使用磁性隧道结的非易失寄存器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001084787A (ja) * | 1999-09-09 | 2001-03-30 | Oki Electric Ind Co Ltd | 不揮発性記憶装置の書き換え回路，不揮発性記憶装置の書き換え方法およびスキャンレジスタ |
-
2001
- 2001-06-29 JP JP2001199556A patent/JP4282919B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-26 US US10/134,101 patent/US6639834B2/en not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7733145B2 (en) | 2006-09-28 | 2010-06-08 | Kabushiki Kaisha Toshiba | Nonvolatile latch circuit and nonvolatile flip-flop circuit |
| WO2009060625A1 (ja) * | 2007-11-08 | 2009-05-14 | Panasonic Corporation | 不揮発性ラッチ回路および不揮発性フリップフロップ回路 |
| WO2009072511A1 (ja) * | 2007-12-06 | 2009-06-11 | Nec Corporation | 不揮発性ラッチ回路 |
| US8174872B2 (en) | 2007-12-06 | 2012-05-08 | Nec Corporation | Nonvolatile latch circuit |
| JP5201487B2 (ja) * | 2007-12-06 | 2013-06-05 | 日本電気株式会社 | 不揮発性ラッチ回路 |
| JP2012510695A (ja) * | 2008-12-04 | 2012-05-10 | クアルコム，インコーポレイテッド | 不揮発性状態保持ラッチ |
| JP2013539150A (ja) * | 2010-07-30 | 2013-10-17 | クアルコム，インコーポレイテッド | ラッチング回路 |
| US8437177B2 (en) | 2011-01-20 | 2013-05-07 | Panasonic Corporation | Nonvolatile latch circuit and nonvolatile flip-flop circuit |
| US8619466B2 (en) | 2011-02-07 | 2013-12-31 | Panasonic Corporation | Nonvolatile latch circuit, nonvolatile flip-flop circuit, and nonvolatile signal processing device |
| US8792268B2 (en) | 2011-11-22 | 2014-07-29 | Panasonic Corporation | Nonvolatile latch circuit, nonvolatile flip-flop circuit, and nonvolatile signal processing device |
| JP2014139853A (ja) * | 2012-12-17 | 2014-07-31 | Toppan Printing Co Ltd | 不揮発性フリップフロップ、不揮発性ラッチおよび不揮発性メモリ素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020181275A1 (en) | 2002-12-05 |
| US6639834B2 (en) | 2003-10-28 |
| JP4282919B2 (ja) | 2009-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003016773A (ja) | レジスタ、データの記憶方法及びデータの読み出し方法 | |
| US6807088B2 (en) | Magnetic random access memory and reading method thereof | |
| US5239502A (en) | Bit storage cell | |
| US8117567B2 (en) | Structure for implementing memory array device with built in computation capability | |
| CN107783783B (zh) | 与微代码指令有关的设备及方法 | |
| JP5100677B2 (ja) | 乱数発生器および乱数発生方法 | |
| US7130235B2 (en) | Method and apparatus for a sense amplifier | |
| JP2005166170A (ja) | 磁気記憶装置 | |
| KR100680520B1 (ko) | 프리셋 스위치를 갖는 멀티-포트 메모리 셀 | |
| JP2002334585A (ja) | 半導体記憶装置 | |
| WO2018193699A1 (ja) | 半導体記憶回路、半導体記憶装置及びデータ検出方法 | |
| US6269016B1 (en) | MRAM cam | |
| US20140233304A1 (en) | Semiconductor device and control method of the same | |
| CA2163580C (en) | Synchronous memory device | |
| JP2004118922A (ja) | 磁気ランダムアクセスメモリ | |
| US6842390B2 (en) | Systems and methods for communicating with memory blocks | |
| US20220093148A1 (en) | Semiconductor storage device and controlling method thereof | |
| JP4762720B2 (ja) | 磁気半導体記憶装置の読出し回路 | |
| JPS60236189A (ja) | 多ポ−トレジスタセル | |
| JPS62236054A (ja) | 半導体記憶装置 | |
| CN112020744A (zh) | 非易失性存储电路 | |
| JPH04105298A (ja) | 半導体メモリ集積回路 | |
| JP2007157195A (ja) | 磁気メモリデバイス | |
| JP2000040374A (ja) | データ出力回路及び半導体記憶装置 | |
| JPH0574163A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060620 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060804 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061031 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070126 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090205 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20090309 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090318 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140327 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |