JP4541663B2

JP4541663B2 - Ｃａｍセル

Info

Publication number: JP4541663B2
Application number: JP2003160965A
Authority: JP
Inventors: エイ．リシンガーマーク; フレイクリストファー; ララーンフレデリク
Original assignee: STMicroelectronics lnc USA
Current assignee: STMicroelectronics lnc USA
Priority date: 2002-06-05
Filing date: 2003-06-05
Publication date: 2010-09-08
Anticipated expiration: 2023-06-05
Also published as: EP1369877A2; EP1369877B1; EP1369877A3; JP2004014102A; US6678184B2; DE60333700D1; US20030227787A1

Description

【０００１】
【発明の属する技術分野】
本発明は内容参照可能メモリ（ＣＡＭ）セルに関するものであって、更に詳細には、ＣＡＭセルにおける半導体基板の面積の利用を改善した構造及び方法に関するものである。
【０００２】
【従来の技術】
通信業界においては、第一データ要素と第二データ要素との間の関連性を決定することが必要であることが多々ある。この必要性を満足するために、連想記憶装置とも呼称される内容参照可能メモリ（ＣＡＭ）を使用して、入力データ値とＣＡＭセル内の格納されているデータ値との比較を行う。例えば、入力データ値はコンピュータからなるネットワークにおける１つのコンピュータのアドレスを包含するパケットヘッダーである場合がある。格納されているデータ値は該ネットワーク内のコンピュータの全てのアドレスである場合がある。ネットワークルーター内に包含しているＣＡＭセルアレイは、パケットヘッダー内のアドレスとネットワークにおけるコンピュータのアドレスとの間に関連性があるか否かを判別する。この関連性を判別する場合に、パケットヘッダー内のアドレスとネットワークにおける全てのアドレスとの間においてサーチ及び比較方法が実施されねばならない。このサーチ及び比較方法は、ＲＡＭ、ＣＰＵ、ソフトウエアアルゴリズムからなる従来のソリューションを使用する時間及び資源の両方の点で集約的である。更に、例えば３２及び６４ビット等の大きな入力データワードの場合には、従来のソリューションを使用したサーチ及び比較方法はＣＡＭセルアレイよりも効率が悪い。内容参照可能メモリは、高速サーチ及び比較動作のための解決方法を提供する。
【０００３】
通常、ＣＡＭセルは第一メモリ回路と、第二メモリ回路と、比較回路とから構成されている。ＣＡＭアレイは個別的なＣＡＭセルから構成されている。各ＣＡＭセルは入力データワードの１つのビットを受取る。このビットはＣＡＭセルの第一メモリ回路に格納されているデータと比較される。ＣＡＭセルの第二メモリ回路はイネーブル値を格納する。このイネーブル値は、データ比較期間中にＣＡＭアレイ内のＣＡＭセルをイネーブル又はディスエーブルさせるために使用され、それは、シーケンスのマッチ（一致）フェーズ期間中に、入力データワードの一部を比較のためにイネーブルさせ且つ別の部分を比較のためにディスエーブルさせることを可能とする。
【０００４】
性能を増加させ且つ改善したパッキング密度を達成するために、ＣＡＭセルによって使用される半導体基板面積を減少させることが望ましい。この基板面積における減少は、ＣＡＭセルのトランジスタの配置、編成及び相互接続によって決定される。
【０００５】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良した内容参照可能メモリ（ＣＡＭ）回路を提供することを目的とする。本発明の別の目的とするところは、ＣＡＭセルにおける半導体基板の面積の使用を改善した構成及び方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の１実施例によれば、第一メモリ回路と、第二メモリ回路と、比較回路とを有するＣＡＭセルが提供される。第一メモリ回路は６トランジスタＳＲＡＭセルを有している。第二メモリ回路は６トランジスタＳＲＡＭセルを有している。勿論、メモリ回路は、フリップフロップ、ＥＥＰＲＯＭメモリセル、交差結合したインバータ、ＮＯＲゲート、又はその他の任意の許容可能なメモリ回路を包含する任意の許容可能なメモリ回路とすることが可能である。メモリ回路は、１実施例においては、３個のトランジスタからなる２個の並列スタックに編成された６トランジスタ構造のものである。一方、５トランジスタ構造を有する比較回路を使用することが可能であり、その場合には、各々が２個のトランジスタと１個の共通の第五トランジスタとを包含する２つの並列スタックを有している。
【０００７】
第一メモリ回路は第一ワード線と、第一ビット線と、第二ビット線とに結合されている。第一メモリ回路は入力データビットに対して比較するためのデータ値を格納している。第一メモリ回路はデータ真信号及びデータ偽信号を比較回路へ供給し、そこでこれらのデータ信号は、第一及び第二入力データ信号ｃｆ及びｃｔに対して比較される。第二メモリ回路は第二ワード線と、第一ビット線と、第二ビット線とに接続している。第二メモリ回路はマスクデータ値を格納している。第二メモリ回路は比較回路をイネーブル又はディスエーブルさせるために比較回路へマスク真信号を供給する。
【０００８】
本発明の１実施例によれば、第一及び第二メモリ回路のトランジスタの比較回路のトランジスタに対する相互接続は導電性物質からなる領域から構成されている。
【０００９】
第一実施例によれば、該導電性物質はポリシリコンである。別の実施例においては、該導電性物質は金属層であり、且つアルミニウム、銅、タングステン、チタンポリシリサイド、又はそれらの種々の組合わせ又は合金を包含する任意の許容可能な金属とすることが可能である。勿論、使用される導電性の型は、メモリ回路から比較回路における適宜のノードへの導電性経路を与えるために、適宜のコンタクト、ビア及び相互接続によってポリシリコンからメタルへセル内において変化させることが可能である。
【００１０】
本発明の１実施例は、ＣＡＭセルの動作方法を提供しており、該方法は、ＣＡＭセル内にデータを格納するステップと、該装置のイネーブル線へ信号を印加し、その場合に該イネーブル線は共用ゲート構造であり、且つそれにより該装置をイネーブルさせるステップと、入力データを印加するステップと、入力データを第一データと比較するステップと、マッチ（一致）信号線上のステータス変化を出力するステップとを有している。
【００１１】
本発明の１実施例は、ＣＡＭセルの動作方法を提供しており、その場合に、該格納するステップは、更に、第一メモリ回路内にデータを格納し且つ第二メモリ回路内にイネーブル値を格納するステップを有している。第一メモリ回路内にデータを格納するために、ある値が第一ワード線へ印加され、該データを第一ビット線へ印加し、該データの補元を第二ビット線へ印加し、次いで第一メモリ回路内にデータ値を格納する。イネーブル値を同様の態様で第二メモリ回路内に格納し且つ比較回路におけるイネーブル又はディスエーブル端子をセットするために使用される。
【００１２】
本発明の１実施例において、内容参照可能メモリが改良した半導体基板面積の使用を有する集積回路内に形成される。
【００１３】
本発明の１実施例は、ＣＡＭセルのレイアウト面積を減少し、従って製造コストを減少させることにより、集積回路の面積の利用に対する改善を提供している。本発明の実施例は、４状態ＣＡＭセルのみならず二進及び三進ＣＡＭセルに対して適用可能である。
【００１４】
本発明の１つの利点は、大きなデータ入力ワードが与えられた場合に、ＣＡＭセルはマッチ（一致）の有無の決定を行うのに高速であるということである。
【００１５】
本発明の１つの利点は、ＣＡＭセル及びアレイの基板面積を減少させるトランジスタの改善した編成を有するＣＡＭセルである。
【００１６】
本発明の１つの利点は、ＣＡＭセル及びアレイに対して小さな寸法であるトランジスタの改良した相互接続を有するＣＡＭセルである。
【００１７】
【発明の実施の形態】
図１は本発明に基づくＣＡＭセルを形成している第一メモリ回路１０、第二メモリ回路２０、比較回路３０を示している。第一及び第二メモリ回路１０，２０は、夫々、データ値及びマスク値を格納するために使用される。マスク値は、比較回路３０へ供給されるイネーブル又はディスエーブル信号である。比較回路３０は、図１に示したように、第一メモリ回路１０における格納されているデータ値を入力データ信号ｃｆ及びｃｔに対して比較するために使用される。第二メモリ回路２０がイネーブル値を格納した場合に、真マスク信号は比較回路３０をイネーブルさせて比較を行うことを可能とさせ、且つディスエーブル値が格納された場合には、真マスク信号は比較回路３０をディスエーブルさせ、従って比較が行われることはない。マッチ（一致）線は比較結果の出力を与える。比較回路がイネーブルされ且つ格納されているデータと比較データとの間にマッチ即ち一致が存在する場合には、マッチ線状態は同一状態に止まり、即ち高又は低に止まる。比較回路がイネーブルされ且つマッチ即ち一致が存在しない場合には、マッチ線の状態は変化され、高から低へ移行する。マッチ線へ接続されている多数のうちのいずれか１つのＣＡＭセルがマッチ即ち一致でない場合には、その線は低へ移行される。比較セルに対してＰチャンネルトランジスタが使用されている場合には、該線は高から低へ遷移する。信号線８０はデータ真信号に対して第一メモリ回路１０から比較回路３０への相互接続を与える。信号線８２はデータ偽信号に対してメモリ回路１０から比較回路３０への相互接続を与える。マッチ真データは信号線８４を介して第二メモリ回路２０から比較回路３０ヘ供給され、且つマッチ偽データは第二メモリ回路２０から出力されることはない。何故ならば、この特定の実施例においては、比較回路３０においてマッチ偽信号を使用するものではないからである。別の構成においては、マッチ偽信号を使用することが可能であるが、選択した特定の構成においては、比較回路３０は第二メモリ回路２０からのマッチ真出力の信号値のみに基づいてセルのイネーブル又はディスエーブル動作を可能とすべく構成されており、従ってマッチ偽出力は必要ではない。
【００１８】
図２は図１の比較回路３０の１実施例である。図２の実施例においては、図１の比較回路３０の比較機能を与えるために６個のトランジスタＮ５−Ｎ１０が使用されている。この実施例においては、図示したように、該トランジスタの全てはＮチャンネルトランジスタであり、且つ以下の説明においては、Ｎチャンネルトランジスタが比較回路において使用されていることを仮定する。別の実施例ではその他のタイプのトランジスタを使用することが可能である。例えば、該トランジスタの幾つか又は全てに対してＰチャンネルトランジスタを使用することが可能であり、且つこれらのＰチャンネルトランジスタ及び接地及びパワー即ち電源への夫々の接続に対して適宜の信号レベルを逆にするものであるが、そのことは当業者にとって容易なことである。
【００１９】
図３の実施例において、マッチ真信号線８４がディスエーブル及びイネーブル機能を与えるために２個のトランジスタＮ６及びＮ９に対して与えられている。線８４上のマッチ真信号が高であると、比較回路３０がイネーブルされ、トランジスタＮ６及びＮ９の両方がターンオンして比較を行うことを可能とする。一方、線８４上の信号が低である場合には、トランジスタＮ６及びＮ９がディスエーブルされ、従って格納されているデータと比較データとの間の比較を行うことは不可能である。この特定の実施例においては、マッチディスエーブルトランジスタが夫々の比較トランジスタとデータトランジスタとの間に位置されており、マッチ線と接地線との間に２つの別個の直列遅延を与えており、その両方は夫々のマッチディスエーブルトランジスタを有している。この特定のトランジスタ構造は、マッチデータ信号線から接地への完全に独立し且つ個別化した経路を与えている。好適実施例によれば、図３の概略図は図３−５に関して以下に説明するようにシリコンにおいてレイアウトしたものである。
【００２０】
図４は図１のＣＡＭセルの詳細な電気的概略図を示しており、図３の比較回路の実施例を使用している。
【００２１】
図３に示したように、トランジスタＮ５乃至Ｎ１０の符号も図４及び５に示してあり、且つ参照の便宜上夫々のトランジスタのゲート領域上に配置させており、勿論、該トランジスタはソース領域とドレイン領域とを有している。図３に示したように、第一及び第二メモリ回路１０及び２０のトランジスタＮ１−Ｎ４，Ｐ１−Ｐ４，Ｔ１−Ｔ４に対する符号は図４及び５においても示してあり、且つ便宜上夫々のトランジスタのゲート領域上に配置させているが、ソース領域とドレイン領域とを有している。
【００２２】
全体的なＣＡＭセルの１実施例を概略的に図３に示してある。第一メモリ回路１０はデータ値を格納するデータセルである。第二メモリ回路２０はマスク値を格納するマスクセルである。第一メモリ回路１０はトランジスタＰ１，Ｎ１，Ｔ４，Ｔ３，Ｎ２，Ｐ２を有している。第二メモリセル２０はトランジスタＮ４，Ｐ４，Ｔ１，Ｔ２，Ｎ３，Ｐ３を有している。比較回路３０はトランジスタＮ５−Ｎ１０を有している。
【００２３】
図３に示したように、第一メモリ回路１０はデータ値を格納するために使用され、従ってデータ回路として記されている。格納されているデータ値は比較回路３０によって入力データ値と比較される。第一メモリ回路１０はスタンダードの６トランジスタで完全なＣＭＯＳＳＲＡＭセルとして電気的に接続されている。それは以下の構成を有している。第一メモリ回路１０の第二プルダウントランジスタＮ２のゲートは第二プルアップトランジスタＰ２のゲートと、第一プルダウントランジスタＮ１のドレイン領域と、第一プルアップトランジスタＰ１のドレイン領域と、第一パストランジスタＴ４のドレイン領域と、比較回路３０のデータ偽トランジスタＮ８のゲートとに電気的に結合されており、それによりデータ偽ｄｆノード８２を画定している。第一メモリ回路１０の第一プルダウントランジスタＮ１のゲートは、第一プルアップトランジスタＰ１のゲートと、第二プルダウントランジスタＮ２のドレイン領域と、第二プルアップトランジスタＰ２のドレイン領域と、第二パストランジスタＴ３のドレイン領域と、比較回路３０のデータ真トランジスタＮ５のゲートとに電気的に結合されており、それによりデータ真ｄｔノード８０を画定している。第一メモリ回路１０の第一パストランジスタＴ４は第一ワード線信号ＷＬＤへ電気的に結合しているゲートと、偽ビット線信号ＢＬＦへ電気的に結合しているソース領域とを有している。第一メモリ回路１０の第二パストランジスタＴ３は、第一ワード線信号ＷＬＤへ電気的に結合しているゲートと真ビット線信号ＢＬＴへ電気的に結合しているソース領域とを有している。
【００２４】
図３に示したように、第二メモリ回路２０はマスク値ＭＴを格納するために使用されており、従って、マスク回路として記してある。ノード８４のマスク値ＭＴは比較回路３０をイネーブル又はディスエーブルさせる。第二メモリ回路２０もスタンダードの６トランジスタの完全なＣＭＯＳＳＲＡＭセルである。それは以下の構成を有している。第二メモリ回路２０の第二プルダウントランジスタＮ３のゲートは、第二プルアップトランジスタＰ３のゲートと、第一プルダウントランジスタＮ４のドレイン領域と、第一プルアップトランジスタＰ４のドレイン領域と、第一パストランジスタＴ１のドレイン領域とに電気的に結合しており、それによりマスク偽ＭＦノードを画定している。第二メモリ回路２０の第一プルダウントランジスタＮ４のゲートは、第一プルアップトランジスタＰ４のゲートと、第二プルダウントランジスタＮ３のドレイン領域と、第二プルアップトランジスタＰ３のドレイン領域と、第二パストランジスタＴ２のドレイン領域と、比較回路３０の第一及び第二イネーブルトランジスタＮ６及びＮ９のゲートとに電気的に結合しており、それによりマスク真ＭＴノード８４を画定している。第二メモリ回路２０の第一パストランジスタＴ１は、第二ワード線信号ＷＬＭへ電気的に結合されるゲートと、偽ビット線信号ＢＬＦへ電気的に結合されるソース領域とを有している。第二メモリ回路２０の第二パストランジスタＴ２は、第二ワード線信号ＷＬＭへ電気的に結合されるゲートと、真ビット線信号ＢＬＴへ電気的に結合されるソース領域とを有している。
【００２５】
上述した実施例において、メモリ回路１０及び２０は、両方共、６トランジスタ型のＳＲＡＭメモリ回路である。別の実施例においては、それらは４トランジスタ型のＳＲＡＭメモリ回路である。従って、図３に示した夫々の６トランジスタセルの各々の代わりに、負荷装置として２つのポリシリコン負荷抵抗を使用する４トランジスタメモリ回路を使用することが可能である。更に別の実施例においては、メモリ回路１０及び２０の各々は別の許容可能なメモリ回路から構成されている。例えば、それらは、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＲＯＭ、フラッシュメモリ回路、又はその他の許容可能な揮発性又は非揮発性のメモリ回路から構成することが可能である。その他のタイプのデータ格納又は編成を使用することが可能であり、例えばＤＲＡＭ、吹き飛ばしたヒューズ、プログラムした即ち書込をしたＲＯＭ、又はメモリ回路１０及び２０に対してその他の許容可能な格納装置等がある。従って、図１に示した夫々のメモリ回路１０及び２０の出力は、図１に示したように、且つ、夫々のセルの各々における特定のメモリの特定のタイプ、配置又は構成に拘わらずに、比較回路３０へ供給される。
【００２６】
図３に示したように、比較回路３０は、第一メモリ回路１０における相互接続８０の信号ｄｔ及び相互接続８２の信号ｄｆによって供給される格納されているデータ値を信号ｃｆ及びｃｔの入力データ値と比較するために使用される。好適実施例においては、比較回路３０はＮ型トランジスタＮ５−Ｎ１０からなる２つの並列スタック（積層体）として構成される。比較偽トランジスタＮ７は入力信号ｃｆへ電気的に結合したゲートと、第一イネーブルトランジスタＮ６のドレイン領域へ電気的に結合しているソース領域と、ＭＡＴＣＨ（マッチ）信号へ電気的に結合しているドレイン領域とを有している。比較真トランジスタＮ１０は、入力信号ｃｔへ電気的に結合されるゲートと、第二イネーブルトランジスタＮ９のドレイン領域へ電気的に結合されるソース領域と、ＭＡＴＣＨ信号へ電気的に結合されるドレイン領域とを有している。第一イネーブルトランジスタＮ６は、データ真トランジスタＮ５のドレイン領域へ電気的に結合されるソース領域を有している。第二イネーブルトランジスタＮ９はデータ偽トランジスタＮ８のドレイン領域へ電気的に結合されるソース領域を有している。比較回路のトランジスタのこの構成は、ＣＡＭセルの基板面積の使用を減少させる利点を有している。
【００２７】
図４及び５に示したように、ＣＡＭセルはコンパクトな配置でシリコン内にレイアウトさせることが可能である。第一メモリ回路１０、第二メモリ回路２０、比較回路３０はそれらがシリコン内にレイアウトされた状態で示されている。これらの図において、活性区域は黒い輪郭で示しており、ポリシリコンはハッチングで示してあり、金属１は点画で示してあり、コンタクトは四角の中にＸで示してある。比較回路３０は第一活性領域９２と第二活性領域９０とを有している。好適実施例においては、活性領域９０及び９２の両方はＮ導電型である。第一活性領域９２は比較真トランジスタＮ１０、第一イネーブルトランジスタＮ９、データ偽トランジスタＮ８の夫々のゲートの下側に形成されている。第一活性領域９２はトランジスタＮ１０のドレイン領域においてＭＡＴＣＨ信号へ電気的に接続している。第一活性領域は、図５に示したように、データ偽トランジスタＮ８のソース領域における第一供給源ＶＳＳへ電気的に接続している。第二活性領域９０は、比較偽トランジスタＮ７、第二イネーブルトランジスタＮ６、データ真トランジスタＮ５の夫々のゲートの下側に形成されている。第二活性領域９０はトランジスタＮ７のドレイン領域においてＭＡＴＣＨ信号へ電気的に接続している。第二活性領域９０は、図５に示したように、データ真トランジスタＮ５のソース領域において第一供給源ＶＳＳへ電気的に接続している。第一及び第二活性領域９２及び９０の構成は、ＣＡＭセルの基板面積の使用を減少させる利点を有している。別の実施例においては、第一及び第二活性領域９２及び９０はＰ導電型である。図４及び５に示したように、本発明の１実施例においては、第一メモリ回路の活性領域はＰ導電型領域１２０，１２２及びＮ導電型領域１３２，１３０である。更に、第二メモリ回路の活性領域はＰ導電型領域１２４，１２２及びＮ導電型領域１３２，１３０である。
【００２８】
図５に示したように、第一供給源ＶＳＳは、第一メモリ回路１０の第一及び第二プルダウントランジスタＮ１及びＮ２のソース領域と、第二メモリ回路２０の第一及び第二プルダウントランジスタＮ４及びＮ３のソース領域と、データ真トランジスタＮ５のソース領域と、データ偽トランジスタＮ８のソース領域とに電気的に接続している。第二供給源ＶＤＤは、第一メモリ回路１０の第一及び第二プルアップトランジスタＰ１及びＰ２のソース領域と、第二メモリ回路２０の第一及び第二プルアップトランジスタＰ４及びＰ３のソース領域とに電気的に接続している。第一及び第二メモリ回路１０及び２０から比較回路３０への相互接続８０，８２，８４は、ポリシリコンゲート物質、導電性物質、又は両方の物質の組合わせから形成されている領域によって達成されている。例えば、該導電性物質は、例えばアルミニウム、銅等の金属又は第二層ポリシリコン領域とすることが可能である。この相互接続の利点は、ＣＡＭセルの面積使用効率を減少させることである。
【００２９】
図４に示したように、第一メモリ回路１０と比較回路３０との間の局所的相互接続８０は、ポリシリコンの単一ストリップから構成されており、それは第一メモリ回路１０の第一プルダウントランジスタＮ１のゲートと、第一メモリ回路１０の第一プルアップトランジスタＰ１のゲートと、比較回路３０のデータ真トランジスタＮ５のゲートとを形成している。１実施例においては、この局所的相互接続は図４及び５に示したように、ポリシリコンからなる領域８０である。ポリシリコン領域８０は、データ真ノードｄｔの一部である。該ゲートを形成するのと同一の導電性ストリップは相互接続ストリップでもあり、従ってそのストリップ全体は所定の物質からなる単一の共通の連続した層である。
【００３０】
図４に示したように、局所的相互接続８４Ａが比較回路３０の第一及び第二イネーブルトランジスタＮ６及びＮ９のゲート間に形成されており、それも単一の連続した所定の物質からなる層であり、従ってかなりの節約を提供している。局所的相互接続８４Ｃが第二メモリ回路２０の第一プルアップトランジスタＰ４と第一プルダウントランジスタＮ４のゲートの間に形成されておりそれも単一の連続した所定の物質からなる層であり、従ってかなりの節約を与えている。局所的相互接続８４Ｂは、図５に示したように、相互接続８４Ａ乃至８４Ｃを電気的に結合している。１実施例においては、ノードＭＴは図４及び５に示したように、局所的相互接続８４Ａ，８４Ｂ，８４Ｃを有する多層相互接続から形成されている。好適実施例においては、局所的相互接続８４Ａはポリシリコン領域を有しており、局所的相互接続８４Ｂはアルミニウム又は第二層ポリシリコン領域等の導電性物質を有しており、且つ局所的相互接続８４Ｃはポリシリコン領域を有している。
【００３１】
図４に示したように、局所的相互接続８２Ｃは第二プルダウントランジスタＮ２のゲートと第二プルアップトランジスタＰ２のゲートとを形成している。局所的相互接続８２Ａは比較回路３０のデータ偽トランジスタＮ８のゲートを形成している。図５に示したように、局所的相互接続８２Ｂは局所的相互接続８２Ｃを相互接続８２Ａへ電気的に結合している。好適実施例においては、局所的相互接続８２Ａ，８２Ｂ，８２Ｃは多層相互接続としてデータ偽ノードｄｆを形成している。該多層相互接続は、金属８２Ｂの領域と、ポリシリコン８２Ａの領域と、ポリシリコン８２Ｃの領域とを図５に示したように有している。
【００３２】
本発明の１実施例によれば、第一メモリ回路１０のワード線は、図４に示されるように、メモリ回路内においてセグメント化されている。ワード線は、２つの部分、即ち第一部分９４と第二部分１０２とを有している。これらのワード線部分は、ポリシリコンゲート物質から構成されており、且つ互いに物理的に別個であり且つ離隔している。それらは、勿論、ポリシリコンのブランク層の付着によって同一の層内に形成され、それが、次いで、パターン形成され且つエッチングされて当該技術において公知の処理技術を使用して同時的に全てのポリシリコンゲートを形成する。通常、従来のＳＲＡＭメモリ回路はメモリ回路内に２つのイネーブルトランジスタＴ３及びＴ４に対するゲート電極を形成するためにポリシリコンの切断されていない単一の連続したストリップを使用する。図４の実施例は、２つのイネーブルトランジスタに対する夫々のゲートを形成するためにポリシリコンの２つの別々の部分を使用することによりこのような従来のレイアウトとは異なるものである。本発明のレイアウトにおいて、このことは、通常より効率的な空間の使用であると仮定されているものを上回る空間節約の利点である。付加的な空間節約技術が図４の実施例のレイアウトにおいて実施されている。即ち、比較回路内のトランジスタＰ１，Ｎ１乃至Ｎ５を介してのデータ真からのデータノード接続及びデータ電極に対して使用されているポリシリコンの単一の連続的なストリップと共に、Ｐチャンネル及びＮチャンネルトランジスタＮ２及びＰ２に対してポリシリコンからなる単一のストリップが使用されている。従って、２つのトランジスタＰ１及びＮ１に対してポリシリコンからなる単一の連続した部分が使用されている。同様に、第二メモリ回路もマスク真相互接続に対して及びゲート電極Ｐ４及びＮ４に対してポリシリコンの連続した部分８４Ｃを使用している。連続したポリシリコンの単一の部分がゲート電極Ｎ３，Ｐ３及びマスク偽接続９８に対して使用されている。ゲート電極Ｔ１及びＴ２に対してもポリシリコンからなる別個のストリップが使用されている。ポリシリコンからなる単一の連続したストリップが、マスク真接続８４Ａの共通ノードを形成する比較回路Ｎ９及びＮ６内の２個のイネーブルトランジスタに対して使用されている。更に、共通接続されるべき夫々のノードの各々は互いに電気的接続を行うことを容易とし、近付け且つ稠密とさせるために、互いに物理的に隣接して配設されている。例えば、データ偽ｄｆに対する電気的接続の各々は互いに近接して大略真っ直ぐな水平線内に配設されており、従って単一の金属層８２Ｂは図５に示したようにそれらを電気的に接続させるために容易に取付けることが可能である。
【００３３】
同様に、データ真ノードｄｔの各々は互いに近接して電気的に接続され、従って金属８０Ｂからなる単一のストリップはそれらを容易に電気的に接続することが可能である。マスクセル２０におけるノードも同様に互いに近接して配設されている。例えば、マスクセル内部の全てのノードＭＴは互いに近接して配設されており、従って単一の金属層８４Ｂはノードの全てを容易に電気的に接続することが可能である。ノードＭＦの全ても、図４及び５に示されるように、互いに隣接して配設されており、従って単一の金属層８３が小さな大きさの空間内においてそれら全てを接続することが可能である。従って、比較回路と関連して、第一及び第二メモリ回路のレイアウトは、非常に小さな量のシリコン基板を使用し且つ密度が高いコンパクトなレイアウトを提供すべく構成されている。別の実施例においては、勿論、各メモリ回路のワード線は異なって配設することが可能であり、ワード線はポリシリコンの共通の連続したストリップから構成されており、メモリ回路内のその他のワード線又は相互接続も同様にすることが可能である。従って、これらの変形実施例は図示例のものと幾分異なったレイアウトを取ることが可能である。
【００３４】
ＣＡＭセルの動作は、図４のＭＡＴＣＨ（マッチ）線上において論理状態のマッチ（論理高）及び非マッチ（論理低）を与える。これらの論理状態は、入力データ信号ｃｆ及びｃｔをメモリデータ信号ｄｔ及びｄｆに対して比較することにより発生される。入力データ信号ｃｆ及びｃｔは公知の態様で比較回路３０へ提供する前に補元が取られる。イネーブル信号ＭＴは比較回路３０のステータスを決定し、有効又は無効ＭＡＴＣＨ信号を発生する。初期的に、ＭＡＴＣＨ信号は高に設定される。ＭＡＴＣＨが高である場合には、第一メモリ回路１０の格納されているデータと入力データとの間の有効なマッチ即ち一致が示される。
【００３５】
ＣＡＭセルの１実施例において、本装置の動作は以下のステップを有している。データ値を第一メモリ回路１０内に格納する。マスク値を第二メモリ回路２０内に格納する。比較データを比較回路３０へ供給する。ＭＡＴＣＨ信号のステータスが同一のままであるか又は状態を変化するかについてモニタする。
【００３６】
データ値の格納は、第一ワード線ＷＬＤへ高信号を印加し、ビット線真ＢＬＴへ第一値を印加し、且つ第二ビット線ＢＬＦへ第二値を印加することにより実施され、それにより第一メモリ回路１０内に値を格納し且つ、図４に示したように、比較回路３０へ印加されるデータ真信号ｄｔの値を設定する。マスク値の格納は、第二ワード線ＷＬＭへ値を印加し、ビット線ＢＬＴへ値を印加し、第二ビット線ＢＬＦへ第二値を印加することを包含しており、それにより第二メモリ回路２０内にマスク値を格納し、それにより比較回路３０のトランジスタＮ６及びＮ９をイネーブルさせるイネーブル信号ＭＴの値を設定する。ある時間において、比較トランジスタの入力信号ｃｔ及びｃｆに対して値を印加するステップが実施され、それにより第一メモリ回路１０の格納されているデータ値ｄｔ及びｄｆを印加された入力信号値ｃｔ及びｃｆと比較する。比較が所望される場合には、ｃｔ及びｃｆは反対の値を有しているが、列上でグローバルブロックを実施することが所望される場合には、両方が低である場合がある。両方が低である場合には、比較が行われることはなく且つ全体的なセルグループがブロックされ、そのことは同一のｃｔ及びｃｆ信号を受取る。ＭＡＴＣＨ信号線のステータスを検知することによりマッチ即ち一致が判別される。
【００３７】
本明細書においてＭＯＳトランジスタに関して使用されたドレイン及びソースの用語は、ＭＯＳトランジスタのチャンネルの両側における２つの領域を２つの別個の領域である一般的な意味で使用している。１つの領域が実際にドレイン又はソースであるとして識別することは、トランジスタの動作特性及び電気的接続、及び異なるノードに存在する電圧に依存して変化する場合がある。従って、本明細書全体及び特許請求の範囲において、ドレイン及びソースという用語は、その状態及び夫々のノードの値に依存して特定のトランジスタに対して互いに交換可能なものである。従って、これらの用語の各々はトランジスタの活性領域を意味することとして広義に理解すべきであり、且つ特定のトランジスタの動作状態に基づいてドレイン又はソースのいずれかであることを意味するものとして理解すべきである。
【００３８】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の１実施例に基づくＣＡＭセルの第一及び第二メモリ回路及び比較回路を示した概略図。
【図２】図１のＣＡＭセルの比較回路の１実施例を示した概略図。
【図３】本発明に基づくＣＡＭセルのトランジスタ概略接続の１実施例を示した概略図。
【図４】１実施例に基づく活性領域及びポリシリコンを例示したＣＡＭセルのシリコンにおけるレイアウトを示した概略平面図。
【図５】活性金属及びコンタクトを示したＣＡＭセルの付加的な層を示した図５のシリコン内のレイアウトの概略平面図。
【符号の説明】
１０第一メモリ回路
２０第二メモリ回路
３０比較回路
８０，８２信号線
９０第二活性領域
９２第一活性領域

Claims

半導体基板における内容参照可能メモリ回路において、
第一値に設定されている論理状態を有するマッチ信号出力、
イネーブル入力と、前記マッチ信号出力へ結合しているマッチ出力と、比較データ信号へ結合している比較データ入力と、格納データ入力とを具備しており格納データ値を比較データ値と比較する比較回路であって、前記イネーブル入力がイネーブル真信号を受取り且つ前記格納データ入力が格納データ信号を受取り且つ前記比較データ入力が比較データ信号を受取る場合には、前記マッチ信号出力の論理状態が第二値ヘ変化しそれによりマッチ無しを表わす比較回路、
第一及び第二ワード線と、第一及び第二ビット線と、格納データ出力と、前記格納データ出力を前記比較回路の格納データ入力へ電気的に結合させる第一導電性ストリップとを具備しておりデータ値を格納する第一データ格納装置であって、前記格納データ出力が前記格納データ信号を供給する第一データ格納装置、
第三及び第四ワード線と、第一及び第二ビット線と、イネーブル出力と、前記イネーブル出力を前記比較回路のイネーブル入力へ電気的に結合させる第二導電性ストリップとを具備しておりイネーブル値を格納する第二データ格納装置であって、前記イネーブル出力が前記イネーブル真信号を供給する第二データ格納装置、
を有しており、前記第一データ格納装置は前記半導体基板の第一領域内に配置されている第一複数個のトランジスタを有しており、前記第二データ格納装置は前記半導体基板の前記第一領域に隣接している第二領域内に配置されている第二複数個のトランジスタを有しており、且つ前記比較回路は前記半導体基板の前記第一及び第二領域に隣接している第三領域内に配置されている第三複数個のトランジスタを有しており、前記第三領域内には各々が複数個の第一導電型のソース・ドレイン領域を含む第一及び第二活性領域が設けられており、前記第三複数個のトランジスタの半分が前記第一活性領域に配置されて一対の隣接するトランジスタ間において１個のソース・ドレイン領域を共有しており且つ前記第三複数個のトランジスタの残りの半分が前記第二活性領域に配置されて一対の隣接するトランジスタ間において１個のソース・ドレイン領域を共有していることを特徴とする内容参照可能メモリ回路。
請求項１において、前記第一データ格納装置の第一ワード線が第一導電性領域内に形成されており、且つ前記第一データ格納装置の第二ワード線が第二導電性領域内において前記第一導電性領域から物理的に離隔し且つ別個に形成されていることを特徴とする内容参照可能メモリ回路。
請求項２において、前記第一及び第二導電性領域がポリシリコンから形成されていることを特徴とする内容参照可能メモリ回路。
請求項１において、前記第二データ格納装置の第三ワード線が第三導電性領域内に形成されており、且つ前記第二データ格納装置の第四ワード線が第四導電性領域内において前記第三導電性領域から物理的に離隔し且つ別個に形成されていることを特徴とする内容参照可能メモリ回路。
請求項４において、前記第三及び第四導電性領域がポリシリコンから形成されていることを特徴とする内容参照可能メモリ回路。
請求項１において、前記第一導電性ストリップが導電性物質からなる単一の連続的な層から形成されていることを特徴とする内容参照可能メモリ回路。
請求項６において、前記導電性物質がポリシリコン、金属又は金属合金であることを特徴とする内容参照可能メモリ回路。
請求項１において、前記第二導電性ストリップが導電性物質からなる多層構造から形成されていることを特徴とする内容参照可能メモリ回路。
請求項８において、前記多層構造が第二層における導電性物質に対する開口を介して互いに物理的に離隔し且つ電磁的に結合されている第一層における第一及び第二ポリシリコン領域を有していることを特徴とする内容参照可能メモリ回路。
請求項９において、前記導電性物質がポリシリコン、金属又は金属合金であることを特徴とする内容参照可能メモリ回路。
請求項１において、前記比較回路が３個の直列結合したトランジスタからなる２つの並列脚部に配列された６個のトランジスタを有していることを特徴とする内容参照可能メモリ回路。
半導体基板における内容参照可能メモリ回路において、
第一及び第二メモリ回路が設けられており、各メモリ回路は第一及び第二プルダウントランジスタと、第一及び第二プルアップトランジスタと、第一及び第二パストランジスタとを具備しており、各トランジスタはゲートと、ソース領域と、ドレイン領域とを具備しており、
第一及び第二比較トランジスタと、第一及び第二イネーブルトランジスタと、データ真及びデータ偽トランジスタとを具備する比較回路が設けられており、各トランジスタはゲートと、ソース領域と、ドレイン領域とを具備しており、
前記第一メモリ回路の前記第一プルダウントランジスタのゲートは前記第一メモリ回路の前記第一プルアップトランジスタのゲート、前記第一メモリ回路の第二プルダウントランジスタのドレイン領域、前記第一メモリ回路の第二プルアップトランジスタのドレイン領域、前記第一メモリ回路の第二パストランジスタのドレイン領域、前記比較回路のデータ真トランジスタのゲートへ電気的に結合しており、
前記第一メモリ回路の第二プルダウントランジスタのゲートは、前記第一メモリ回路の第二プルアップトランジスタのゲート、前記第一メモリ回路の第一プルダウントランジスタのドレイン領域、前記第一メモリ回路の第一プルアップトランジスタのドレイン領域、前記第一メモリ回路の第一パストランジスタのドレイン領域、前記比較回路のデータ偽トランジスタのゲートへ電気的に結合しており、
前記第二メモリ回路の第二プルダウントランジスタのゲートは、前記第二メモリ回路の第二プルアップトランジスタのゲート、前記第二メモリ回路の第一プルダウントランジスタのドレイン領域、前記第二メモリ回路の第一プルアップトランジスタのドレイン領域、前記第二メモリ回路の第一パストランジスタのドレイン領域へ電気的に結合しており、
前記第二メモリ回路の第一プルダウントランジスタのゲートは、前記第二メモリ回路の第一プルアップトランジスタのゲート、前記第二メモリ回路の第二プルダウントランジスタのドレイン領域、前記第二メモリ回路の第二プルアップトランジスタのドレイン領域、前記第二メモリ回路の第二パストランジスタのドレイン領域、前記比較回路の前記第一及び第二イネーブルトランジスタのゲートへ電気的に結合しており、
前記第一比較トランジスタは、そのゲートを第一比較信号へ電気的に結合し、そのソース領域を前記第一イネーブルトランジスタのドレイン領域へ電気的に結合し、そのドレイン領域をマッチ信号へ電気的に結合し、
前記第二比較トランジスタはそのゲートを第二比較信号へ電気的に結合し、そのソース領域を前記第二イネーブルトランジスタのドレイン領域へ電気的に結合し、そのドレイン領域を前記マッチ信号へ電気的に結合し、
前記第一イネーブルトランジスタはそのソース領域を前記データ真トランジスタのドレイン領域へ電気的に結合し、
前記第二イネーブルトランジスタはそのソース領域を前記データ偽トランジスタのドレイン領域へ電気的に結合し、
前記第一メモリ回路の第一パストランジスタはそのゲートを第一ワード線信号へ電気的に結合し、そのソース領域を第一ビット線信号へ電気的に結合し、
前記第一メモリ回路の第二パストランジスタはそのゲートを前記第一ワード線信号へ電気的に結合し、そのソース領域を第二ビット線信号へ電気的に結合し、
前記第二メモリ回路の第一パストランジスタはそのゲートを第二ワード線信号へ電気的に結合し、そのソース領域を前記第一ビット線信号へ電気的に結合し、
前記第二メモリ回路の第二パストランジスタはそのゲートを前記第二ワード線信号へ電気的に結合し、そのソース領域を前記第二ビット線信号へ電気的に結合し、
第一供給源が前記第一メモリ回路の第一及び第二プルダウントランジスタのソース領域、前記第二メモリ回路の第一及び第二プルダウントランジスタのソース領域、前記データ真トランジスタのソース領域、前記データ偽トランジスタのソース領域へ電気的に結合しており、
第二供給源が、前記第一メモリ回路の第一及び第二プルアップトランジスタのソース領域、前記第二メモリ回路の第一及び第二プルアップトランジスタのソース領域へ電気的に結合しており、
前記第一メモリ回路の前記第一及び第二プルアップトランジスタと前記第一及び第二プルダウントランジスタと前記第一及び第二パストランジスタとは前記半導体基板の第一領域内に配置されており、前記第二メモリ回路の前記第一及び第二プルアップトランジスタと前記第一及び第二プルダウントランジスタと前記第一及び第二パストランジスタとは前記半導体基板の前記第一領域に隣接している第二領域内に配置されており、且つ前記比較回路の前記第一及び第二比較トランジスタと前記第一及び第二イネーブルトランジスタと前記データ真及びデータ偽トランジスタとは前記半導体基板の前記第一及び第二領域に隣接している第三領域内に配置されており、
前記第一及び第二比較トランジスタの各ソース領域と前記第一及び第二イネーブルトランジスタの各ドレイン領域とはこれらにより共有されている第一導電型の同一の活性領域であり、且つ前記第一及び第二イネーブルトランジスタの各ソース領域と前記データ真及びデータ偽トランジスタの各ドレイン領域とはこれらにより共有されている第一導電型の同一の活性領域である、
ことを特徴とする内容参照可能メモリ回路。
請求項１２において、前記比較回路のデータ真及びデータ偽トランジスタがそのソース領域において前記第一供給源へ電気的に結合しており、前記比較回路の第一及び第二イネーブルトランジスタは共通のゲートを有しており、前記比較回路の第一及び第二比較トランジスタがそのドレイン領域において前記第二供給源へ電気的に結合されていることを特徴とする内容参照可能メモリ回路。
請求項１２において、前記電気的結合がポリシリコン領域によって形成されており、それにより前記第一メモリ回路の第一プルダウントランジスタのゲートと、前記第一メモリ回路の第一プルアップトランジスタのゲートと、前記比較回路のデータ真トランジスタのゲートとを相互接続していることを特徴とする内容参照可能メモリ回路。
請求項１２において、前記電気的結合が、前記比較回路の第一及び第二イネーブルトランジスタのゲートを相互接続するポリシリコン領域によって形成されていることを特徴とする内容参照可能メモリ回路。
請求項１２において、前記電気的結合が多層相互接続体によって形成されており、それにより前記第二メモリ回路の第一プルダウントランジスタのゲートと、前記第二メモリ回路の第一プルアップトランジスタのゲートと、前記比較回路の第一及び第二イネーブルトランジスタのゲートとを相互接続していることを特徴とする内容参照可能メモリ回路。
請求項１６において、前記多層相互接続体がコンタクト領域を介して導電性金属領域へ電気的に結合しているポリシリコン領域を有していることを特徴とする内容参照可能メモリ回路。
請求項１７において、前記金属がアルミニウム、銅又はその合金であることを特徴とする内容参照可能メモリ回路。
請求項１２において、第一活性領域が、前記第一比較トランジスタのゲート下側、前記第一イネーブルトランジスタのゲート下側且つ前記データ偽トランジスタのゲート下側に形成されており、且つ第二活性領域が前記第二比較トランジスタのゲート下側、前記第二イネーブルトランジスタのゲート下側且つ前記データ真トランジスタのゲート下側に形成されていることを特徴とする内容参照可能メモリ回路。
請求項１９において、前記第一及び第二活性領域がＮ型であることを特徴とする内容参照可能メモリ回路。
請求項１９において、前記第一及び第二活性領域がＰ型であることを特徴とする内容参照可能メモリ回路。