JP2013537680A - 連想メモリの電力使用量を低減するシステムおよび方法 - Google Patents
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Abstract
Description
有効なデータがCAM 102に存在する場合、コントローラ120は、入力レジスタ124に記憶されたデータワードがCAM 102に渡されるように、並列な入力線103を切り替えることができる。CAM 102は、データワードを、CAM 102の各電力供給されている行と比較することができる。電力供給されていない行は、データワードと比較されなくてよい。
102 連想メモリ
104 データセル
112 有効ビット
114 第1のORゲート
120 コントローラ
122 電力制御論理回路
124 入力レジスタ
130 電力制御回路
132 電源
200 システム
202 CAM
204 コントローラ
206 電力制御論理回路
208 クロック制御論理回路
210 入力レジスタ
216 クロック制御回路
218 電力制御回路
220 電源
222 ランダムアクセスメモリ
Claims (25)
- 連想メモリの中のエントリを検索するための命令を受け取るステップと、
前記連想メモリの少なくとも一部に有効なデータがいつ存在するかを判定するステップと、
前記連想メモリの前記少なくとも一部に有効なデータが存在しない場合に、電力管理技法を実施するステップと
を含む、方法。 - 前記電力管理技法が、前記連想メモリの前記少なくとも一部への電力を遮断するステップを含む、請求項1に記載の方法。
- 前記連想メモリの前記少なくとも一部が、前記連想メモリの中の単一の行を含む、請求項2に記載の方法。
- 前記連想メモリの前記少なくとも一部が、前記連想メモリの中の複数の行を含む、請求項2に記載の方法。
- 前記連想メモリの前記少なくとも一部が、前記連想メモリのすべてを含む、請求項2に記載の方法。
- 前記電力管理技法が、前記連想メモリの前記少なくとも一部へのクロック信号を無効にするステップを含む、請求項1に記載の方法。
- 前記電力管理技法が、前記連想メモリの前記少なくとも一部へのフットスイッチを無効にするステップを含む、請求項1に記載の方法。
- 前記電力管理技法が、前記連想メモリの前記少なくとも一部へのヘッドスイッチを無効にするステップを含む、請求項1に記載の方法。
- 有効データビットに基づいて、有効なデータがいつ存在するかを判定するステップをさらに含む、請求項1に記載の方法。
- 前記連想メモリが、前記連想メモリの各行のための有効データビットを含む、請求項1に記載の方法。
- 前記対応する有効データビットが1に等しい場合、有効なデータが行の中に存在し、前記対応する有効データビットが0に等しい場合、有効なデータが前記行の中に存在しない、請求項10に記載の方法。
- 前記有効データビットが、シャドーレジスタに記憶される、請求項10に記載の方法。
- 有効なデータが前記連想メモリの中に存在しない場合、前記連想メモリへの検索入力を許可しないステップをさらに含む、請求項1に記載の方法。
- 連想メモリと、
データワードを記憶する入力レジスタであって、前記連想メモリが、前記データワードが前記連想メモリ内に存在するかどうかを判定する、入力レジスタと、
前記連想メモリの少なくとも一部に電力を選択的に供給するための、前記連想メモリに結合された電力制御回路と、
前記連想メモリの前記少なくとも一部に有効なデータが存在しない場合に、前記電力制御回路を介して前記連想メモリの前記少なくとも一部への電力を選択的に低減するための、前記電力制御回路に結合された電力制御論理回路と
を含む、システム。 - 前記連想メモリがさらに、データを記憶するための複数の行と、前記複数の行の各々のための有効データビットとを含む、請求項14に記載のシステム。
- 前記連想メモリが2つ以上のバンクに分割され、各バンクが少なくとも1つの行を含み、前記電力制御回路が、第2のバンクとは独立に、第1のバンクの電力を選択的に低減するように動作可能である、請求項14に記載のシステム。
- 各バンクが4つの行を含み、前記電力制御回路が、各バンクへの電力を選択的に遮断するための複数のスイッチを含む、請求項16に記載のシステム。
- 前記連想メモリ、前記入力レジスタ、および前記電力制御論理回路に結合された、コントローラをさらに含み、前記コントローラが、有効なデータが第1のバンクにいつ存在しないかを判定するように動作可能であり、前記電力制御回路が、有効なデータが前記第1のバンクに存在しない場合に、前記第1のバンクへの電力を選択的に低減するように動作可能である、請求項14に記載のシステム。
- クロック信号を選択的に制御するための、前記コントローラに結合されるクロック制御回路をさらに含み、前記コントローラが、前記連想メモリの前記少なくとも一部に有効なデータが存在しない場合に、前記連想メモリの前記少なくとも一部への前記クロック信号を無効にするように動作可能である、請求項18に記載のシステム。
- 前記コントローラが、前記連想メモリへのクロック入力を無効にして、前記連想メモリへの検索入力を提供しないようにして、前記連想メモリに有効なデータが存在しない場合に、前記連想メモリへの電力を低減するように動作可能である、請求項18に記載のシステム。
- 前記コントローラが、
有効なデータを有する前記連想メモリの一部を、前記連想メモリの第1の領域から前記連想メモリの第2の領域に選択的に移し、
前記第1の領域に有効なデータが存在しない場合に、前記連想メモリの前記第1の領域への電力を低減する
ように動作可能である、請求項18に記載のシステム。 - 前記連想メモリに結合されたランダムアクセスメモリをさらに含み、前記ランダムアクセスメモリが、アドレス可能なデータ記憶位置を有し、前記連想メモリが、前記アドレス可能なデータ記憶位置のアドレスを記憶する、請求項14に記載のシステム。
- 連想メモリと、
前記連想メモリに結合される電力制御回路と、
前記連想メモリの少なくとも一部にいつ有効なデータが存在するかを判定し、前記連想メモリの前記少なくとも一部に有効なデータが存在しない場合に、前記連想メモリの前記少なくとも一部への電力を選択的に低減するための手段と
を含む、デバイス。 - 受信機と、
連想メモリと、
前記受信機に応答し前記連想メモリに結合された、プロセッサであって、第1のレジスタおよび電力制御論理回路を含む、プロセッサと
を含み、前記プロセッサが、前記連想メモリの少なくとも一部に有効なデータが存在しないと判定した後、前記連想メモリの前記少なくとも一部への電力を選択的に低減するように適合される、ワイヤレスデバイス。 - 前記受信機に結合されたアンテナと、
前記アンテナに結合された送信機と、
前記プロセッサによってアクセス可能なランダムアクセスメモリと、
前記プロセッサに結合されたディスプレイコントローラと、
前記プロセッサに結合されたオーディオコーダ/デコーダ(コーデック)と
をさらに含む、請求項24に記載のワイヤレスデバイス。
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