KR101654118B1 - 컨텐츠 주소화 메모리의 전력 사용을 감소시키는 시스템 및 방법 - Google Patents

컨텐츠 주소화 메모리의 전력 사용을 감소시키는 시스템 및 방법 Download PDF

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Abstract

컨텐츠 주소화 메모리(102) 및 컨텐츠 주소화 메모리(102)에 커플링된 입력 레지스터(124)를 포함하는 시스템이 개시된다. 입력 레지스터(124)는 데이터 워드를 저장할 수 있고, 컨텐츠 주소화 메모리(102)는 데이터 워드가 컨텐츠 주소화 메모리에 존재하는지의 여부를 결정한다. 시스템은 또한 컨텐츠 주소화 메모리(102)의 적어도 일부에 전력을 선택적으로 제공하기 위해서 컨텐츠 주소화 메모리(102)에 커플링된 전력 제어 회로(130)를 포함한다. 시스템은 유효 데이터가 컨텐츠 주소화 메모리(102)의 적어도 일부에 존재하지 않을 때 컨텐츠 주소화 메모리(102)의 적어도 일부로의 전력을 선택적으로 감소시키기 위해서 전력 제어 회로(130)에 커플링된 전력 제어 로직(122)을 포함한다.

Description

컨텐츠 주소화 메모리의 전력 사용을 감소시키는 시스템 및 방법{SYSTEM AND METHOD OF REDUCING POWER USAGE OF A CONTENT ADDRESSABLE MEMORY}
본 개시는 일반적으로 컨텐츠 주소화 메모리(content addressable memory)의 전력 사용을 감소시키는 시스템 및 방법에 관한 것이다.
컨텐츠 주소화 메모리(CAM: Content Addressable Memory)는 고속 탐색에 사용되는 컴퓨터 메모리의 타입이다. 사용자가 메모리 주소를 제공하고 랜덤 액세스 메모리(RAM)가 그 주소에 저장된 데이터를 리턴하는 RAM과 달리, CAM은 사용자가 데이터 워드(data word)를 제공하고, 그 데이터 워드가 메모리 내 어디엔가에 저장되어 있는지의 여부를 알기 위해서 CAM이 그 전체 메모리를 탐색하도록 설계된다. 데이터 워드가 발견되는 경우, CAM은 워드가 발견되었던 하나 또는 둘 이상의 저장 주소들의 리스트를 리턴한다.
CAM은 단일 연산으로 그 전체 메모리를 탐색하도록 설계되기 때문에, CAM은 RAM보다 훨씬 더 빠를 수 있다. 탐색을 수행하고 매치를 검출하기 위해서, CAM은 자기 자신의 연관된 비교 회로들을 가질 수 있다. 비교 회로들은 셀에 저장된 비트와 입력 비트 사이의 매치를 검출할 수 있다. 추가적으로, 비교 회로들은 데이터 워드 매치를 검출하기 위해서 데이터 워드 내의 각각의 셀로부터의 출력들을 결합할 수 있다. 각각의 비교 회로는 각 클럭 사이클마다 활성 상태이기 때문에, 비교 회로들은 CAM에 의해 사용되는 전력량을 증가시킨다.
CAM에 의해 사용되는 전력량은, 특히 배터리에 의해 전력이 공급되는 휴대용 개인 컴퓨팅 디바이스들에서, 상당할 수 있다. CAM은 매 클럭 사이클마다 비교 회로들을 동작시키기 위한 전력을 요구하기 때문에, 휴대용 개인 컴퓨팅 디바이스는 더 많은 전력을 소비하며, 배터리가 디바이스에 전력을 공급할 수 있는 총 시간을 감소시킬 수 있다.
따라서, 컨텐츠 주소화 메모리의 전력 사용을 감소시키는 향상된 시스템 및 방법을 제공하는 것이 유리할 것이다.
특정 실시예에서, 컨텐츠 주소화 메모리 및 컨텐츠 주소화 메모리에 커플링된 입력 레지스터를 포함하는 시스템이 개시된다. 입력 레지스터는 데이터 워드를 저장할 수 있고, 컨텐츠 주소화 메모리는 데이터 워드가 컨텐츠 주소화 메모리에 존재하는지의 여부를 결정한다. 시스템은 또한 컨텐츠 주소화 메모리의 적어도 일부에 전력을 선택적으로 제공하기 위해서 컨텐츠 주소화 메모리에 커플링된 전력 제어 회로를 포함한다. 시스템은 또한 유효 데이터가 컨텐츠 주소화 메모리의 적어도 일부에 존재하지 않을 때 컨텐츠 주소화 메모리의 적어도 일부로의 전력을 선택적으로 감소시키기 위한, 전력 제어 회로에 커플링된 전력 제어 로직을 포함한다.
다른 특정 실시예에서, 방법은 컨텐츠 주소화 메모리에서 엔트리를 검색하기 위한 명령을 수신하는 단계를 포함한다. 방법은 또한, 유효 데이터가 컨텐츠 주소화 메모리의 적어도 일부에 존재하는 때를 결정하는 단계, 및 유효 데이터가 컨텐츠 주소화 메모리의 적어도 일부에 존재하지 않을 때 전력 관리 기법을 구현하는 단계를 포함한다.
또 다른 특정 실시예에서, 디바이스는 컨텐츠 주소화 메모리 및 컨텐츠 주소화 메모리에 커플링된 전력 제어 회로를 포함한다. 디바이스는 또한, 유효 데이터가 컨텐츠 주소화 메모리의 적어도 일부에 존재하는 때를 결정하고, 유효 데이터가 컨텐츠 주소화 메모리의 적어도 일부에 존재하지 않을 때 컨텐츠 주소화 메모리의 적어도 일부로의 전력을 선택적으로 감소시키기 위한 수단을 포함한다.
또 다른 특정 실시예에서, 무선 디바이스는 수신기 및 컨텐츠 주소화 메모리를 포함한다. 무선 디바이스는 또한, 수신기에 응답하고, 컨텐츠 주소화 메모리에 커플링된 프로세서를 포함한다. 프로세서는 제 1 레지스터 및 전력 제어 로직을 포함하고, 프로세서는 유효 데이터가 컨텐츠 주소화 메모리의 적어도 일부에 존재하지 않음을 결정한 이후, 컨텐츠 주소화 메모리의 적어도 일부로의 전력을 선택적으로 감소시키도록 적응된다.
설명되는 시스템들 및 방법들의 실시예들에 의해 제공되는 일 특정 이점은 CAM을 탐색할 때 전력이 절약될 수 있다는 점이다. 설명되는 시스템들 및 방법들의 다른 특정 이점은 CAM의 탐색 속도가 증가될 수 있다는 점이다.
본 개시의 다른 양상들, 이점들 및 특징들은 다음의 섹션들: 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용 및 특허청구범위를 포함하는 전체 명세서의 리뷰 이후 명백해질 것이다.
도 1은 컨텐츠 주소화 메모리의 전력 사용을 감소시키기 위한 시스템의 특정 실시예의 블록도이다.
도 2는 컨텐츠 주소화 메모리의 전력 사용을 감소시키기 위한 시스템의 다른 특정 실시예의 블록도이다.
도 3은 컨텐츠 주소화 메모리의 전력 사용을 감소시키는 방법의 특정 실시예의 흐름도이다.
도 4는, 도 1-도 3에 대하여 설명된 바와 같은, 컨텐츠 주소화 메모리의 전력 사용을 감소시키기 위한 디바이스를 이용하며 컨텐츠 주소화 메모리의 전력 사용을 감소시키기 위한 방법을 구현할 수 있는 휴대용 통신 디바이스의 예시적인 실시예이다.
도 1은 컨텐츠 주소화 메모리(102)의 전력 사용을 감소시키기 위한 시스템(100)의 특정 실시예의 블록도를 도시한다. 시스템(100)은 컨텐츠 주소화 메모리(CAM)(102)를 포함한다. CAM(102)은 데이터 셀들(104, 106, 108, 110)과 같은 다수의 데이터 셀들을 포함할 수 있다. 데이터 셀들(104, 106, 108, 110)은 단일 비트를 각각 포함할 수 있고, CAM(102)의 각각의 로우(row)는 데이터 워드를 구성할 수 있다. CAM(102) 내의 각각의 로우는 또한, 유효 비트(112)와 같은 유효 비트를 포함할 수 있다. 유효 비트는 대응하는 로우에 저장되는 데이터가 유효한지 또는 유효하지 않은지를 나타낼 수 있다. 특정 실시예에서, 유효 비트가 1과 동일할 때 대응하는 로우 내의 데이터는 유효하고, 유효 비트가 0과 동일할 때 대응하는 로우 내의 데이터는 유효하지 않다.
시스템(100)은 또한, CAM(102)의 로우들의 제 1 뱅크의 출력들에 커플링된 제 1 OR 게이트(114)를 포함한다. 로우들의 뱅크는 CAM(102)의 하나 또는 둘 이상의 로우들을 포함할 수 있고, 뱅크 내의 각각의 로우에 대한 하나의 출력이 존재할 수 있다. 도시되는 바와 같이, 로우들의 제 1 뱅크는 4개의 로우들을 포함할 수 있다. 추가적으로, 시스템(100)은 또한, 하나 또는 둘 이상의 로우들에 각각 커플링될 수 있는 제 2 OR 게이트(116), 제 3 OR 게이트(117) 및 제 4 OR 게이트(118)를 포함할 수 있다. 각각의 OR 게이트는 CAM(102)의 로우들의 상이한 뱅크에 대응할 수 있다. 특정 실시예에서, CAM(102)은 서른두(32)개의 로우들을 포함하고, CAM(102)에는 여덟(8)개의 OR 게이트들이 존재하는데, 각각의 OR 게이트는 4개의 로우들의 대응하는 뱅크에 커플링된다.
CAM(102)은 또한, 데이터 워드를 저장할 수 있는 입력 레지스터(124)에 커플링된 병렬 입력 라인들(103)을 포함할 수 있다. 입력 레지스터(124)는 제어기(120)에서 구현될 수 있다. 제어기(120)는 전력 제어 로직(122)을 포함할 수 있다. 전력 제어 로직(122)은 전력 제어 회로(130)에 커플링될 수 있다. 전력 제어 회로(130)는 전력 소스(132)에 커플링될 수 있다. 전력 제어 회로(130)는 제 1 전력 접속(134), 제 2 전력 접속(136), 제 3 전력 접속(138) 및 제 4 전력 접속(140) 중 하나 또는 둘 이상으로의 전력을 선택적으로 디스에이블하기 위한 다수의 스위치들을 포함할 수 있다. 각각의 전력 접속은 CAM(102)의 로우들의 특정 뱅크에 전력을 제공할 수 있다. 전력 제어 회로(130) 및 전력 제어 로직(122)은 로우들의 제 2 뱅크와는 독립적으로 로우들의 제 1 뱅크로의 전력을 선택적으로 감소시킬 수 있다.
동작 동안, 제어기(120)는 CAM(102)에서 엔트리를 검색하기 위한 명령을 수신할 수 있다. 제어기(120)는 데이터 워드로서 엔트리를 입력 레지스터(124)에 저장할 수 있다. 제어기(120)는 또한, 유효 데이터가 CAM(102)에 존재하는 때를 결정할 수 있다. 예를 들어, 제 1 OR 게이트(114)의 입력은 제 1 OR 게이트(114)에 대응하는 뱅크 내의 로우들 각각에 대한 유효 비트(112)를 수신할 수 있다. 제 1 OR 게이트(114)는 제어기(120)에 커플링된 출력(115)을 제공할 수 있다. 제 1 OR 게이트(114)에 대응하는 로우들 내의 유효 비트들(112) 중 임의의 것이 유효 데이터가 로우에 존재함을 표시하는 경우, 출력(115)은 유효 데이터가 제 1 OR 게이트(114)에 대응하는 로우들의 뱅크에 존재함을 표시할 것이다. 제 1 OR 게이트(114)에 대응하는 로우들 내의 유효 비트들(112) 중 어떠한 것도 유효 데이터가 로우에 존재함을 표시하지 않는 경우, 출력(115)은 유효 데이터가 제 1 OR 게이트(114)에 대응하는 로우들의 뱅크에 존재하지 않음을 표시할 것이다. 다른 특정 실시예에서, 제어기(120)는 쉐도우 레지스터(shadow register)에 저장된 유효 비트들의 복사본(copy)에 기초하여 유효 데이터가 CAM(102) 내의 뱅크에 존재하는 때를 결정할 수 있다. 쉐도우 레지스터는 제어기(120) 내부에 있을 수 있거나 또는 제어기(120)에 의해 액세스가능한 개별 메모리일 수 있다.
유효 데이터가 로우들의 뱅크에 존재하지 않을 때, 제어기(120)는 이러한 뱅크에 대하여 전력 관리 기법을 구현할 수 있다. 전력 관리 기법은 전력 제어 로직(122)을 통해 로우들의 뱅크로의 전력을 디스에이블하는 것을 포함할 수 있다. 전력 제어 로직(122)은 유효 데이터가 로우들의 뱅크에 존재하지 않을 때 로우들의 뱅크로의 전력을 감소시킬 수 있다. 전력 제어 로직(122)은 로우들의 뱅크로부터의 전력을 감소시키거나 또는 디스에이블하도록 전력 제어 회로(130)에 추가로 지시할 수 있다. 전력 제어 회로(130)는 로우들의 뱅크에 대한 풋 스위치(foot switch) 또는 헤드 스위치(head switch)를 디스에이블할 수 있다. 로우들의 뱅크는 CAM(102)의 단일 로우, 다수의 로우들, 또는 모든 로우들을 포함할 수 있다.
제어기(120)는 로우들의 뱅크들 중 임의의 것 또는 로우들의 뱅크들의 임의의 조합으로의 전력을 감소시키거나 또는 디스에이블할 수 있다. 어떠한 유효 데이터도 CAM(102)의 로우들 모두에 존재하지 않을 때, 제어기(120)는 입력 라인들(103)이 입력 레지스터(124)로부터 데이터 워드를 수신하지 않도록 입력 라인들(103)을 토글링(toggle)하지 않음으로써 CAM(102)의 전력 소비를 감소시킬 수 있다. 제어기(120)는 또한, CAM(102)의 클럭 신호 입력을 디스에이블할 수 있다.
유효 데이터가 CAM(102)에 존재할 때, 제어기(120)는 입력 레지스터(124)에 저장된 데이터 워드가 CAM(102)으로 전달되도록 병렬 입력 라인들(103)을 토글링할 수 있다. CAM(102)은 CAM(102)의 각각의 전력이 공급된 로우와 데이터 워드를 비교할 수 있다. 전력이 공급되지 않은 로우들은 데이터 워드와 비교되지 않을 수 있다.
특정 실시예에서, 제어기(120)는 유효 데이터를 가지는 CAM(102)의 로우를 CAM(102)의 제 1 뱅크로부터 CAM(102)의 제 2 뱅크로 선택적으로 이동시킬 수 있다. 이후, 제어기(120)는 어떠한 유효 데이터도 제 1 뱅크에 존재하지 않을 때 CAM(102)의 제 1 뱅크로의 전력을 감소시킬 수 있는 반면, CAM(102)의 제 2 뱅크로의 전력을 허용한다.
도 2는 컨텐츠 주소화 메모리(CAM)(202)의 전력 사용을 감소시키기 위한 시스템(200)의 다른 실시예의 블록도를 도시한다. CAM(202)은 제어기(204) 및 랜덤 액세스 메모리(222)에 커플링될 수 있다. CAM(202)은 또한, 클럭 제어 회로(216) 및 전력 제어 회로(218)에 커플링될 수 있다. 클럭 제어 회로(216)는 또한 클럭 제어 로직(208)에 커플링될 수 있다. 클럭 제어 로직(208)은 제어기(204)에 통합될 수 있거나 또는 개별 로직 컴포넌트들을 사용하여 구현될 수 있다. 전력 제어 회로(218)는 전력 소스(220) 및 전력 제어 로직(206)에 커플링될 수 있다. 전력 제어 로직(206)은 제어기(204)에 통합될 수 있거나 또는 개별 로직 컴포넌트들을 사용하여 구현될 수 있다. 제어기(204)는 입력 레지스터(210)를 포함할 수 있다.
동작 동안, 제어기(204)는 입력 레지스터(210)에 데이터 워드를 저장할 수 있다. 제어기(204)는 유효 데이터가 CAM(202)에 존재하는 경우 입력(214)을 통해 CAM(202)으로부터의 표시를 수신할 수 있다. 표시는 대응하는 뱅크 내의 유효 비트가 세팅되었는지의 여부를 표시하는 하나 또는 둘 이상의 신호들을 포함할 수 있다. 뱅크는 CAM(202)의 단일 로우, 다수의 로우들, 또는 모든 로우들일 수 있다. 특정 실시예에서, 다수의 뱅크들이 존재하는데, 각각은 CAM(202) 내의 다수의 로우들을 가진다. CAM(202)의 각각의 뱅크는 대응하는 뱅크 내의 각각의 로우에 대한 하나의 유효 비트를 가질 수 있다. 유효 비트는 유효 데이터가 대응하는 로우에 존재하는지의 여부를 표시할 수 있다. 뱅크 내의 임의의 유효 비트가 뱅크 내에 유효 데이터가 존재함을 표시하는 경우, 입력(214)에 전송된 대응하는 신호는 유효 데이터가 그 뱅크에 존재함을 표시할 것이다.
유효 데이터가 뱅크에 존재하지 않을 때, 제어기(204)는 전력 관리 기법을 구현할 수 있다. 전력 관리 기법은 전력 제어 로직(206)을 통해 뱅크로의 전력을 디스에이블하는 것을 포함할 수 있다. 전력 제어 로직(206)은 유효 데이터를 가지지 않는 뱅크로의 전력을 감소시키거나 또는 디스에이블하도록 전력 제어 회로(218)에 지시할 수 있다. 전력 제어 회로(218)는 뱅크에 대한 풋 스위치 또는 헤드 스위치를 디스에이블할 수 있다.
제어기(204)는 다수의 뱅크들 중 임의의 것 또는 다수의 뱅크들의 임의의 조합에 대한 전력을 감소시키거나 또는 디스에이블할 수 있다. 유효 데이터가 CAM(202)의 뱅크들 중 임의의 것에 존재하지 않을 때, 제어기(204)는 탐색을 위해서 입력 레지스터(210)에 저장된 데이터 워드가 CAM(202)에 전송되지 못하게 함으로써 CAM(202)의 전력 소비를 감소시킬 수 있다.
제어기(204)는 CAM(202)의 클럭 신호 입력을 디스에이블함으로써 CAM(202)의 전력 소비를 감소시킬 수 있다. 클럭 제어 로직(208)은 유효 데이터가 뱅크에 존재하지 않을 때 클럭 제어 회로(216)를 통해 뱅크로의 클럭 신호 입력을 디스에이블할 수 있다.
유효 데이터가 CAM(202)에 존재할 때, 제어기(204)는 입력 레지스터(210)에 저장된 데이터 워드를 출력(212)을 통해 CAM(202)에 전송할 수 있다. CAM(202)은 데이터 워드에 대하여 탐색될 수 있다. CAM(202)은 그 전력이 감소되거나 또는 디스에이블되지 않은 CAM(202)의 각각의 뱅크의 각각의 로우와 데이터 워드를 비교할 수 있다. 감소된 전력 또는 디스에이블된 전력을 가지는 로우들은 데이터 워드와 비교되지 않을 수 있다.
CAM(202) 내의 로우가 입력 레지스터(210)로부터의 데이터 워드와 매치할 때, 매치는 RAM(222)의 주소 위치가 CAM(202)에 존재함을 표시할 수 있다. 이후, 제어기(204)는 RAM(222)의 주소 위치로부터 데이터를 리트리브(retrieve)할 수 있다. CAM(202)의 뱅크 내에 유효 데이터가 존재하며 CAM(202)이 데이터 워드와의 매치를 발견하지 못할 때, CAM(202)은 미발견(not found) 메시지를 제어기(204)에 리턴한다.
도 3은 컨텐츠 주소화 메모리의 전력 사용을 감소시키는 방법(300)의 특정 실시예의 흐름도를 도시한다. 302에서, 방법(300)은 컨텐츠 주소화 메모리(CAM)에서 엔트리를 검색하기 위한 명령을 수신하는 단계를 포함한다. CAM은 다수의 뱅크들을 포함할 수 있는데, 각각의 뱅크는 데이터 워드들을 저장하기 위한 다수의 로우들을 가진다.
304에서, 방법(300)은 또한 유효 데이터가 컨텐츠 주소화 메모리의 적어도 일부에 존재하는 때를 결정하는 단계를 포함한다. 컨텐츠 주소화 메모리의 일부는 CAM의 단일 로우, 다수의 로우들 또는 모든 로우들을 포함할 수 있다. 특정 실시예에서, 유효 데이터가 존재하는 때를 결정하는 것은 유효 데이터 비트의 평가에 기초할 수 있다. CAM은 CAM의 각각의 로우에 대한 유효 데이터 비트를 포함할 수 있다. 다른 특정 실시예에서, 대응하는 유효 데이터 비트가 1과 동일할 때 유효 데이터는 로우에 존재하고, 대응하는 유효 데이터 비트가 0과 동일할 때 유효 데이터는 로우 내에 존재하지 않는다.
306에서, 방법(300)은 유효 데이터가 컨텐츠 주소화 메모리의 적어도 일부에 존재하지 않을 때 전력 관리 기법을 구현하는 단계를 더 포함한다. 전력 관리 기법은 컨텐츠 주소화 메모리의 적어도 일부로의 전력을 디스에이블하는 것을 포함할 수 있다. 전력 관리 기법은 또한 컨텐츠 주소화 메모리의 적어도 일부로의 클럭 신호를 디스에이블하는 것을 포함할 수 있다. 전력 관리 기법은 컨텐츠 주소화 메모리의 적어도 일부에 대한 풋 스위치 또는 헤드 스위치를 디스에이블하는 것을 더 포함할 수 있다. 전력 관리 기법은 또한, 유효 데이터가 CAM에 존재하지 않을 때 CAM으로의 탐색 입력을 허용하지 않는 것을 포함할 수 있다. 308에서, 방법은 유효 데이터가 CAM의 적어도 일부에 존재할 때 CAM 검색을 수행하는 것을 더 포함할 수 있다.
도 4는, 도 1-도 3에 대하여 설명된 바와 같은, 컨텐츠 주소화 메모리(CAM)의 전력 사용을 감소시키기 위한 시스템 및 CAM의 전력 사용을 감소시키는 방법을 이용할 수 있는 휴대용 통신 디바이스의 예시적이고 비제한적인 실시예를 도시하며, 이는 일반적으로 400으로 표기된다. 휴대용 통신 디바이스(400)는 입력 레지스터(418), 클럭 제어 로직(416) 및 전력 제어 로직(414)을 가지는 디지털 신호 프로세서(410)와 같은 프로세서를 포함하는 온-칩 시스템(422)을 포함한다. 도 4는 또한 디지털 신호 프로세서(410) 및 디스플레이(428)에 커플링될 수 있는 디스플레이 제어기(426)를 도시한다. 더욱이, 키보드 또는 선택 디바이스와 같은 입력 디바이스(430)는 디지털 신호 프로세서(410)에 커플링될 수 있다. 추가적으로, 컨텐츠 주소화 메모리(CAM)(412) 및 메모리(432)는 디지털 신호 프로세서(410)에 커플링된다. 코더/디코더(CODEC)(434)는 또한 디지털 신호 프로세서(410)에 커플링될 수 있다. 스피커(436) 및 마이크로폰(438)은 CODEC(434)에 커플링될 수 있다.
도 4는 또한 무선 제어기(440)가 디지털 신호 프로세서(410) 및 무선 안테나(442)에 커플링될 수 있음을 표시한다. 특정 실시예에서, 전원 공급기(444)는 온-칩 시스템(422)에 커플링된다. 특정 실시예에서, 도 4에 도시되는 바와 같이, 디스플레이(428), 입력 디바이스(430), 스피커(436), 마이크로폰(438), 무선 안테나(442) 및 전원 공급기(444)는 온-칩 시스템(422)의 외부에 있다. 그러나, 각각은 온-칩 시스템(422)의 컴포넌트에 커플링된다.
특정한 예시적인 실시예에서, 입력 레지스터(418)는 CAM(412)에서 탐색할 데이터 워드를 수신할 수 있다. DSP(410)는 유효 데이터가 CAM(412)의 적어도 일부에 존재하는 때를 결정할 수 있다. 전력 제어 로직(414)은 유효 데이터가 CAM(412)의 적어도 일부에 존재하지 않을 때 전력 관리 기법을 구현할 수 있다. 전력 제어 로직(414)은 CAM(412)의 하나 또는 둘 이상의 부분들로의 전력을 감소시키거나 또는 디스에이블할 수 있다. 클럭 제어 로직(416)은 어떠한 유효 데이터도 CAM(412)에 존재하지 않을 때 CAM(412)으로의 클럭 신호를 디스에이블할 수 있다. 또한, DSP(418)는 어떠한 유효 데이터도 CAM(412)에 존재하지 않을 때 데이터 워드에 대한 CAM(412)의 탐색을 시작하지 않을 수 있다.
당업자들은 본 명세서에 개시되는 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 이 둘의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환가능성을 명백하게 예시하기 위해서, 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능에 관하여 위에서 설명되었다. 이러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 전체 시스템 상에 부과되는 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 각각의 특정 애플리케이션에 대하여 다양한 방식들로 설명된 기능을 구현할 수 있지만, 이러한 구현 결정들은 본 개시의 범위를 벗어나게 하는 것으로 해석되어서는 안 된다.
본 명세서에 개시된 실시예들과 관련하여 설명된 알고리즘 또는 방법의 단계들은 직접 하드웨어로 구현되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, PROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 이동식(removable) 디스크, CD-ROM 또는 당해 기술에서 공지된 임의의 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 개별 컴포넌트들로서 존재할 수 있다.
개시된 실시예들에 대한 이전 설명은 임의의 당업자가 개시된 실시예들을 실시하거나 또는 이용할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변경들은 당업자들에게 용이하게 명백할 것이고, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 사상 또는 범위를 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 도시된 실시예들에 제한되도록 의도된 것이 아니라, 다음의 청구항들에 의해 정의되는 바와 같은 원리들 및 신규한 특징들과 일치하는 가능한 가장 넓은 범위를 따를 것이다.

Claims (25)

  1. 방법으로서,
    다수의 로우(row)들을 포함하는 컨텐츠 주소화 메모리에서 엔트리를 검색하기 위한 명령을 수신하는 단계;
    제어기에서, 상기 다수의 로우들 중 적어도 2개의 로우들을 포함하는 특정 세트의 로우들을 나타내는 1-비트 입력을 수신함으로써, 상기 제어기에서, 상기 특정 세트의 로우들에 유효 데이터가 존재하는지 여부를 결정하는 단계 ― 상기 1-비트 입력은 유효 데이터 비트들에 기초하여 형성되고, 그리고 상기 유효 데이터 비트들 각각은 상기 특정 세트의 로우들 중 대응하는 로우에 유효 데이터가 존재하는지 여부를 표시함 ―;
    상기 1-비트 입력이 상기 특정 세트의 로우들에 유효 데이터가 존재하지 않는다고 표시할 때, 전력 관리 기법을 구현하는 단계 ― 상기 전력 관리 기법을 구현하는 단계는, 유효 데이터를 갖지 않는 상기 특정 세트의 로우들로의 클럭 신호를 디스에이블(disable)함으로써 상기 특정 세트의 로우들을 디스에이블하는 단계를 포함함 ―; 및
    상기 1-비트 입력이 상기 특정 세트의 로우들에 유효 데이터가 존재한다고 표시할 때, 유효 데이터를 갖는 상기 특정 세트의 로우들 내의 로우를 다른 세트의 로우들로 선택적으로 이동시키는 단계를 포함하는,
    방법.
  2. 제 1 항에 있어서,
    상기 전력 관리 기법은, 유효 데이터를 갖지 않는 상기 특정 세트의 로우들로의 전력을 디스에이블하는 것을 포함하는,
    방법.
  3. 삭제
  4. 삭제
  5. 제 2 항에 있어서,
    상기 컨텐츠 주소화 메모리 내에 유효 데이터가 존재하지 않을 때,
    상기 전력 관리 기법은, 상기 컨텐츠 주소화 메모리 모두로의 전력을 디스에이블하는 것을 더 포함하는,
    방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 컨텐츠 주소화 메모리는, 상기 컨텐츠 주소화 메모리의 각각의 로우에 대한 유효 데이터 비트를 포함하는,
    방법.
  11. 제 10 항에 있어서,
    대응하는 유효 데이터 비트가 1과 동일할 때 상기 컨텐츠 주소화 메모리의 로우에 유효 데이터가 존재하고, 그리고
    상기 대응하는 유효 데이터 비트가 0과 동일할 때 상기 로우에 유효 데이터가 존재하지 않는,
    방법.
  12. 제 10 항에 있어서,
    상기 유효 데이터 비트들은, 쉐도우 레지스터(shadow register)에 저장되는,
    방법.
  13. 제 1 항에 있어서,
    상기 컨텐츠 주소화 메모리에 유효 데이터가 존재하지 않을 때, 상기 컨텐츠 주소화 메모리로의 탐색 입력을 허용하지 않는 단계를 더 포함하는,
    방법.
  14. 시스템으로서,
    다수의 로우들을 포함하는 컨텐츠 주소화 메모리;
    데이터 워드를 저장하도록 구성되는 입력 레지스터 ― 상기 컨텐츠 주소화 메모리는 상기 데이터 워드가 상기 컨텐츠 주소화 메모리에 존재하는지를 결정하도록 구성됨 ― ;
    상기 컨텐츠 주소화 메모리에 연결되는 제어기 ― 상기 제어기는 상기 다수의 로우들 중 적어도 2개의 로우들을 포함하는 제 1 세트의 로우들을 나타내는 1-비트 입력을 상기 제어기에서 수신함으로써, 상기 제 1 세트의 로우들에 유효 데이터가 존재하는지 여부를 결정하도록 구성되고, 상기 1-비트 입력은 유효 데이터 비트들에 기초하여 형성되고, 그리고 상기 유효 데이터 비트들 각각은 상기 제 1 세트의 로우들의 로우에 유효 데이터가 존재하는지 여부를 표시함 ―;
    상기 컨텐츠 주소화 메모리에 연결되고, 상기 제 1 세트의 로우들에 전력을 선택적으로 제공하도록 구성되는 전력 제어 회로;
    상기 전력 제어 회로에 연결되고, 상기 1-비트 입력이 상기 제 1 세트의 로우들이 유효 데이터를 갖지 않는다고 표시할 때 상기 제 1 세트의 로우들을 디스에이블하도록 구성되는 전력 제어 논리부; 및
    상기 제어기에 연결되고, 클럭 신호를 선택적으로 제어하도록 구성되는 클럭 제어 회로를 포함하고,
    상기 제어기는, 상기 제 1 세트의 로우들이 유효 데이터를 갖지 않을 때 상기 제 1 세트의 로우들로의 상기 클럭 신호를 디스에이블하고, 그리고 상기 제 1 세트의 로우들이 유효 데이터를 가질 때, 유효 데이터를 갖는 상기 제 1 세트의 로우들 내의 로우를 제 2 세트의 로우들로 선택적으로 이동시키도록 구성되는,
    시스템.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 컨텐츠 주소화 메모리는, 둘 또는 그보다 많은 세트의 로우들로 분할되고, 각 세트의 로우들은 적어도 2개의 로우들을 포함하고, 그리고
    상기 전력 제어 회로는, 제 2 1-비트 입력이 제 2 세트의 로우들이 유효 데이터를 갖지 않는다고 표시하고 그리고 제 3 1-비트 입력이 제 3 세트의 로우들이 유효 데이터를 갖는다고 표시할 때, 상기 제 3 세트의 로우들과 독립적인 상기 제 2 세트의 로우들의 전력을 선택적으로 감소시키도록 구성되는,
    시스템.
  17. 삭제
  18. 제 14 항에 있어서,
    상기 제어기는 상기 컨텐츠 주소화 메모리, 상기 입력 레지스터 및 상기 전력 제어 논리부에 연결되고,
    상기 제어기는, 상기 다수의 로우들 중 제 2 세트의 로우들에 유효 데이터가 존재하는지 여부를 결정하도록 구성되고, 그리고
    상기 전력 제어 회로는, 상기 제 2 세트의 로우들에 유효 데이터가 존재하지 않을 때 상기 제 2 세트의 로우들로의 전력을 선택적으로 감소시키도록 구성되는,
    시스템.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 제어기는, 상기 컨텐츠 주소화 메모리에 어떠한 유효 데이터도 존재하지 않을 때, 상기 주소화 메모리로의 클럭 입력을 디스에이블하거나, 상기 컨텐츠 주소화 메모리로의 탐색 입력을 제공하지 않거나, 또는 상기 컨텐츠 주소화 메모리로의 전력을 감소시키도록 구성되는,
    시스템.
  21. 제 18 항에 있어서,
    상기 제어기는,
    상기 컨텐츠 주소화 메모리의 유효 데이터의 로우를 상기 컨텐츠 주소화 메모리의 제 3 세트의 로우들로부터 상기 컨텐츠 주소화 메모리의 제 4 세트의 로우들로 선택적으로 이동시키고; 그리고
    상기 제 3 세트의 로우들에 어떠한 유효 데이터도 존재하지 않을 때, 상기 제 3 세트의 로우들로의 전력을 감소시키도록 구성되는,
    시스템.
  22. 제 14 항에 있어서,
    상기 컨텐츠 주소화 메모리에 연결되는 랜덤 액세스 메모리를 더 포함하고,
    상기 랜덤 액세스 메모리는, 주소화 데이터 저장 위치들을 갖고, 그리고
    상기 컨텐츠 주소화 메모리는, 상기 주소화 데이터 저장 위치들에 대한 주소들을 저장하도록 구성되는,
    시스템.
  23. 디바이스로서,
    다수의 로우들을 포함하는 컨텐츠 주소화 메모리;
    상기 컨텐츠 주소화 메모리에 연결되는 전력 제어 회로;
    상기 다수의 로우들 중 적어도 2개의 로우들을 포함하는 특정 세트의 로우들을 나타내는 1-비트 입력을 수신함으로써 상기 특정 세트의 로우들에 유효 데이터가 존재하는지 여부를 결정하기 위한 수단 ― 상기 1-비트 입력은 유효 데이터 비트들에 기초하여 형성되고, 그리고 상기 유효 데이터 비트들 각각은 상기 특정 세트의 로우들 중 대응하는 로우에 유효 데이터가 존재하는지 여부를 표시함 ―;
    상기 1-비트 입력이 상기 특정 세트의 로우들이 유효 데이터를 갖지 않는다고 표시할 때, 상기 특정 세트의 로우들로의 클럭 신호를 디스에이블함으로써 상기 특정 세트의 로우들을 디스에이블하기 위한 수단; 및
    상기 1-비트 입력이 상기 특정 세트의 로우들이 유효 데이터를 갖는다고 표시할 때, 유효 데이터를 갖는 상기 특정 세트의 로우들 내의 로우를 다른 세트의 로우들로 선택적으로 이동시키기 위한 수단을 포함하는,
    디바이스.
  24. 무선 디바이스로서,
    수신기;
    다수의 로우들을 포함하는 컨텐츠 주소화 메모리; 및
    상기 수신기에 응답하고, 상기 컨텐츠 주소화 메모리에 연결되는 프로세서를 포함하고, 상기 프로세서는 제 1 레지스터 및 전력 제어 로직부를 포함하고,
    상기 프로세서는, 상기 다수의 로우들 중 적어도 2개의 로우들을 포함하는 특정 세트의 로우들을 나타내는 1-비트 입력을 상기 프로세서에서 수신함으로써 상기 특정 세트의 로우들에 유효 데이터가 존재하지 않는다고 결정한 이후에, 상기 특정 세트의 로우들로의 클럭 신호를 디스에이블함으로써 상기 특정 세트의 로우들을 디스에이블시키도록 구성되고,
    상기 1-비트 입력은 유효 데이터 비트들에 기초하여 형성되고, 그리고 상기 유효 데이터 비트들 각각은 상기 특정 세트의 로우들 중 대응하는 로우에 유효 데이터가 존재하는지 여부를 표시하고, 그리고
    상기 프로세서는, 상기 특정 세트의 로우들에 유효 데이터가 존재한다고 결정한 이후에, 유효 데이터를 갖는 상기 특정 세트의 로우들 내의 로우를 다른 세트의 로우들로 선택적으로 이동시키도록 추가로 구성되는,
    무선 디바이스.
  25. 제 24 항에 있어서,
    상기 수신기에 연결되는 안테나;
    상기 안테나에 연결되는 송신기;
    상기 프로세서에 의해 액세스 가능한 랜덤 액세스 메모리;
    상기 프로세서에 연결되는 디스플레이 제어기; 및
    상기 프로세서에 연결되는 오디오 코더/디코더(CODEC)를 더 포함하는,
    무선 디바이스.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214231B2 (en) * 2013-01-31 2015-12-15 Hewlett-Packard Development Company, L.P. Crossbar memory to provide content addressable functionality
US20150279463A1 (en) * 2014-03-31 2015-10-01 Dell Products, L.P. Adjustable non-volatile memory regions of dram-based memory module
JP2017097940A (ja) * 2015-11-26 2017-06-01 ルネサスエレクトロニクス株式会社 半導体装置
JP6659486B2 (ja) 2016-07-20 2020-03-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2019008845A (ja) * 2017-06-22 2019-01-17 ルネサスエレクトロニクス株式会社 半導体装置
US11347514B2 (en) * 2019-02-15 2022-05-31 Apple Inc. Content-addressable memory filtering based on microarchitectural state
US11017857B2 (en) * 2019-07-15 2021-05-25 Micron Technology, Inc. Ranged content-addressable memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355169B1 (ko) 1998-11-04 2002-10-09 인터내셔널 비지네스 머신즈 코포레이션 연상 메모리 및 연상 메모리의 데이타 검색 방법
JP2003045189A (ja) 2001-07-31 2003-02-14 Fujitsu Ltd 半導体メモリ
WO2004104841A1 (ja) 2003-05-21 2004-12-02 Fujitsu Limited アドレス変換バッファの電力制御方法及びその装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4246812B2 (ja) * 1997-06-12 2009-04-02 パナソニック株式会社 半導体回路及びその制御方法
US6341327B1 (en) 1998-08-13 2002-01-22 Intel Corporation Content addressable memory addressable by redundant form input
JP3478749B2 (ja) 1999-02-05 2003-12-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 連想メモリ（ｃａｍ）のワードマッチラインのプリチャージ回路および方法
JP2001023380A (ja) * 1999-07-12 2001-01-26 Kawasaki Steel Corp 連想メモリ
JP2001167585A (ja) 1999-12-09 2001-06-22 Toshiba Corp 連想記憶装置
JP2002124088A (ja) * 2000-10-13 2002-04-26 Kawasaki Microelectronics Kk 連想メモリ装置およびそのメモリデータ移動方法
US7401180B1 (en) * 2001-12-27 2008-07-15 Netlogic Microsystems, Inc. Content addressable memory (CAM) device having selectable access and method therefor
US7100013B1 (en) * 2002-08-30 2006-08-29 Nvidia Corporation Method and apparatus for partial memory power shutoff
JP2004164395A (ja) 2002-11-14 2004-06-10 Renesas Technology Corp アドレス変換装置
US20040128574A1 (en) * 2002-12-31 2004-07-01 Franco Ricci Reducing integrated circuit power consumption
JP2005011434A (ja) * 2003-06-19 2005-01-13 Mitsubishi Electric Corp ダイナミックメモリ制御装置及びこれを用いた携帯端末
JP2006040089A (ja) * 2004-07-29 2006-02-09 Fujitsu Ltd セカンドキャッシュ駆動制御回路、セカンドキャッシュ、ｒａｍ、及びセカンドキャッシュ駆動制御方法
US20080005516A1 (en) * 2006-06-30 2008-01-03 Meinschein Robert J Memory power management through high-speed intra-memory data transfer and dynamic memory address remapping
US7616468B2 (en) 2006-08-04 2009-11-10 Qualcomm Incorporated Method and apparatus for reducing power consumption in a content addressable memory
KR100911189B1 (ko) * 2007-06-11 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 클럭 제어 회로
JP2010108381A (ja) * 2008-10-31 2010-05-13 Fujitsu Ltd 集積回路、集積回路の制御方法および半導体デバイス
JP5190542B2 (ja) 2009-09-02 2013-04-24 パナソニック株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355169B1 (ko) 1998-11-04 2002-10-09 인터내셔널 비지네스 머신즈 코포레이션 연상 메모리 및 연상 메모리의 데이타 검색 방법
JP2003045189A (ja) 2001-07-31 2003-02-14 Fujitsu Ltd 半導体メモリ
WO2004104841A1 (ja) 2003-05-21 2004-12-02 Fujitsu Limited アドレス変換バッファの電力制御方法及びその装置

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