JP6081546B2 - 連想メモリの電力使用量を低減するシステムおよび方法 - Google Patents

連想メモリの電力使用量を低減するシステムおよび方法 Download PDF

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Description

本開示は全般に、連想メモリの電力使用量を低減するシステムおよび方法に関する。
連想メモリ(CAM)は、高速な検索のために使われる種類のコンピュータメモリである。ランダムアクセスメモリ(RAM)のように、ユーザがメモリアドレスを提供しRAMがそのアドレスに記憶されているデータを返すのではなく、CAMは、ユーザがデータワードを提供し、CAMがメモリ全体を検索してそのデータワードがメモリ中のどこかに記憶されているかどうかを確認するように、設計される。データワードが発見されると、CAMは、ワードが発見された1つまたは複数の記憶アドレスのリストを返す。
CAMは単一の動作でメモリ全体を検索するように設計されるので、RAMよりもはるかに高速であり得る。検索を実行し一致を検出するために、CAMは、固有の関連する比較回路を有し得る。比較回路は、セル中の記憶されたビットと入力ビットとの一致を検出することができる。加えて、比較回路は、各セルからの出力をデータワードへと組み合わせて、データワードの一致を検出することができる。すべての比較回路がすべてのクロックサイクルにおいてアクティブなので、比較回路は、CAMが使用する電力の量を増やす。
CAMが使う電力の量は、特に、電池で駆動される携帯型のパーソナルコンピューティングデバイスでは、重要であり得る。CAMは、すべてのクロックサイクルで比較回路を動作させるために電力を必要とするので、携帯型のパーソナルコンピューティングデバイスはより多くの電力を消費することがあり、電池がデバイスを駆動できる時間が短くなり得る。
したがって、連想メモリの電力使用量を低減する、改善されたシステムおよび方法を提供することが有利であろう。
ある特定の実施形態では、連想メモリと、連想メモリに結合された入力レジスタとを含む、システムが開示される。入力レジスタは、データワードを記憶することができ、連想メモリは、データワードが連想メモリ内に存在するかどうかを判定する。システムはまた、連想メモリの少なくとも一部に電力を選択的に供給するための、連想メモリに結合された電力制御回路を含む。システムはまた、連想メモリの少なくとも一部に有効なデータが存在しない場合に、連想メモリの少なくとも一部への電力を選択的に低減するための、電力制御回路に結合された電力制御論理回路を含む。
別の特定の実施形態では、方法は、連想メモリの中のエントリを検索するための命令を受け取るステップを含む。方法はまた、連想メモリの少なくとも一部にいつ有効なデータが存在するかを判定するステップと、連想メモリの少なくとも一部に有効なデータが存在しない場合に、電力管理技法を実施するステップとを含む。
さらに別の特定の実施形態では、デバイスは、連想メモリと、連想メモリに結合された電力制御回路とを含む。デバイスはまた、連想メモリの少なくとも一部にいつ有効なデータが存在するかを判定し、連想メモリの少なくとも一部に有効なデータが存在しない場合に、連想メモリの少なくとも一部への電力を選択的に低減するための手段を含む。
さらに別の特定の実施形態では、ワイヤレスデバイスは、受信機と連想メモリとを含む。ワイヤレスデバイスはまた、受信機に応答し連想メモリに結合された、プロセッサを含む。プロセッサは、第1のレジスタと電力制御論理回路とを含み、プロセッサは、連想メモリの少なくとも一部に有効なデータが存在しないと判定した後、連想メモリの少なくとも一部への電力を選択的に低減するように適合される。
説明されるシステムおよび方法の実施形態によってもたらされる1つの具体的な利点は、CAMを検索する時に電力を節減できることである。説明されるシステムおよび方法の別の具体的な利点は、CAMの検索速度を向上させられることである。
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後、明らかになろう。
連想メモリの電力使用量を低減するためのシステムの、ある特定の実施形態のブロック図である。 連想メモリの電力使用量を低減するためのシステムの、別の特定の実施形態のブロック図である。 連想メモリの電力使用量を低減する方法の、ある特定の実施形態の流れ図である。 図1〜図3で説明されるような、連想メモリの電力使用量を低減するためのデバイスを利用でき、連想メモリの電力使用量を低減するための方法を実施できる、携帯型の通信デバイスの例示的な実施形態である。
図1は、連想メモリ102の電力使用量を低減するためのシステム100の、ある特定の実施形態のブロック図を示す。システム100は、連想メモリ(CAM)102を含む。CAM 102は、データセル104、106、108、および110のような、複数のデータセルを含み得る。データセル104、106、108、および110は各々、単一のビットを格納することができ、CAM 102の各行は、データワードを構成し得る。CAM 102中の各行はまた、有効ビット112のような有効ビットを含み得る。有効ビットは、対応する行に記憶されるデータが有効かどうかを、示すことができる。特定の実施形態では、有効ビットが1に等しい場合、対応する行のデータは有効であり、有効ビットが0に等しい場合、対応する行のデータは無効である。
システム100はまた、CAM 102の行の第1のバンクの出力に結合された、第1のORゲート114を含む。行のバンクは、CAM 102の1つまたは複数の行を含んでよく、バンク中の各行に対して、1つの出力が存在し得る。図示されるように、行の第1のバンクは4つの行を含み得る。加えて、システム100はまた、各々が1つまたは複数の行と結合され得る、第2のORゲート116、第3のORゲート117、および第4のORゲート118を含み得る。各ORゲートは、CAM 102の行の異なるバンクに対応し得る。ある特定の実施形態では、CAM 102は32行を含み、8個のORゲートが存在し、各ORゲートは対応する4行のバンクに結合される。
CAM 102はまた、データワードを記憶できる入力レジスタ124に結合された、並列の入力線103を含み得る。入力レジスタ124は、コントローラ120の中に実装され得る。コントローラ120は、電力制御論理回路122を含み得る。電力制御論理回路122は、電力制御回路130に結合され得る。電力制御回路130は、電源132に結合され得る。電力制御回路130は、第1の電力接続134、第2の電力接続136、第3の電力接続138、および第4の電力接続140の1つまたは複数への電力を選択的に遮断するための、複数のスイッチを含み得る。各電力接続は、CAM 102の行の特定のバンクへ電力を供給することができる。電力制御回路130および電力制御論理回路122は、行の第2のバンクとは独立に、行の第1のバンクへの電力を選択的に低減することができる。
動作中、コントローラ120は、CAM 102中のエントリを検索するための命令を受け取ることができる。コントローラ120は、そのエントリを、入力レジスタ124にデータワードとして記憶することができる。コントローラ120はまた、CAM 102の中に有効なデータがいつ存在するかを判定することができる。たとえば、第1のORゲート114の入力は、第1のORゲート114に対応するバンク中の各々の行の、有効ビット112を受け取ることができる。第1のORゲート114は、コントローラ120に結合される出力115を提供することができる。第1のORゲート114に対応する行の中の有効ビット112のいずれかが、有効なデータがその行の中に存在することを示す場合、出力115は、第1のORゲート114に対応する行のバンクの中に有効なデータが存在することを、示す。第1のORゲート114に対応する行の中の有効ビット112のいずれも、有効なデータがその行の中に存在することを示さない場合、出力115は、第1のORゲート114に対応する行のバンクの中に有効なデータが存在しないことを、示す。別の特定の実施形態では、コントローラ120は、シャドーレジスタに記憶された有効ビットのコピーに基づいて、有効なデータがCAM 102中のバンクにいつ存在するかを判定することができる。シャドーレジスタは、コントローラ120の内部にあってもよく、または、コントローラ120がアクセス可能な別個のメモリであってもよい。
有効なデータが行のバンクに存在しない場合、コントローラ120は、そのようなバンクのために電力管理技法を実施することができる。電力管理技法は、電力制御論理回路122を介して、その行のバンクへの電力を遮断することを含み得る。有効なデータが行のバンクに存在しない場合、電力制御論理回路122は、その行のバンクへの電力を低減することができる。電力制御論理回路122はさらに、その行のバンクへの電力を低減または遮断するように、電力制御回路130に指示することができる。電力制御回路130は、その行のバンクへのフットスイッチまたはヘッドスイッチを無効にすることができる。その行のバンクは、単一の行、複数の行、またはCAM 102のすべての行を含み得る。
コントローラ120は、行のバンクのいずれか、または行のバンクの任意の組合せへの電力を、低減または遮断することができる。CAM 102の行のすべてに有効なデータが存在しない場合、コントローラ120は、入力線103が入力レジスタ124からデータワードを受け取らないように、入力線103を切り替えないようにすることによって、CAM 102の電力消費を低減することができる。コントローラ120はまた、CAM 102のクロック信号入力を無効にすることができる。
有効なデータがCAM 102に存在する場合、コントローラ120は、入力レジスタ124に記憶されたデータワードがCAM 102に渡されるように、並列な入力線103を切り替えることができる。CAM 102は、データワードを、CAM 102の各電力供給されている行と比較することができる。電力供給されていない行は、データワードと比較されなくてよい。
ある特定の実施形態では、コントローラ120は、有効なデータを有するCAM 102の行を、CAM 102の第1のバンクからCAM 102の第2のバンクへ選択的に移すことができる。そして、コントローラ120は、第1のバンクに有効なデータが存在しない場合、CAM 102の第2のバンクへ電力を供給しつつ、CAM 102の第1のバンクへの電力を低減することができる。
図2は、連想メモリ(CAM)202の電力使用量を低減するためのシステム200の、別の実施形態のブロック図を示す。CAM 202は、コントローラ204およびランダムアクセスメモリ222に結合され得る。CAM 202は、クロック制御回路216および電力制御回路218にも結合され得る。クロック制御回路216はまた、クロック制御論理回路208に結合され得る。クロック制御論理回路208は、コントローラ204に組み込まれてもよく、または、別個の論理コンポーネントを用いて実装されてもよい。電力制御回路218は、電源220および電力制御論理回路206に結合され得る。電力制御論理回路206は、コントローラ204に組み込まれてもよく、または、別個の論理コンポーネントを用いて実装されてもよい。コントローラ204は、入力レジスタ210を含み得る。
動作中、コントローラ204は、入力レジスタ210にデータワードを記憶することができる。コントローラ204は、有効なデータがCAM 202に存在するかどうかの指示を、入力214を介してCAM 202から受け取ることができる。この指示は、対応するバンクの中の有効ビットが設定されたかどうかを示す、1つまたは複数の信号を含み得る。バンクは、単一の行、複数の行、またはCAM 202のすべての行であってよい。ある特定の実施形態では、各々がCAM 202の中の複数の行を有する、複数のバンクが存在する。CAM 202の各バンクは、対応するバンク中の各行に対して、1つの有効ビットを有し得る。有効ビットは、対応する行に有効なデータが存在するかどうかを示すことができる。バンク中の任意の有効ビットが、バンク中に有効なデータが存在することを示す場合、入力214に送られる対応する信号が、そのバンクに有効なデータが存在することを示す。
有効なデータがバンクに存在しない場合、コントローラ204は、電力管理技法を実施することができる。電力管理技法は、電力制御論理回路206を介して、バンクへの電力を遮断することを含み得る。電力制御論理回路206は、有効なデータを有さないバンクへの電力を低減または遮断するように、電力制御回路218に指示することができる。電力制御回路218は、バンクへのフットスイッチまたはヘッドスイッチを無効にすることができる。
コントローラ204は、複数のバンクのいずれか、または複数のバンクの任意の組合せへの電力を、低減または遮断することができる。CAM 202のバンクのいずれにも有効なデータが存在しない場合、コントローラ204は、入力レジスタ210に記憶されたデータワードを、検索のためにCAM 202へ送らせないようにすることによって、CAM 202の電力消費を低減することができる。
コントローラ204は、CAM 202のクロック信号入力を無効にすることによって、CAM 202の電力消費を低減することができる。クロック制御論理回路208は、有効なデータがバンクに存在しない場合、クロック制御回路216を介して、バンクへのクロック信号入力を無効にすることができる。
有効なデータがCAM 202に存在する場合、コントローラ204は、入力レジスタ210に記憶されたデータワードを、出力212を介してCAM 202に送ることができる。CAM 202は、データワードについて検索され得る。CAM 202は、データワードを、電力の低減または遮断を行なっていないCAM 202の各バンクの各行と比較することができる。電力を低減または遮断された行は、データワードと比較されなくてよい。
CAM 202の中の行が入力レジスタ210からのデータワードと一致すると、その一致は、CAM 202の中にRAM 222のアドレス位置が存在するということを示し得る。そして、コントローラ204は、RAM 222のアドレス位置からデータを取り出すことができる。CAM 202のバンクに有効なデータがあり、CAM 202がデータワードとの一致を見出さない場合、CAM 202は、未検出メッセージをコントローラ204に返す。
図3は、連想メモリの電力使用量を低減する方法300の、ある特定の実施形態の流れ図を示す。方法300は、302において、連想メモリ(CAM)の中のエントリを検索するための命令を受け取るステップを含む。CAMは複数のバンクを含んでよく、各バンクは、データワードを記憶するための複数の行を有する。
方法300はまた、304において、連想メモリの少なくとも一部に有効なデータがいつ存在するかを判定するステップを含む。連想メモリのその一部は、単一の行、複数の行、またはCAMのすべてを含み得る。ある特定の実施形態では、有効なデータがいつ存在するかを判定するステップは、有効データビットの評価に基づき得る。CAMは、CAMの各行のための、有効データビットを含み得る。別の特定の実施形態では、対応する有効データビットが1に等しい場合、有効なデータが行の中に存在し、対応する有効データビットが0に等しい場合、有効なデータは行の中に存在しない。
方法300はさらに、306において、連想メモリの少なくとも一部に有効なデータが存在しない場合に、電力管理技法を実施するステップを含む。電力管理技法は、連想メモリの少なくとも一部への電力を遮断するステップを含み得る。電力管理技法はまた、連想メモリの少なくとも一部へのクロック信号を無効にするステップを含み得る。電力管理技法はさらに、連想メモリの少なくとも一部へのフットスイッチまたはヘッドスイッチを無効にするステップを含み得る。電力管理技法はまた、有効なデータがCAMに存在しない場合に、CAMへの検索入力を許可しないステップを含み得る。方法はさらに、308において、有効なデータがCAMの少なくとも一部に存在する場合に、CAMの検索を実行するステップを含み得る。
図4は、図1〜図3で説明されるような、連想メモリ(CAM)の電力使用量を低減するためのシステムと、CAMの電力使用量を低減する方法とを利用できる、携帯型の通信デバイスの例示的で非限定的な実施形態を示し、全般に400と示される。携帯型の通信デバイス400は、入力レジスタ418、クロック制御論理回路416、および電力制御論理回路414を有する、デジタルシグナルプロセッサ410のようなプロセッサを含む、オンチップシステム422を含む。図4はまた、デジタル信号プロセッサ410およびディスプレイ428に結合され得るディスプレイコントローラ426も示す。さらに、キーパッドまたは選択デバイスのような入力デバイス430が、デジタルシグナルプロセッサ410に結合され得る。加えて、連想メモリ(CAM)412およびメモリ432が、デジタルシグナルプロセッサ410に結合される。コーダ/デコーダ(コーデック)434も、デジタルシグナルプロセッサ410に結合され得る。スピーカ436およびマイクロフォン438が、コーデック434に結合され得る。
図4は、ワイヤレスコントローラ440がデジタルシグナルプロセッサ410およびワイヤレスアンテナ442に結合され得ることも示す。ある特定の実施形態では、電源444がオンチップシステム422に結合される。ある特定の実施形態では、図4に示されるように、ディスプレイ428、入力デバイス430、スピーカ436、マイクロフォン438、ワイヤレスアンテナ442、および電源444が、オンチップシステム422の外部にある。しかしながら、それぞれは、オンチップシステム422のコンポーネントに結合される。
ある特定の例示的な実施形態では、入力レジスタ418は、CAM 412において検索すべきデータワードを受け取ることができる。DSP 410は、CAM 412の少なくとも一部に有効なデータがいつ存在するかを判定することができる。電力制御論理回路414は、CAM 412の少なくとも一部に有効なデータが存在しない場合に、電力管理技法を実施することができる。電力制御論理回路414は、CAM 412の1つまたは複数の部分への電力を、低減または遮断することができる。クロック制御論理回路416は、CAM 412に有効なデータが存在しない場合に、CAM 412へのクロック信号を無効にすることができる。また、DSP 418は、CAM 412に有効なデータが存在しない場合は、データワードについてのCAM 412の検索を開始することができない。
さらに、本明細書で開示された実施形態に関して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、具体的な適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を具体的な適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示される実施形態に関して説明される方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、PROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的には、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、ASIC中に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替的には、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別のコンポーネントとして存在し得る。
開示された実施形態の上記の説明は、任意の当業者が開示された実施形態を製作または使用できるようにするために提供されている。これらの実施形態への様々な修正が当業者には容易に明らかになり、本明細書で定義される一般的な原理は、本開示の趣旨および範囲を逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
100 システム
102 連想メモリ
104 データセル
112 有効ビット
114 第1のORゲート
120 コントローラ
122 電力制御論理回路
124 入力レジスタ
130 電力制御回路
132 電源
200 システム
202 CAM
204 コントローラ
206 電力制御論理回路
208 クロック制御論理回路
210 入力レジスタ
216 クロック制御回路
218 電力制御回路
220 電源
222 ランダムアクセスメモリ

Claims (14)

  1. 連想メモリ(102)の中のエントリを検索するための命令を受け取るステップと、
    コントローラ(120)において、少なくとも1つのバンクを代表する少なくとも1つの入力(115)に基づいて前記連想メモリ(102)の少なくとも1つのバンクに有効なデータが存在するときを判定するステップであって、前記連想メモリ(102)の各バンクは前記連想メモリ(102)に記憶されたデータの複数の行を含み、前記少なくとも1つの入力は前記バンクの行の各々と関連付けされた有効データビット(112)の論理ORによって形成され、前記有効データビット(112)はバンクの複数の行のうちの対応する行に有効なデータが存在するかどうかを示す、ステップと、
    前記少なくとも1つのバンクに有効なデータが存在しないとき、電力管理技法を実施するステップであって、前記電力管理技法は有効なデータを有さない少なくとも1つのバンクの電力消費を低減することを含む、ステップと、
    有効なデータを有する前記連想メモリ(202)のデータの行を第1のバンクから第2のバンクへ選択的に移すステップと、
    前記第1のバンクに有効なデータが存在しないとき、前記第1のバンクへの電力を低減するステップと、を含むことを特徴とする方法。
  2. 前記電力管理技法が、有効なデータを有さない少なくとも1つのバンクへの電力を遮断するステップをさらに含む、請求項１に記載の方法。
  3. 前記電力管理技法が、有効なデータを有さない少なくとも1つのバンクへのクロック信号を無効にするステップをさらに含む、請求項１に記載の方法。
  4. 前記連想メモリ(102)は、前記連想メモリ(102)の各行のための有効データビット(112)を含み、
    対応する有効データビット(112)が1に等しいとき有効なデータが行の中に存在し、前記対応する有効データビット(112)が0に等しいとき有効なデータが前記行の中に存在しない、請求項１に記載の方法。
  5. 前記有効データビット(112)が、シャドーレジスタに記憶される、請求項４に記載の方法。
  6. 有効なデータが前記連想メモリ(102)の中に存在しないとき、前記連想メモリ(102)への検索入力を許可しないステップをさらに含む、請求項１に記載の方法。
  7. 連想メモリ(102)と、
    前記連想メモリ(102)に結合された電力制御回路(130)と、
    少なくとも1つのバンクを代表する少なくとも1つの入力(115)に基づいて前記連想メモリ(102)の少なくとも1つのバンクに有効なデータが存在するときを判定する手段であって、各バンクは前記連想メモリ(102)に記憶されたデータの複数の行を含み、前記少なくとも1つの入力は前記バンクの行の各々と関連付けされた有効データビット(112)の論理ORによって形成され、前記有効データビット(112)はバンクの複数の行のうちの対応する行に有効なデータが存在するかどうかを示す、手段と、
    有効なデータを有さない少なくとも1つのバンクの電力消費を選択的に低減する手段と、
    を含み、前記電力制御回路は、
    有効なデータを有する前記連想メモリ(202)のデータの行を第1のバンクから第2のバンクへ選択的に移す手段と、
    前記第1のバンクに有効なデータが存在しないとき、前記第1のバンクへの電力を低減する手段と、をさらに含むことを特徴とするデバイス。
  8. 請求項７に記載のデバイスを含むシステムであって、
    データワードを記憶するように構成された入力レジスタ(210)をさらに含み、前記連想メモリ(202)は、前記データワードが前記連想メモリ(202)内に存在するかどうかを判定するように構成され、
    前記判定する手段は、前記連想メモリ(202)に結合されたコントローラ(204)をさらに含み、前記コントローラ(204)は、前記少なくとも1つのバンクを代表する前記少なくとも1つの入力(214)に基づいて前記連想メモリ(202)の少なくとも1つのバンクに前記有効なデータが存在するときを判定するように構成され、
    前記電力消費を選択的に低減する手段は、
    前記連想メモリ(202)に結合され、前記少なくとも1つのバンクに電力を選択的に供給するように構成された電力制御回路(218)と、
    前記電力制御回路(218)に結合された電力制御論理回路(206)と、をさらに含み、
    前記電力制御論理回路(206)は、前記電力制御回路(218)を介して有効なデータを有さない少なくとも1つのバンクの電力消費を選択的に低減するように構成され、
    前記コントローラ(204)は、有効なデータを有する前記連想メモリ(202)のデータの行を第1のバンクから第2のバンクへ選択的に移し、
    前記第1のバンクに有効なデータが存在しないとき、前記第1のバンクへの電力を低減するように動作可能である、システム。
  9. 前記連想メモリ(202)は2つ以上のバンクに分割され、各バンクは少なくとも2つの行を含み、前記電力制御回路(218)は、前記第2のバンクとは独立に、前記第1のバンクの電力を選択的に低減するように構成され、前記電力制御回路(218)は、各バンクへの電力を選択的に遮断するように構成された複数のスイッチを含む、請求項８に記載のシステム。
  10. 前記コントローラ(204)は、前記連想メモリ(202)、前記入力レジスタ(210)、および前記電力制御論理回路(206)に結合され、前記コントローラ(204)は、有効なデータが前記第1のバンクに存在しないときを判定するように構成され、前記電力制御回路(218)は、有効なデータが前記第1のバンクに存在しないとき、前記第1のバンクへの電力を選択的に低減するように動作可能である、請求項８に記載のシステム。
  11. クロック信号を選択的に制御するための、前記コントローラ(204)に結合されたクロック制御回路(216)をさらに含み、前記コントローラ(204)は、有効なデータを有さない少なくとも1つのバンクへの前記クロック信号を無効にするように構成された、請求項１０に記載のシステム。
  12. 前記コントローラ(204)は、前記連想メモリ(202)に有効なデータが存在しないとき、前記連想メモリ(202)へのクロック入力を無効にする、または、前記連想メモリ(202)への検索入力を提供しない、または、前記連想メモリ(202)への電力を低減するように構成された、請求項１０に記載のシステム。
  13. 前記連想メモリ(202)に結合されたランダムアクセスメモリ(222)をさらに含み、前記ランダムアクセスメモリ(222)は、アドレス可能なデータ記憶位置を有し、前記連想メモリ(202)は、前記アドレス可能なデータ記憶位置のためのアドレスを記憶するように構成された、請求項８に記載のシステム。
  14. 受信機(440)と請求項７に記載のデバイスとを含む、ワイヤレスデバイス。
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