JP2002124088A - 連想メモリ装置およびそのメモリデータ移動方法 - Google Patents

Abstract

(57)【要約】 【課題】一致検索動作を停止させることなく、テーブル
に登録されたエントリを更新する。 【解決手段】メモリアレイには複数のエントリが登録さ
れる。シフトシーケンス回路は、テーブルに登録された
エントリを更新する一連の手順を制御する。すなわち、
まず、アドレス生成回路を制御してメモリアレイのメモ
リアドレスを生成し、移動先アドレスのエントリのバリ
ッドフラグを無効に設定する。次に、メモリアレイの移
動元アドレスのエントリを読み出して、読み出しデータ
保持回路に保持し、保持された移動元アドレスのエント
リをメモリアレイの移動先アドレスに書き込む。その
後、移動先アドレスのエントリのバリッドフラグを有効
に設定し、移動元アドレスのエントリのバリッドフラグ
を無効に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリアレイに登
録されたエントリを更新する一連の手順を制御する機能
を備える連想メモリ装置およびそのメモリデータ移動方
法に関するものである。

【０００２】

【従来の技術】連想メモリ装置（以下、ＣＡＭ装置とい
う）は、あらかじめメモリアレイ（テーブル）内に複数
のデータ（エントリ）を登録しておき、テーブルに登録
されたエントリと外部から入力された検索キーとを比較
して、テーブルに登録されたエントリの中に検索キーと
一致するエントリが存在するのかしないのかを示すヒッ
トフラグや、検索キーと一致するエントリが登録されて
いるメモリアドレス等を出力する機能を備えている。

【０００３】ここで、ＣＡＭ装置では、１つのエントリ
を、メモリアレイの１ワードを単位として複数のワード
を連結して構成することが可能である。

【０００４】例えば、メモリアレイの１ワードが６４ビ
ットである場合、アドレス＝ｎの１ワードで１エントリ
を構成すると、１エントリのビット幅は６４ビットとな
る。これに対し、アドレス＝２ｎおよび２ｎ＋１の２ワ
ードを連結して１エントリを構成した場合、１エントリ
のビット幅は１２８ビットとなる。また、アドレス＝４
ｎ，４ｎ＋１，４ｎ＋２および４ｎ＋３の４ワードを連
結して１エントリを構成した場合、１エントリのビット
幅は２５６ビットとなる。

【０００５】また、各々のワード（エントリ）は、格納
されているデータが有効なものなのか無効なものなのか
を示すバリッドフラグを備えている。バリッドフラグが
「有効」を示しているワードに格納されているエントリ
が一致検索の対象となる。前述のように、複数のワード
を連結して１エントリを構成した場合、１エントリを構
成する複数のワードの内のいずれか１つのワードのバリ
ッドフラグが、１エントリを構成する複数のワード全体
を代表するバリッドフラグとなる。

【０００６】ところで、テーブルに登録されたエントリ
は随時更新されうる。テーブルを更新するには、バリッ
ドフラグが「無効」を示しているワードに新規なエント
リを登録する場合を除いて、テーブル全体のエントリを
書き換える必要がある。すなわち、バリッドフラグが
「有効」を示しているワードに新規なエントリを挿入し
たり、バリッドフラグが「有効」を示しているワードの
エントリを削除するためには、挿入や削除を行うワード
以降の全てのエントリを移動先のワードに順次シフトし
なければならない。

【０００７】ところが、従来のＣＡＭ装置では、バリッ
ドフラグの有効／無効を外部から自由に設定することが
できないため、複数のワードを連結して１エントリを構
成している場合、バリッドフラグが「有効」を示してい
るままの状態で、１エントリを構成する複数のワードが
１ワードずつシフトされる。このため、エントリ内の各
々のワードのデータが順次更新され、シフトが完了する
までの間は、バリッドフラグが「有効」を示している意
図しないエントリが構成されてしまう。

【０００８】従って、従来のＣＡＭ装置では、テーブル
に登録されたエントリを更新するために、挿入や削除を
行うワード以降の全てのエントリを順次読み出して書き
換えなければならないし、テーブルの更新中は、バリッ
ドフラグが「有効」を示している意図しないエントリが
構成され、一致検索動作が正常に行われない可能性があ
るため、テーブルの更新が完了するまでの間一致検索動
作を停止させる必要があり、非常に効率が悪いという問
題点があった。

【０００９】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、一致検索動作を停止
させることなく、テーブルに登録されたエントリを更新
することができる連想メモリ装置及びそのメモリデータ
移動方法を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のエントリが登録されるメモリアレ
イと、このメモリアレイのメモリアドレスを生成するア
ドレス生成回路と、前記メモリアレイから読み出された
エントリを保持し、この保持されたエントリを前記メモ
リアレイに供給する読み出しデータ保持回路と、前記ア
ドレス生成回路および前記読み出しデータ保持回路を制
御して、前記メモリアレイに登録されたエントリを更新
する一連の手順を制御するシフトシーケンス回路とを備
えることを特徴とする連想メモリ装置を提供するもので
ある。

【００１１】ここで、前記シフトシーケンス回路による
一連の手順は、前記メモリアレイの移動先アドレスに登
録されたエントリのバリッドフラグを無効に設定する第
１工程と、前記メモリアレイの移動元アドレスに登録さ
れたエントリのデータを読み出す第２工程と、この読み
出された移動元アドレスのエントリを前記移動先アドレ
スに書き込むと共に、当該移動先アドレスに書き込まれ
たエントリのバリッドフラグを有効に設定する第３工程
と、前記移動元アドレスのバリッドフラグを無効に設定
する第４工程と、複数のワードを連結して１つのエント
リを構成している場合には、各々のエントリを構成する
複数のワードの移動が完了するまで前記第１〜第４工程
を繰り返し行う第５工程と、所定数のエントリの移動が
完了するまで前記第１〜第５工程を繰り返し行う第６工
程とを含むのが好ましい。

【００１２】また、本発明は、連想メモリ装置のメモリ
データ移動方法であって、メモリアレイの移動先アドレ
スに登録されたエントリのバリッドフラグを無効に設定
する第１工程と、前記メモリアレイの移動元アドレスに
登録されたエントリのデータを読み出す第２工程と、こ
の読み出された移動元アドレスのエントリを前記移動先
アドレスに書き込むと共に、当該移動先アドレスに書き
込まれたエントリのバリッドフラグを有効に設定する第
３工程と、前記移動元アドレスのバリッドフラグを無効
に設定する第４工程と、複数のワードを連結して１つの
エントリを構成している場合には、各々のエントリを構
成する複数のワードの移動が完了するまで前記第１〜第
４工程を繰り返し行う第５工程と、所定数のエントリの
移動が完了するまで前記第１〜第５工程を繰り返し行う
第６工程とを含むことを特徴とする連想メモリ装置のメ
モリデータ移動方法を提供する。

【００１３】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の連想メモリ装置及び当該連想
メモリ装置におけるメモリデータ移動方法を詳細に説明
する。

【００１４】図１は、本発明の連想メモリ装置の一実施
例の構成ブロック図である。同図に示す連想メモリ装置
（以下、ＣＡＭ装置という）１０は、テーブルに登録さ
れたデータを更新する際に、移動元アドレスのワードに
格納されたエントリを移動先アドレスのワードに移動す
る機能を有するもので、メモリアレイ１２と、シフトシ
ーケンス回路１４と、アドレス生成回路１６と、読み出
しデータ保持回路１８とを備えている。

【００１５】図示例のＣＡＭ装置１０において、まず、
メモリアレイ１２は、一致検索の対象となるデータ（エ
ントリ）を登録するテーブルの役割を果たすもので、連
想メモリセルをマトリクス状に配列して構成される。メ
モリアレイ１２へのエントリの書き込みおよびメモリア
レイ１２からのエントリの読み出しは１ワードを単位と
して行われる。なお、連想メモリセルは、従来公知の構
成のものがいずれも利用可能である。

【００１６】続いて、シフトシーケンス回路１４は、シ
フト開始信号Ｓ１を受け取り、後述するシフトシーケン
スを開始する。シフトシーケンス回路１４からは、アド
レス生成制御信号Ｓ２がアドレス生成回路１６に、メモ
リアレイの制御信号Ｓ５がメモリアレイ１２に、データ
ラッチ信号Ｓ３が読み出しデータ保持回路１８にそれぞ
れ供給される。なお、メモリアレイ１２の制御信号Ｓ５
は、リード／ライト（（読み出し／書き込み）信号、バ
リッドフラグデータ等を含む。

【００１７】アドレス生成回路１６は、シフトシーケン
ス回路１４からアドレス生成制御信号Ｓ２を受け取り、
メモリアレイ１２に対する書き込みおよび読み出しのた
めのメモリアドレスを生成する。アドレス生成回路１６
によって生成されたメモリアドレスは、アドレスバスＳ
６を介してメモリアレイ１２に供給される。なお、アド
レス生成回路１６からは、シフトシーケンス回路１４に
対してシーケンス制御信号Ｓ４が供給される。

【００１８】最後に、読み出しデータ保持回路１８は、
シフトシーケンス回路１４からデータラッチ信号Ｓ３を
受け取り、メモリアレイ１２の移動元アドレスのワード
からデータバスＳ７を介して読み出されたエントリのデ
ータを保持する。読み出しデータ保持回路１８に保持さ
れたエントリのデータは、このエントリをメモリアレイ
１２の移動先のアドレスのワードに書き込む際にデータ
バスＳ７を介してメモリアレイ１２に供給される。

【００１９】なお、図面の煩雑さを避けるために、同図
では、外部からメモリアレイ１２に対してデータの書き
込みおよび読み出しを行うための回路は省略してある。

【００２０】図示例のＣＡＭ装置１０では、シフトシー
ケンス回路１４がシフト開始信号Ｓ１を受け取ると、以
下の一連の手順でシフトシーケンスが開始される。

【００２１】（１）まず、シフトシーケンス回路１４か
らのアドレス生成制御信号Ｓ２により、アドレス生成回
路１６において移動先のメモリアドレスが生成され、ア
ドレスバスＳ６を介してメモリアレイ１２に供給され
る。そして、シフトシーケンス回路１４からのリード／
ライト信号およびバリッドフラグデータにより、メモリ
アレイ１２の移動先アドレスのワード（エントリ）のバ
リッドフラグが無効に設定される。

【００２２】（２）続いて、アドレス生成制御信号Ｓ２
により、移動元のメモリアドレスが生成されてメモリア
レイ１２に供給され、リード／ライト信号により、メモ
リアレイ１２から移動元アドレスのワードのデータが読
み出される。そして、シフトシーケンス回路１４からの
データラッチ信号Ｓ３により、メモリアレイ１２の移動
元アドレスのワードから読み出されたデータが、データ
バスＳ７を介して読み出しデータ保持回路１８に保持さ
れる。

【００２３】（３）続いて、アドレス生成制御信号Ｓ２
により、移動先のメモリアドレスが生成されてメモリア
レイ１２に供給される。そして、読み出しデータ保持回
路１８に保持されている移動元アドレスのワードのデー
タがメモリアレイ１２に供給され、リード／ライト信号
により、移動先アドレスのワードに書き込まれる。この
時同時に、リード／ライト信号およびバリッドフラグデ
ータにより、移動先アドレスのワードのバリッドフラグ
が有効に設定される。

【００２４】（４）続いて、アドレス生成制御信号Ｓ２
により、移動元のメモリアドレスが生成されてメモリア
レイ１２に供給される。そして、リード／ライト信号お
よびバリッドフラグデータにより、メモリアレイ１２の
移動元アドレスのワードのバリッドフラグが無効に設定
される。

【００２５】（５）ここで、複数のワードを連結して１
エントリを構成している場合には、シフトシーケンス回
路１４の制御により、１エントリ分の複数のワードのデ
ータの移動が完了するまで上記（１）〜（４）の動作が
繰り返し行われる。

【００２６】（６）また、シフトシーケンス回路１４の
制御により、所望のエントリ数分の移動が完了し、アド
レス生成回路１６からシーケンス制御信号Ｓ４を受け取
るまで上記（１）〜（５）の動作が繰り返し行われる。

【００２７】以下、図２および３を参照して、１エント
リ＝１ワードの場合に、エントリＢ，Ｃ，Ｄを削除する
ために、エントリＦ，Ｇ，Ｈを４つ低位のアドレス（４
ワード分だけ小さいアドレス）に移動させる場合を例に
挙げて具体的に説明する。図２および３は、メモリアレ
イ１２に登録されたエントリをシフトする各工程を表す
一実施例の概念図である。シフトの各工程は、図２の
（ａ）〜（ｈ）および図３の（ｉ）〜（ｍ）の順に進む
ものとする。

【００２８】まず、図２（ａ）は初期状態を表す。メモ
リアレイには、図中、ｎ−５〜ｎ＋４までのアドレスの
ワードにエントリＡ〜Ｊが登録されている。また、エン
トリＡ〜Ｊが格納されている全てのワードのバリッドフ
ラグ（Valid Flag）が有効とされている。この状態か
ら、まず、移動元アドレスｎのワードに登録されている
エントリＦを、エントリＢが登録されている移動先アド
レスｎ−４のワードへ移動する。

【００２９】すなわち、エントリＢが格納されている移
動先アドレスｎ−４のワードのバリッドフラグを無効に
する（同図（ｂ））。続いて、移動元アドレスｎのワー
ドに格納されているエントリＦを、移動先アドレスｎ−
４のワードにコピーし（同図（ｃ））、移動先アドレス
ｎ−４のワードのバリッドフラグを有効にする（同図
（ｄ））。その後、移動元アドレスｎのワードのバリッ
ドフラグを無効にする（同図（ｅ））。

【００３０】以下同様に、エントリＣを削除するため
に、移動元アドレスｎ＋１のワードに格納されているエ
ントリＧを、エントリＣが格納されている移動先アドレ
スｎ−３のワードにコピーする（図２（ｆ）〜図３
（ｉ））。続いて、エントリＤを削除するために、移動
元アドレスｎ＋２のワードに格納されているエントリＨ
を、エントリＤが格納されている移動先アドレスｎ−２
のワードにコピーする（図３（ｊ）〜図３（ｍ））。

【００３１】以上のようにして、移動元アドレスｎ〜ｎ
＋２のワードに登録されていたエントリＦ〜Ｈが、エン
トリＢ〜Ｄが登録されていた移動先アドレスｎ−４〜ｎ
−２のワードにそれぞれシフトされ、その結果、エント
リＢ〜Ｄが削除される。なお、エントリＦ〜Ｈが格納さ
れていた移動元アドレスｎ〜ｎ＋２のワードのバリッド
フラグは無効とされるため、新規エントリを登録するた
めのメモリ空間として使用可能である。

【００３２】なお、移動元アドレスのワードに格納され
たエントリを移動先アドレスのワードにコピーし、この
エントリのバリッドフラグを有効にしてから、移動元ア
ドレスのワードのバリッドフラグを無効とするまでの
間、移動元アドレスのワードおよび移動先アドレスのワ
ードには、バリッドフラグが有効な同じエントリが格納
される。しかし、両者は同じデータなので何ら問題には
ならず、テーブルの更新中も一致検索動作を行うことが
できる。

【００３３】次に、図４および５を参照して、１エント
リ＝４ワードの場合に、新規エントリを登録するため
に、エントリＡのデータＡ０〜Ａ３を４つ高位のアドレ
ス（４ワード分だけ大きいアドレス）に移動させる場合
について説明する。図４および５は、メモリアレイ１２
に登録されたエントリをシフトする各工程を表す別の実
施例の概念図である。シフトの各工程は、図４の（ａ）
〜（ｈ）および図５の（ｉ）〜（ｍ）の順に進むものと
する。

【００３４】なお、１エントリを構成する４ワードの内
の最高位のアドレスのワードのバリッドフラグを、エン
トリを代表するバリッドフラグとして使用し、これ以外
のバリッドフラグ（図中‘−’で示す）は使用しない
（無視される）ものとする。すなわち、各エントリを代
表するバリッドフラグが無効にされると、１エントリ＝
４ワード分のデータが同時に無効となり、逆に、有効に
されると、１エントリ＝４ワード分のデータが同時に有
効となる。

【００３５】まず、図４（ａ）は初期状態を表す。メモ
リアレイには、図中、４（ｎ−１）＋３〜４（ｎ＋２）
までのアドレスのワードにエントリＺ，Ａ，Ｂ，Ｃが登
録されている。各々のエントリＺ，Ａ，Ｂ，Ｃは４ワー
ドを連結して構成されている。例えば、エントリＡはデ
ータＡ０〜Ａ３、エントリＢはデータＢ０〜Ｂ３をそれ
ぞれ含む。また、エントリＡ，Ｂを代表するバリッドフ
ラグはどちらも有効とされている。

【００３６】この状態から、まず、移動元アドレス４ｎ
のワードに登録されているエントリＡのデータＡ０を、
エントリＢのデータＢ０が登録されている移動先アドレ
ス４（ｎ＋１）のワードへ移動する。すなわち、まず、
最上位の移動先アドレス４（ｎ＋１）＋３のワードのバ
リッドフラグ、すなわち、エントリＢを代表するバリッ
ドフラグを無効にする（同図（ｂ））。これにより、エ
ントリＢの４つのデータＢ０〜Ｂ３が全て無効化され
る。

【００３７】続いて、移動元アドレス４ｎのワードに格
納されているエントリＡのデータＡ０を、移動先アドレ
ス４（ｎ＋１）のワードにコピーし（同図（ｃ））、移
動先アドレス４（ｎ＋１）のワードのバリッドフラグを
有効とする（同図（ｄ））。その後、移動元アドレス４
ｎのワードのバリッドフラグを無効にする（同図
（ｅ））。

【００３８】なお、図４（ｄ）および（ｅ）において、
有効および無効とされるバリッドフラグはエントリを代
表するバリッドフラグではないので、有効であっても無
効であっても無視される。本実施例では、エントリを代
表するバリッドフラグではないバリッドフラグも、シフ
トシーケンス回路１４による一連の同一手順により同様
に有効または無効とされる。このようなバリッドフラグ
の状態を、図４および図５では（有効）および（無効）
と表現する。

【００３９】以下同様に、移動元アドレス４ｎ＋１のワ
ードに格納されているエントリＡのデータＡ１を、エン
トリＢのデータＢ１が格納されている移動先アドレス４
（ｎ＋１）＋１のワードにコピーする（図４（ｆ）〜図
５（ｉ））。続いて、移動元アドレス４ｎ＋２のワード
に格納されているエントリＡのデータＡ２を、エントリ
ＢのデータＢ２が格納されている移動先アドレス４（ｎ
＋１）＋２のワードにコピーする（図示省略）。

【００４０】そして最後に、移動元アドレス４ｎ＋３の
ワードに格納されているエントリＡのデータＡ３を、エ
ントリＢのデータＢ３が格納されている移動先アドレス
４（ｎ＋１）＋３のワードにコピーする（図５（ｊ）〜
図５（ｍ））。すなわち、まず、移動先アドレス４（ｎ
＋１）＋３のワードのエントリＢを代表するバリッドフ
ラグを無効にする（図５（ｊ））。

【００４１】続いて、移動元アドレス４ｎ＋３のワード
に格納されているエントリＡのデータＡ３を、移動先ア
ドレス４（ｎ＋１）＋３のワードにコピーし（同図
（ｋ））、移動先アドレス４（ｎ＋１）＋３のワードの
バリッドフラグを有効とする（同図（ｌ））。このバリ
ッドフラグはエントリを代表するバリッドフラグである
から、この時点で、移動先アドレス４（ｎ＋１）〜４
（ｎ＋１）＋３に格納されたエントリＡのデータＡ０〜
Ａ３は有効となる。

【００４２】そして、移動元アドレス４ｎ＋３のワード
のバリッドフラグを無効にする（同図（ｍ））。同じ
く、このバリッドフラグはエントリを代表するバリッド
フラグであるから、この時点で、移動元アドレス４ｎ〜
４ｎ＋３のワードに格納されたエントリＡのＡ０〜Ａ３
は無効となる。

【００４３】以上のようにして、移動元アドレス４ｎ〜
４ｎ＋３のワードに登録されていたエントリＡのデータ
Ａ０〜Ａ３が、移動先アドレス４（ｎ＋１）〜４（ｎ＋
１）＋３のワードにそれぞれシフトされ、この時同時
に、エントリＢのデータＢ０〜Ｂ３が削除される。な
お、移動元アドレス４ｎ〜４ｎ＋３のワードに登録され
ていたエントリＡを代表するバリッドフラグは無効とさ
れるため、新規エントリを登録するためのメモリ空間と
して使用可能である。

【００４４】また、移動元アドレス４ｎ〜４ｎ＋３のワ
ードに登録されているエントリＡの全てのデータＡ０〜
Ａ３を、移動先アドレス４（ｎ＋１）〜４（ｎ＋１）＋
３のワードにコピーするまでの間、移動先アドレス４
（ｎ＋１）〜４（ｎ＋１）＋３のワードには、例えばＡ
０，Ａ１，Ｂ２，Ｂ３というような意図しない不正なエ
ントリが一時的に構成されるが、移動先アドレス４（ｎ
＋１）＋３のエントリを代表するバリッドフラグを無効
としているので何ら問題にはならない。

【００４５】本発明のＣＡＭ装置１０では、複数ワード
で１エントリを構成した場合であっても、移動元アドレ
スのワードに格納されたエントリのデータを移動先アド
レスのワードに移動する間、バリッドフラグが「有効」
を示している意図しないエントリが構成されることはな
いので、誤った一致検索が行われることはない。従っ
て、本発明のＣＡＭ装置１０では、テーブルの更新中で
あっても一致検索動作を停止させる必要はなく、通常動
作が可能である。

【００４６】本発明は、基本的に以上のようなものであ
る。以上、本発明の連想メモリ装置およびそのメモリデ
ータ移動方法について詳細に説明したが、本発明は上記
実施例に限定されず、本発明の主旨を逸脱しない範囲に
おいて、種々の改良や変更をしてもよいのはもちろんで
ある。

【００４７】

【発明の効果】以上詳細に説明した様に、本発明の連想
メモリ装置は、メモリアレイに登録されたエントリを更
新する一連の手順を制御するシフトシーケンス回路を備
えるものである。これにより、本発明の連想メモリ装置
及び当該連想メモリにおけるメモリデータ移動方法によ
れば、１ワードで１エントリを構成した場合はもちろ
ん、複数ワードを連結して１エントリを構成した場合で
あっても、メモリアレイに登録されたエントリの更新中
に意図しないエントリが構成されることはないので、更
新中にも一致検索を行うことができ、連想メモリ装置の
使用効率を向上させることができる。

【図面の簡単な説明】

【図１】 本発明の連想メモリ装置の一実施例の構成ブ
ロック図である。

【図２】 メモリアレイに登録されたエントリをシフト
する各工程を表す一実施例の概念図である。

【図３】 図２に示す各工程の続きを表す概念図であ
る。

【図４】 メモリアレイに登録されたエントリをシフト
する各工程を表す別の実施例の概念図である。

【図５】 図４に示す各工程の続きを表す概念図であ
る。

【符号の説明】

１０ 連想メモリ装置（ＣＡＭ装置） １２ メモリアレイ １４ シフトシーケンス回路 １６ アドレス生成回路 １８ 読み出しデータ保持回路 Ｓ１ シフト開始信号 Ｓ２ アドレス生成制御信号 Ｓ３ データラッチ信号 Ｓ４ シーケンス制御信号 Ｓ５ 制御信号 Ｓ６ アドレスバス Ｓ７ データバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のエントリが登録されるメモリアレイ
   と、このメモリアレイのメモリアドレスを生成するアド
   レス生成回路と、前記メモリアレイから読み出されたエ
   ントリを保持し、この保持されたエントリを前記メモリ
   アレイに供給する読み出しデータ保持回路と、前記アド
   レス生成回路および前記読み出しデータ保持回路を制御
   して、前記メモリアレイに登録されたエントリを更新す
   る一連の手順を制御するシフトシーケンス回路とを備え
   ることを特徴とする連想メモリ装置。
2. 【請求項２】前記シフトシーケンス回路による一連の手
   順は、前記メモリアレイの移動先アドレスに登録された
   エントリのバリッドフラグを無効に設定する第１工程
   と、 前記メモリアレイの移動元アドレスに登録されたエント
   リのデータを読み出す第２工程と、 この読み出された移動元アドレスのエントリを前記移動
   先アドレスに書き込むと共に、当該移動先アドレスに書
   き込まれたエントリのバリッドフラグを有効に設定する
   第３工程と、 前記移動元アドレスのバリッドフラグを無効に設定する
   第４工程と、 複数のワードを連結して１つのエントリを構成している
   場合には、各々のエントリを構成する複数のワードの移
   動が完了するまで前記第１〜第４工程を繰り返し行う第
   ５工程と、 所定数のエントリの移動が完了するまで前記第１〜第５
   工程を繰り返し行う第６工程とを含むことを特徴とする
   請求項１に記載の連想メモリ装置。
3. 【請求項３】連想メモリ装置のメモリデータ移動方法で
   あって、 メモリアレイの移動先アドレスに登録されたエントリの
   バリッドフラグを無効に設定する第１工程と、 前記メモリアレイの移動元アドレスに登録されたエント
   リのデータを読み出す第２工程と、 この読み出された移動元アドレスのエントリを前記移動
   先アドレスに書き込むと共に、当該移動先アドレスに書
   き込まれたエントリのバリッドフラグを有効に設定する
   第３工程と、 前記移動元アドレスのバリッドフラグを無効に設定する
   第４工程と、 複数のワードを連結して１つのエントリを構成している
   場合には、各々のエントリを構成する複数のワードの移
   動が完了するまで前記第１〜第４工程を繰り返し行う第
   ５工程と、 所定数のエントリの移動が完了するまで前記第１〜第５
   工程を繰り返し行う第６工程とを含むことを特徴とする
   連想メモリ装置のメモリデータ移動方法。