JP2722024B2 - 連想記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は連想記憶装置に関し、特
にテストが容易且つ高速に可能なキャッシュメモリの T
AGメモリ等の連想記憶装置に関する。

【０００２】

【従来の技術】図１は従来の連想記憶装置を用いた TAG
メモリの構成例を示すブロック図である。

【０００３】図１において、参照符号１は連想メモリ
（以下、CAM:Content Addressable Memoryという) セル
であり、データを記憶し、且つ記憶しているデータの内
容を外部から入力された値と比較する機能を有する。な
お、図１に示されている例では、 CAMセル１は(0, 0)か
ら(j-1, i-1)までのｉ×ｊ個のマトリックス状に配列さ
れた CAMアレイ２として構成されている。

【０００４】各 CAMセル１は、図１上で上下方向にはビ
ット線13及び反転ビット線14にて構成されるビット線対
に接続されており、また左右方向にはマッチライン３に
て接続されている。このマッチライン３にて接続されて
いる CAMアレイ２上の一方向の CAMセル１の配列がエン
トリであり、各マッチライン３はｊビット構成のヒット
レジスタ11のそれぞれのマッチライン３に対応する１ビ
ットのレジスタに接続されている。

【０００５】参照符号５はマスクレジスタであり、各ビ
ット線対に対してMR０…MRi-1 のｉビットにて構成され
ている。マスクレジスタ５の各ビットにはマスクデータ
６がセットされることによりそのセット内容がマスクデ
ータ線７を介して出力されてCAMアレイ２の特定のビッ
トをマスクすることが出来る。

【０００６】参照符号８は入力アドレスレジスタを示し
ている。この入力アドレスレジスタ８は TAGメモリへ入
力されるアドレス、換言すれば検索対象のデータ（以
下、検索データという）を保持するレジスタであり、そ
の内の上位ｉビットが TAGアドレスレジスタ９として T
AGアドレスを保持する。なお、 TAGアドレスレジスタ９
に保持されているｉビットのタグアドレスは TAGアドレ
ス線10によりそれぞれ対応する CAMセル１に伝えられ
る。

【０００７】各ビット線対は、マスクデータ線７と TAG
アドレス線10とを入力とする ANDゲート12の出力をドラ
イバ15でドライブした出力がビット線13に、 TAGアドレ
ス線10の出力をドライバ15' でドライブした出力が反転
ビット線14にそれぞれ与えられている。

【０００８】このような従来の連想記憶装置を使用した
TAGメモリの動作は以下の如くである。

【０００９】まず、通常動作時の比較動作について説明
する。通常動作においては、ｉビットのマスクデータ６
の全てをたとえば”１”としてマスクレジスタ５に予め
記憶させておく。ここで、外部からｐビットの入力アド
レスが入力されて入力アドレスレジスタ８にセットされ
ると、その一部である TAGアドレスレジスタ９に保持さ
れたｉビットの TAGアドレスは検索データとして TAGア
ドレス線10を介して CAMアレイ２に伝えられる。この
際、マスクレジスタ５の内容が全て”１”であるから、
TAGアドレスレジスタ９にセットされているｉビットの
TAGアドレスの各ビットの値がそのまま ANDゲート12及
びドライバ15を介してビット線13に伝えられ、反転デー
タが反転ビット線14に伝えられる。

【００１０】個々の CAMセル１においては、ビット線13
及び反転ビット線14に伝えられた TAGアドレス９とそれ
ぞれの CAMセル１に記憶されているデータとが比較され
る。この比較動作は CAMセル１自身が有する比較機能に
より行われる。各エントリ４において全ての CAMセル１
が一致すれば、当該エントリ４のマッチライン３は一致
を示すレベル、たとえばハイレベルに維持され、逆に一
つのエントリ４内で１ビットでも不一致のビットがあれ
ば当該エントリ４のマッチライン３は不一致を示すレベ
ル、たとえばローレベルに転じる。

【００１１】この比較結果はマッチライン３からヒット
レジスタ11の対応するビットに記憶される。

【００１２】各 CAMセル１は具体的には図２に示されて
いるように構成されている。即ち、一般的な RAM素子50
と、ビット線13及び反転ビット線14にそれぞれ接続され
た２個のトランジスタ130, 140と、マッチライン３と G
ND間に接続されたディスチャージトランジスタ16とで構
成されている。そして、たとえば RAM素子50にデータ”
１”であるハイレベルが記憶されていれば検索データと
して”０”であるローレベルがビット線13を介して、ま
たハイレベルが反転ビット線14を介して入力された場
合、ディスチャージトランジスタ16はオンするので、マ
ッチライン３は不一致を示すローレベルに転じる。ま
た、検索データが”１”であるハイレベルであればディ
スチャージトランジスタ16はオンしないので、マッチラ
イン３は不一致を示すハイレベルに維持される。

【００１３】以上のように、一つのエントリ４内の全て
の CAMセル１において検索データと記憶データとが一致
すればマッチライン３はハイレベルに維持され、１ビッ
トでも不一致であればその不一致のビットの CAMセル１
でディスチャージトランジスタ16がオンしてローレベル
に転じる。そして、このような各マッチライン３のレベ
ルはヒットレジスタ11の対応するビットにそれぞれ記憶
される。

【００１４】次に、テスト時の動作について説明する。

【００１５】一般的な連想記憶装置では、比較する必要
がないビット列（Don't Careのビット列) の比較機能を
停止するためにマスクレジスタ５が備えられている。即
ち、マスクレジスタ５に特定のデータ（ローレベル）を
設定することにより、各エントリ４内の任意のビットを
比較の対象から除外することが出来る。この機能を用い
て、１ビットのみが”１”（ハイレベル）で他の全ての
ビットが”０”（ローレベル）であるパターンのマスク
データ６をマスクレジスタ５に設定し、各エントリ４内
の１ビットのみの比較を行うことが出来るので、そのビ
ットの内容を判定すれば各エントリ４の共通のビットの
テストが行える。従って、各ビットを順次”１”のデー
タとしたｉ通りのパターンのマスクデータ６を用意すれ
ば、 TAGメモリを構成する全 CAMセル１のテストが行え
る。

【００１６】具体的には、マスクレジスタ５に”０”を
セットすると、セットされたビット列のビット線13及び
反転ビット線14は ANDゲート12により検索データとして
与えられた TAGアドレス９の値には関係なしに共にロー
レベルに転じる。即ち、このビット線13及び反転ビット
線14にローレベルが伝えられたビット列に接続している
CAMセル１はそのディスチャージトランジスタ16がオフ
するため、マスク状態になる。これにより、マスクされ
ていないビット列の比較結果のみで一致,不一致を検出
することが可能になる。

【００１７】ここでまず、マスクレジスタ５に第１ビッ
トのみ”１”で他の全てのビットが”０”であるマスク
データ(1, 0,…, 0)６をセットし、入力アドレスレジス
タ８の TAGアドレスレジスタ９の全ビットに”１”をセ
ットする。マスクレジスタ５の各ビットの値はマスクデ
ータ線７を介して、 TAGアドレスレジスタ９の各ビット
の値は TAGアドレス線10を介してそれぞれ対応するビッ
ト線対の ANDゲート12に入力される。そして、マスクレ
ジスタ５の第１ビットMR0 の値は”１”であるので対応
するビット線対のビット線13にはハイレベルが、反転ビ
ット線14にはローレベルが伝えられる。また、マスクレ
ジスタ５の第２ビットMR2 以降の各ビットの値は”０”
であるので、それぞれに対応するビット線対に接続され
ている CAMセル(0, 1)…(j-1, i-1)はマスクされる。

【００１８】以上により、 CAMセル(0, 0)…(j-1, 0)の
内、記憶データが”１”である CAMセル１はそのディス
チャージトランジスタ16がオフし、その CAMセル１を含
むエントリ４は一致を示すハイレベルを維持する。逆
に、記憶データが”０”であるCAMセル１では、そのデ
ィスチャージトランジスタ16はオンし、その CAMセル１
を含むエントリ４は不一致を示すローレベルとなる。そ
して、各エントリ４の比較結果がヒットレジスタ11に書
込まれる。このヒットレジスタ11に書込まれている値を
読出すことにより、第１列の CAMセル(0, 0)…(j-1, 0)
のテスト、換言すれば各 CAMセル(0, 0)…(j-1, 0)が正
しくデータを記憶しており、且つ記憶しているデータを
正しく読出すことが出来るかのテストが行える。

【００１９】次に、第２ビットのみが”１”で他の全て
のビットが”０”であるマスクデータ(0,1, …, 0)６を
マスクレジスタ５にセットし、入力アドレスレジスタ８
の TAGアドレス９の全てに”１”をセットすることによ
り、上述した第１列目のテスト時の比較動作と同様に、
第２列目の CAMセル(0, 1)…(j-1, 1)の比較結果がヒッ
トレジスタ11に書込まれるので、 CAMセル(0, 1)…(j-
1, 1)のメモリテストが行える。

【００２０】同様の比較動作を、順次”１”の位置をず
らしつつ、第ｉビットのみが”１”で他の全てのビット
が”０”であるマスクデータ(0, 0,…, 1)６まで行うこ
とにより、即ちｉ通りのパターンのマスクデータ６を順
次マスクレジスタ５にセットしてそれぞれ検索すること
により、全てのCAMセル１のテストが行える。

【００２１】

【発明が解決しようとする課題】以上のような構成の従
来の連想記憶装置を用いた TAGメモリでは、マスクレジ
スタに異なるマスクデータを順次セットして各エントリ
の１ビットのみを検索することにより全体のテストを行
っている。従って、エントリのビット数の増加及びセッ
トアソシアティブ方式を採用した場合のキャッシュメモ
リのウェイ数の増加に伴い、テストのためにマスクレジ
スタにセットされるマスクデータのパターン数が増加
し、それらのマスクレジスタへの入力のために要する時
間のためにテスト時間全体が長大化するという問題があ
る。

【００２２】本発明はこのような事情に鑑みてなされた
ものであり、 CAMアレイのエントリのビット数の増加及
びウェイ数の増加に拘わらず、メモリテストのためのマ
スクパターンを増加させることなく、テストに要する時
間を短縮し得る連想記憶装置の提供を目的とする。

【００２３】

【課題を解決するための手段】本発明の連想記憶装置
は、内部に記憶しているデータと外部から入力されたデ
ータとを比較する機能を有する複数のメモリセルをマト
リックス状に配列したメモリアレイと、複数ビットのデ
ータ列を保持する検索データレジスタと、該検索データ
レジスタに保持されているデータ列と前記マトリックス
状のメモリアレイの一方向に配列されている全メモリセ
ルが記憶しているデータとが一致しているか否かを検出
する一致検出手段と、該一致検出手段による一致検出に
際して、各ビットにおける比較の機能を無効化する無効
化手段と、該無効化手段を機能させるか否かをそれぞれ
のビットについて設定するためのデータがセットされる
マスクレジスタとを備えた連想記憶装置において、前記
マスクレジスタは複数段の１ビットレジスタで構成され
ており、その保持しているデータ列の各ビットを順次的
に各ビットレジスタ間でシフトすべくなしてあることを
特徴とする。

【００２４】

【作用】本発明の連想記憶装置では、マスクレジスタが
複数段の１ビットレジスタで構成され、保持しているデ
ータ列の各ビットを順次的に各ビットレジスタ間でシフ
トすることでメモリテストのためのマスクパターンが自
動的に変化するので、多数のマスクパターンを順次マス
クレジスタに入力して設定する手間及び時間が不要にな
る。また、メモリテストのための所定の信号が与えられ
た場合には、１ビットのみが他の各ビットと値が異なる
マスクパターンが順次的にマスクレジスタに設定され
る。

【００２５】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００２６】図３は本発明の連想記憶装置を用いた TAG
メモリの構成例を示すブロック図である。なお、図３に
おいて前述の従来例の説明で参照した図１と同一の参照
符号は同一又は相当部分を示している。

【００２７】図３において、参照符号１は連想メモリ
（以下、CAM:Content Addressable Memoryという) セル
であり、データを記憶し、且つ記憶しているデータの内
容を外部から入力された値と比較する機能を有する。な
お、図３に示されている実施例では、 CAMセル１は(0,
0)から(j-1, i-1)までのｉ×ｊ個のマトリックス状に配
列された CAMアレイ２として構成されている。

【００２８】各 CAMセル１は、図３上で上下方向にはビ
ット線13及び反転ビット線14にて構成されるビット線対
に接続されており、また左右方向にはマッチライン３に
て接続されている。このマッチライン３にて接続されて
いる CAMアレイ２上の一方向の CAMセル１の配列がエン
トリであり、各マッチライン３はｊビット構成のヒット
レジスタ11のそれぞれのマッチライン３に対応する１ビ
ットのレジスタに接続されている。

【００２９】参照符号５はマスクレジスタであり、本発
明ではこのマスクレジスタ５が１ビットのレジスタを複
数段直列に接続した所謂シフトレジスタで構成されてい
ることを特徴とする。図４はマスクレジスタ５の具体的
な回路構成例を示す回路図である。

【００３０】図４において、参照符号18はマスクレジス
タ５にマスクデータをセットするためのマスク信号であ
り、19, 20はそれぞれマスクレジスタ５を制御するため
の制御信号φ1, φ2 の信号線である。なお、制御信号
φ1 及びφ2 はシフトレジスタのシフトクロックとして
機能する。

【００３１】また、マスクレジスタ５の第１ビットMR０
に備えられている NORゲート21はマスク信号18が与えら
れた場合（ハイレベルになった場合）にマスクレジスタ
５の第１ビットMR0 を”１”にセットし、第２ビットMR
1 …第ｉビットMRi-1 に備えられているNANDゲート22は
マスク信号18が与えられた場合に第２ビットMR1 …第ｉ
ビットMRi-1 を”０”にセットする。

【００３２】なお、マスクレジスタ５の各ビットMR０〜
MRi-1 は第１ビットMR０には NORゲート21が備えられて
おり、他の第２ビットMR1 …第ｉビットMRi-1 にはNAND
ゲート22が備えられている他は同一の構成であり、図４
に示されているノードｐ及びｑのレベルが制御信号φ1
またはφ2 がハイレベルになる都度変化する。

【００３３】参照符号８は入力アドレスレジスタを示し
ている。この入力アドレスレジスタ８は TAGメモリへ入
力されるアドレス、換言すれば検索対象のデータ（以
下、検索データという）を保持するレジスタであり、そ
の内の上位ｉビットが TAGアドレスレジスタ９として T
AGアドレスを保持する。なお、 TAGアドレスレジスタ９
に保持されているｉビットのタグアドレスは TAGアドレ
ス線10によりそれぞれ対応する CAMセル１に伝えられ
る。

【００３４】参照符号17は TAGメモリをテストモードに
セットするためのテスト信号であり、各ビット線対に対
応して設けられている NORゲート31に入力されている。
マスクレジスタ５の各ビットにはマスク信号18によりマ
スクデータがセットされることによりそのセット内容が
マスクデータ線７を介して出力され、上述の NORゲート
31に入力されている。

【００３５】各ビット線対は、上述のドライバ32の出力
と TAGアドレス線10とを入力とするANDゲート12の出力
をドライバ15でドライブした出力がビット線13に、 TAG
アドレス線10の出力をドライバ15' でドライブした出力
が反転ビット線14にそれぞれ与えられている。

【００３６】なお、各 CAMセル１は具体的には図２に示
されているように、従来例の場合と同様に構成されてい
る。即ち、一般的なRAM 素子50と、ビット線13及び反転
ビット線14にそれぞれ接続された２個のトランジスタ13
0, 140と、マッチライン３とGND間に接続されたディス
チャージトランジスタ16とで構成されている。そして、
たとえば RAM素子50にデータ”１”であるハイレベルが
記憶されていれば検索データとして”０”であるローレ
ベルがビット線13を介して、またハイレベルが反転ビッ
ト線14を介して入力された場合、ディスチャージトラン
ジスタ16はオンするので、マッチライン３は不一致を示
すローレベルに転じる。また、検索データが”１”であ
るハイレベルであればディスチャージトランジスタ16は
オンしないので、マッチライン３は不一致を示すハイレ
ベルに維持される。

【００３７】このような本発明の連想記憶装置を使用し
た TAGメモリの動作は以下の如くである。

【００３８】まず、通常動作時の比較動作は前述の従来
例と同様に動作するので、その説明は省略し、テスト時
の動作について説明する。

【００３９】図５は本発明の連想記憶装置を用いた TAG
メモリのテスト時の各制御信号の状態を示すタイミング
チャートである。

【００４０】まず、図５(c) に示されているように、テ
スト信号17がローレベルに転じると図３に示されている
TAGメモリはテストモードになる。そして、図５(d) に
示されているように、マスク信号18が最初にハイレベル
である期間 (マスクデータセット期間) 中にマスクレジ
スタ５の第１ビットMR０のノードｐは”１”に、他の各
ビットMR１…MRi-1 のノードｐは”０”にそれぞれセッ
トされる。

【００４１】なお、本実施例ではテストモード時には T
AGアドレス９の全てのビットを”１”にセットしてお
く。

【００４２】このようにして、本発明の連想記憶装置を
用いた TAGメモリでは、テストモード時に最初にマスク
信号18が入力されるとマスクレジスタ５の第１のビット
MR０が”１”に、他の各ビットMR1 …MRi-1 は全て”
０”に自動的に設定される。

【００４３】マスクレジスタ５に最初にセットされた第
１のビットMR０のみが”１”で他の全ビットMR1 …MRi-
1 が”０”であるマスクデータ(1, 0,…,0) はマスクデ
ータ線７を介して、 TAGアドレス９は TAGアドレス線10
を介して、それぞれ対応するビット列の ANDゲート12に
入力される。そして、マスクレジスタ５の第１ビットMR
0 の値は”１”であるので、ビット線13にはハイレベル
が、反転ビット線14にはローレベルが伝えられる。ま
た、マスクレジスタ５の第２ビットMR1 以降の各ビット
の値は”０”であるので、そのビット列に接続されてい
る CAMセル(0, 1)…(j-1, i-1)はマスクされる。

【００４４】以上により、 CAMセル(0, 0)…(j-1, 0)の
内、記憶データが”１”である CAMセル１はそのディス
チャージトランジスタ16がオフし、その CAMセル１を含
むエントリ４のマッチライン３は一致を示すハイレベル
を維持する。逆に、記憶データが”０”である CAMセル
１では、そのディスチャージトランジスタ16はオンし、
その CAMセル１を含むエントリ４のマッチライン３は不
一致を示すローレベルに転じる。そして、各エントリ４
の比較結果がヒットレジスタ11のそれぞれ対応するビッ
トに書込まれる。このヒットレジスタ11に書込まれてい
る値を読出すことにより、 CAMアレイ２の第１列の CAM
セル(0, 0)…(j-1, 0)のテストが行える。

【００４５】このテストモードの間、図５(b) に示され
ているように、制御信号φ2 がハイレベルである期間中
にマスクレジスタ５の各ビットのノードｐのレベルがノ
ードｑに伝えられる。

【００４６】次に、図５(a) に示されているように、制
御信号φ1 がハイレベルになるとマスクレジスタ５の各
ビットにおいて、前段のビットのノードｑのレベルが次
段のビットのノードｐに伝えられる。従って、マスクレ
ジスタ５には”１”のデータが１ビット移動した新たな
マスクデータがセットされることになる。この新たにセ
ットされた第２ビットMR1 のみが”１”で他の全ビット
MR0, MR2…MRi-1 が全て”０”であるマスクデータ(0,
1,…, 0)と TAGアドレス９とによりビット線13と反転ビ
ット線14とのレベルが決定され、上述の場合と同様に C
AMアレイ２の第２列目の CAMセル(0, 1)…(j-1, 1)の比
較結果がヒットレジスタ11に書込まれるので、 CAMセル
(0, 1)…(j-1, 1)のメモリテストが行える。

【００４７】同様の比較動作をマスクデータ(0, 0,…,
1)まで行うことにより、即ち図５(b) に示されている制
御信号φ1 及びφ2 をそれぞれｉ回ハイレベルにするこ
とにより、全ての CAMセル１のテストが行える。

【００４８】

【発明の効果】以上に詳述した如く、本発明の連想記憶
装置によれば、マスクレジスタをシフトレジスタで構成
しているので、メモリのテストを行うに際して、全ての
テストパターンを外部からその都度入力せずとも、シフ
トレジスタに制御信号を入力するのみにて自動的に発生
されるので、作業性の向上が図れる。また、本発明の連
想記憶装置では、所定の信号がマスクレジスタに与えら
れた場合に、それを構成するシフトレジスタの初段に第
１の値、たとえば”１”が、また初段以外の各段には第
２の値、たとえば”０”が自動的にセットされるので、
メモリの各１ビットを順次テストする際のテストパター
ンの入力の手間が省かれ、テストに要する時間が短縮さ
れる。

【図面の簡単な説明】

【図１】従来の連想記憶装置を用いた TAGメモリの構成
例を示すブロック図である。

【図２】CAMセルの具体的構成を示す回路図である。

【図３】本発明の連想記憶装置を用いた TAGメモリの構
成例を示すブロック図である。

【図４】本発明の連想記憶装置のマスクレジスタの具体
的な回路構成例を示す回路図である。

【図５】本発明の連想記憶装置を用いた TAGメモリのテ
スト時の各制御信号の状態を示すタイミングチャートで
ある。

【符号の説明】

１ CAMセル ２ CAMアレイ ３ マッチライン ５ マスクレジスタ ６ マスクデータ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 内部に記憶しているデータと外部から入
   力されたデータとを比較する機能を有する複数のメモリ
   セルをマトリックス状に配列したメモリアレイと、 複数ビットのデータ列を保持する検索データレジスタ
   と、 該検索データレジスタに保持されているデータ列と前記
   マトリックス状のメモリアレイの一方向に配列されてい
   る全メモリセルが記憶しているデータとが一致している
   か否かを検出する一致検出手段と、 該一致検出手段による一致検出に際して、各ビットにお
   ける比較の機能を無効化する無効化手段と、 該無効化手段を機能させるか否かをそれぞれのビットに
   ついて設定するためのデータがセットされるマスクレジ
   スタとを備えた連想記憶装置において、 前記マスクレジスタは複数段の１ビットレジスタで構成
   されており、その保持しているデータ列の各ビットを順
   次的に各ビットレジスタ間でシフトすべくなしてあるこ
   とを特徴とする連想記憶装置。
2. 【請求項２】 マスクレジスタは、所定の信号が与えら
   れた場合に初段を第１の値に、他の各段を第２の値に設
   定する手段を備えたことを特徴とする請求項１に記載の
   連想記憶装置。