KR20000004886A - 출력 회로, 레벨 컨버터 회로, 논리 회로 및 오퍼레이션 앰프회로 - Google Patents

출력 회로, 레벨 컨버터 회로, 논리 회로 및 오퍼레이션 앰프회로 Download PDF

Info

Publication number
KR20000004886A
KR20000004886A KR1019980059302A KR19980059302A KR20000004886A KR 20000004886 A KR20000004886 A KR 20000004886A KR 1019980059302 A KR1019980059302 A KR 1019980059302A KR 19980059302 A KR19980059302 A KR 19980059302A KR 20000004886 A KR20000004886 A KR 20000004886A
Authority
KR
South Korea
Prior art keywords
circuit
level
input signal
power supply
output
Prior art date
Application number
KR1019980059302A
Other languages
English (en)
Other versions
KR100360704B1 (ko
Inventor
고지 오카다
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR20000004886A publication Critical patent/KR20000004886A/ko
Application granted granted Critical
Publication of KR100360704B1 publication Critical patent/KR100360704B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Abstract

본 발명은 CMOS 인버터 회로로 이루어지는 출력 회로에 있어서, MOS 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있는 출력 회로를 제공하는 것을 목적으로 한다.
전위 제어 회로(2)는 고전위측 전원(V1) 레벨로부터 PMOS 트랜지스터(TP)의 임계치만큼 낮은 전압과, 저전위측 전원(V2) 레벨로부터 NMOS 트랜지스터(TN)의 임계치만큼 높은 전압 사이의 전압을 기준 전압(V3)으로 하여 게이트에 공급한다. 그리고, 입력 신호(in)가 제1 레벨이 되면, 양 트랜지스터(TP, TN)의 소스 전위를 동기하여 상승시켜서, 트랜지스터(TP)의 소스 전위를 전원(V1) 레벨로 하고, 트랜지스터(TN)의 게이트 소스간 전압을 임계치보다 낮게 하며, 입력 신호(in)가 제2 레벨이 되면, 양 트랜지스터(TP, TN)의 소스 전위를 동기하여 하강시켜서, 트랜지스터(TN)의 소스 전위를 전원(V2) 레벨로 하고, 트랜지스터(TP)의 게이트 소스간 전압을 임계치보다 낮게 한다.

Description

출력 회로, 레벨 컨버터 회로, 논리 회로 및 오퍼레이션 앰프 회로
본 발명은 트랜지스터에 의해 구성되는 출력 회로 및 그 출력 회로를 구비한 레벨 컨버터 회로, 논리 회로, 오퍼레이션 앰프 회로에 관한 것으로, 상세하게는 그 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있는 출력 회로 및 그 출력 회로를 구비한 레벨 컨버터 회로, 논리 회로, 오퍼레이션 앰프 회로에 관한 것이다.
근래의 반도체 집적 회로 장치에서는 점점 더 미세화가 진행되고 있다. 그 때문에, 상기한 출력 회로에서는 이 회로를 구성하는 트랜지스터의 내압이 외부 전원 레벨보다도 낮게 되어 있다. 한편, 근래의 반도체 집적 회로 장치에서는 다기능 회로를 1칩화하는 것이 주류를 이루고 있다. 그 때문에, 상기한 출력 회로에서는 출력 신호의 진폭을 외부 전원 레벨까지 크게 할 필요가 있다. 그래서, 이러한 출력 회로에서는 트랜지스터의 파손을 방지하면서, 외부 전원 레벨에서 변화하는 출력 신호를 출력할 수 있게 하는 것이 요구되고 있다.
종래, CMOS 인버터 회로로 이루어지는 출력 회로에서는 외부로부터 고전위측 전원(Vdd(5 볼트)) 및 저전위측 전원(Vss(0 볼트))이 공급되어 구동되고 있는 것이 있다. 이 인버터 회로의 입력 단자에는 전원(Vdd, Vss) 레벨의 범위에서 풀 진폭으로 동작하는 입력 신호가 입력된다. 그리고, 인버터 회로의 출력 단자로부터는 그 입력 신호의 반전 신호가 출력 신호로서 출력된다.
한편, 상기한 바와 같이 근래의 반도체 집적 회로 장치의 미세화로 인해, 이 장치를 구성하는 MOS 트랜지스터의 내압이 전원(Vdd, Vss) 레벨보다 저하되고 있다. 그러나, 상기 출력 회로를 구성하는 MOS 트랜지스터는 전원(Vdd, Vss) 레벨의 범위에서 풀 진폭 동작하는 출력 신호를 출력하기 위해서는 그 내압이 전원(Vdd, Vss)의 차전압 이상 필요하다. 그 때문에, 출력 회로를 구성하는 MOS 트랜지스터로는 특별히 고내압의 MOS 트랜지스터가 준비된다. 구체적으로는 출력 회로를 구성하는 MOS 트랜지스터는 그 제조 공정에 있어서, 특별히 게이트 산화막 생성 공정을 2회 반복함으로써 게이트 절연막이 후막화되고, 고내압화되어 있다.
그 절연막을 후막화하는 형태에서는 MOS 트랜지스터의 특성의 격차가 커질 뿐 아니라, 특별한 공정이 필요하기 때문에, 반도체 집적 회로 장치의 제조 비용이 상승한다고 하는 문제가 생긴다.
또, MOS 트랜지스터의 게이트 절연막을 후막화하면, 트랜지스터의 임계치가 높아지고, 온 저항이 커진다. 그 때문에, 트랜지스터의 구동 능력이 저하되어 버린다. 따라서, 트랜지스터의 구동 능력을 향상시키기 위해서는 트랜지스터의 사이즈를 크게 할 필요가 있고, 이것은 반도체 집적 회로 장치의 고집적화의 방해가 된다.
그래서, MOS 트랜지스터의 내압을 높이지 않고, 전원(Vdd, Vss) 레벨에서 변화하는 출력 신호를 출력할 수 있는 출력 회로가 필요하게 되었다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 CMOS 인버터 회로로 이루어지는 출력 회로에 있어서, MOS 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있는 출력 회로 및 그 출력 회로를 구비한 레벨 컨버터 회로, 논리 회로 및 오퍼레이션 앰프 회로를 제공하는데 있다.
도 1은 본 발명의 원리 설명도.
도 2는 제1 실시 형태에 있어서의 출력 회로를 도시하는 회로도.
도 3은 제1 실시 형태에 있어서의 출력 회로의 동작을 도시하는 파형도.
도 4는 제2 실시 형태에 있어서의 출력 회로를 도시하는 회로도.
도 5는 제3 실시 형태에 있어서의 레벨 컨버터 회로를 도시하는 회로도.
도 6은 제4 실시 형태에 있어서의 레벨 컨버터 회로를 도시하는 회로도.
도 7은 제5 실시 형태에 있어서의 레벨 컨버터 회로를 도시하는 회로도.
도 8은 제6 실시 형태에 있어서의 레벨 컨버터 회로를 도시하는 회로도.
도 9는 제7 실시 형태에 있어서의 NAND 회로를 도시하는 회로도.
도 10은 제8 실시 형태에 있어서의 오퍼레이션 앰프 회로를 도시하는 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
1: CMOS 인버터 회로
2: 전위 제어 회로
TP: PMOS 트랜지스터
TN: NMOS 트랜지스터
V1: 외부 전원으로서의 고전위측 전원
V2: 외부 전원으로서의 저전위측 전원
V3: 기준 전압
in: 입력 신호
out: 출력 신호
출력 회로는 CMOS 인버터 회로(1)로 구성되고, 2치화된 입력 신호(in)에 기초하여 외부 전원(V1, V2) 레벨에서 변화하는 출력 신호(out)를 출력한다. 전위 제어 회로(2)는 고전위측 전원(V1) 레벨로부터 PMOS 트랜지스터(TP)의 임계치만큼 낮은 전압과, 저전위측 전원(V2) 레벨로부터 NMOS 트랜지스터(TN)의 임계치만큼 높은 전압 사이의 전압을 기준 전압(V3)으로서 각 트랜지스터(TP, TN)의 게이트에 공급하고, 상기 입력 신호(in)가 제1 레벨이 되면, 양 트랜지스터(TP, TN)의 소스 전위를 동기하여 상승시켜서, PMOS 트랜지스터(TP)의 소스 전위를 고전위측 전원(V1) 레벨로 하고, NMOS 트랜지스터(TN)의 게이트 소스간 전압을 그 임계치보다 낮게 하며, 상기 입력 신호(in)가 제2 레벨이 되면, 양 트랜지스터(TP, TN)의 소스 전위를 동기하여 하강시켜서, NMOS 트랜지스터(TN)의 소스 전위를 저전위측 전원(V2) 레벨로 하고, PMOS 트랜지스터(TP)의 게이트 소스간 전압을 그 임계치보다 낮게 한다.
상기 전위 제어 회로는 고전위측 전원 레벨로부터 PMOS 트랜지스터의 임계치만큼 낮은 전압과, 저전위측 전원 레벨로부터 NMOS 트랜지스터의 임계치만큼 높은 전압 사이의 정전압을 기준 전압으로서 각 트랜지스터의 게이트에 공급하는 기준 전압 발생 회로와, 상기 입력 신호가 제1 레벨이 되면, 양 트랜지스터의 소스 전위를 동기하여 상승시켜서, PMOS 트랜지스터의 소스 전위를 고전위측 전원 레벨로 하고, NMOS 트랜지스터의 게이트 소스간 전압을 그 임계치보다 낮게 하며, 상기 입력 신호가 제2 레벨이 되면, 양 트랜지스터의 소스 전위를 동기하여 하강시켜서, NMOS 트랜지스터의 소스 전위를 저전위측 전원 레벨로 하고, PMOS 트랜지스터의 게이트 소스간 전압을 그 임계치보다 낮게 하는 소스 전위 제어 회로로 구성하였다.
상기 소스 전위 제어 회로는 상기 PMOS 트랜지스터의 소스와 고전위측 전원 사이에 개재되고, 그 게이트에 고전위측 전원 레벨과 상기 기준 전압 레벨 사에서 변화하는 제1 입력 신호가 입력되는 NMOS 트랜지스터로 이루어지는 제1 소스 폴로어 회로(follower circuit)와, 상기 NMOS 트랜지스터의 소스와 저전위측 전원 사이에 개재되며, 그 게이트에 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하고, 또한 상기 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하는 제2 입력 신호가 입력되는 PMOS 트랜지스터로 이루어지는 제2 소스 폴로어 회로로 구성하였다.
상기 소스 전위 제어 회로는 동작 전원으로서 고전위측 전원과 상기 기준 전압 레벨의 전원이 공급되고, 그 입력 단자에 고전위측 전원 레벨과 상기 기준 전압 레벨 사이에서 변화하는 제1 입력 신호가 입력됨과 함께, 그 입력 신호에 기초한 출력 신호를 상기 PMOS 트랜지스터의 소스에 공급하는 제1 인버터 회로와, 동작 전원으로서 상기 기준 전압 레벨의 전원과 저전위측 전원이 공급되고, 그 입력 단자에 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하며, 또한 상기 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하는 제2 입력 신호가 입력되고, 그 입력 신호에 기초한 출력 신호를 상기 NMOS 트랜지스터의 소스에 공급하는 제2 인버터 회로로 구성하였다.
상기 소스 전위 제어 회로는 상기 출력 신호의 상승시에 있어서는 상기 NMOS 트랜지스터의 소스 전위를 변화시키는 타이밍을 상기 PMOS 트랜지스터의 소스 전위를 변화시키는 타이밍보다 빠르게 하고, 상기 출력 신호의 하강시에 있어서는 상기 NMOS 트랜지스터의 소스 전위를 변화시키는 타이밍을 상기 PMOS 트랜지스터의 소스 전위를 변화시키는 타이밍보다 느리게 하였다.
레벨 컨버터 회로는 상기 출력 회로와 입력 신호를 상기 제1 입력 신호와, 그 제1 입력 신호와 동기하여 같은 방향으로 변화하는 제2 입력 신호로 변환하고, 그 변환한 제1 및 제2 입력 신호를 상기 출력 회로에 출력하는 입력 신호 변환 회로를 구비하였다.
상기 레벨 컨버터 회로의 상기 입력 신호 변환 회로는 고전위측 전원과 상기 기준 전압 레벨 전원 사이에 제1 커런트 미러 회로와 저항을 직렬로 접속하고, 상기 입력 신호에 기초하여 제1 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제1 스위치 회로로 구성하며, 제1 커런트 미러 회로와 저항과의 접속점으로부터 상기 제1 입력 신호를 상기 출력 회로에 출력하는 제1 입력 신호 변환 회로부와, 상기 기준 전압 레벨의 전원과 저전위측 전원 사이에 제2 커런트 미러 회로와 저항을 직렬로 접속하고, 상기 입력 신호에 기초하여 제2 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제2 스위치 회로로 구성하며, 제2 커런트 미러 회로와 저항과의 접속점으로부터 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하는 상기 제2 입력 신호를 상기 출력 회로에 출력하는 제2 입력 신호 변환 회로부로 이루어진다.
상기 레벨 컨버터 회로의 상기 입력 신호 변환 회로는 고전위측 전원과 상기 기준 전압 레벨 전원 사이에 제1 및 제3 커런트 미러 회로를 직렬로 접속하고, 상기 입력 신호에 기초하여 제1 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제1 스위치 회로와, 상기 입력 신호에 기초하여 제3 커런트 미러 회로를 상기 제1 커런트 미러 회로에 대하여 상보 동작시키는 제3 스위치 회로로 구성하며, 양 커런트 미러 회로의 접속점으로부터 상기 제1 입력 신호를 상기 출력 회로에 출력하는 제1 입력 신호 변환 회로부와, 상기 기준 전압 레벨의 전원과 저전위측 전원 사이에 제2 및 제4 커런트 미러 회로를 직렬로 접속하고, 상기 입력 신호에 기초하여 제2 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제2 스위치 회로와, 상기 입력 신호에 기초하여 제4 커런트 미러 회로를 상기 제2 커런트 미러 회로에 대하여 상보 동작시키는 제4 스위치 회로로 구성하며, 양 커런트 미러 회로의 접속점으로부터 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하는 상기 제2 입력 신호를 상기 출력 회로에 출력하는 제2 입력 신호 변환 회로부로 이루어진다.
상기 레벨 컨버터 회로의 상기 입력 신호는 상기 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하는 신호로서, 상기 입력 신호 변환 회로는 고전위측 전원과 상기 기준 전압 레벨 전원 사이에 제1 및 제3 커런트 미러 회로를 직렬로 접속하고, 상기 입력 신호에 기초하여 제1 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제1 스위치 회로와, 상기 입력 신호에 기초하여 제3 커런트 미러 회로를 상기 제1 커런트 미러 회로에 대하여 상보 동작시키는 제3 스위치 회로로 구성하며, 양 커런트 미러 회로의 접속점으로부터 상기 제1 입력 신호를 상기 출력 회로에 출력하는 제1 입력 신호 변환 회로부와, 상기 입력 신호를 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하는 상기 제2 입력 신호로서 상기 출력 회로에 출력하는 제2 입력 신호 변환 회로부로 이루어진다.
상기 레벨 컨버터 회로의 상기 입력 신호 변환 회로는 상기 제1 입력 신호 레벨을 고전위측 전원 레벨로 전환하는 제1 커런트 미러 회로와, 상기 제1 입력 신호 레벨을 상기 기준 전압 레벨로 전환하는 제3 커런트 미러 회로와, 상기 제1 입력 신호의 레벨을 상기 입력 신호가 변화할 때까지 유지하는 제1 래치 회로와, 제1 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제1 스위치 회로와, 제1 커런트 미러 회로에 대하여 제3 커런트 미러 회로를 상보 동작시키는 제3 스위치 회로로 구성한 제1 입력 신호 변환 회로부와, 상기 제2 입력 신호 레벨을 상기 기준 전압 레벨로 전환하는 제2 커런트 미러 회로와, 상기 제2 입력 신호 레벨을 저전위측 전원으로 전환하는 제4 커런트 미러 회로와, 상기 제2 입력 신호의 레벨을 상기 입력 신호가 변화할 때까지 유지하는 제2 래치 회로와, 제2 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제2 스위치 회로와, 제4 커런트 미러 회로에 대하여 제4 커런트 미러 회로를 상보 동작시키는 제4 스위치 회로로 구성한 제2 입력 신호 변환 회로부와, 상기 입력 신호를 단사 펄스 신호로 변환하고, 제1 및 제2 스위치 회로를 통해 제1 및 제2 커런트 미러 회로를 동기하여 소정 시간만큼 활성화시킴과 함께, 제3 및 제4 스위치 회로를 통해 제3 및 제4 커런트 미러 회로를 동기하여 소정 시간만큼 활성화시키는 단사 회로로 이루어진다.
본 발명의 논리 회로는 출력 회로를 그 출력단에 구비하였다.
본 발명의 오퍼레이션 앰프 회로는 출력 회로를 그 출력단에 구비하였다.
따라서, 본 발명은 전위 제어 회로(2)에 의해서, 입력 신호(in)가 제1 레벨이 되면, 양 트랜지스터(TP, TN)의 소스 전위가 동기하여 상승되어, PMOS 트랜지스터(TP)의 소스 전위가 고전위측 전원(V1) 레벨이 되고, NMOS 트랜지스터(TN)의 게이트 소스간 전압이 그 임계치보다 낮아진다. 한편, 입력 신호(in)가 제2 레벨이 되면, 양 트랜지스터(TP, TN)의 소스 전위가 동기하여 하강되어, NMOS 트랜지스터(TN)의 소스 전위가 저전위측 전원(V2) 레벨이 되고, PMOS 트랜지스터(TP)의 게이트 소스간 전압이 그 임계치보다 낮아진다. 즉, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 인가하는 전압을 외부 전원(V1, V2)의 차전압 이하로 하면서, 외부 전원(V1, V2) 레벨의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력된다. 따라서, 각 트랜지스터(TP1, TN1)의 내압을 높이지 않고, 각 트랜지스터(TP1, TN1)의 내압을 초과하는 진폭의 출력 신호(out)를 출력할 수 있다.
본 발명에 따른 출력 회로는 기준 전압 발생 회로 및 소스 전위 제어 회로에 의해, 입력 신호가 제1 레벨이 되면, 양 트랜지스터의 소스 전위가 동기하여 상승되어, PMOS 트랜지스터의 소스 전위가 고전위측 전원 레벨이 되고, NMOS 트랜지스터의 게이트 소스간 전압이 그 임계치보다 낮아진다. 한편, 입력 신호가 제2 레벨이 되면, 양 트랜지스터의 소스 전위가 동기하여 하강되어, NMOS 트랜지스터의 소스 전위가 저전위측 전원 레벨이 되고, PMOS 트랜지스터의 게이트 소스간 전압이 그 임계치보다 낮아진다. 즉, 각 트랜지스터의 게이트와 소스 드레인 사이에 인가하는 전압을 외부 전원의 차전압 이하로 하면서, 외부 전원 레벨의 범위에서 풀 진폭 동작하는 출력 신호가 출력된다. 따라서, 각 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있다.
본 발명의 출력 회로는 제1 입력 신호가 고전위측 전원 레벨, 제2 입력 신호가 기준 전압 레벨이 되면, 제1 및 제2 소스 폴로어 회로에 의해서, 양 트랜지스터의 소스 전위가 동기하여 상승되어, PMOS 트랜지스터의 소스 전위가 고전위측 전원 레벨이 되고, NMOS 트랜지스터의 게이트 소스간 전압이 그 임계치보다 낮아진다(게이트 소스간 전압 제로). 한편, 제1 입력 신호가 기준 전압 레벨, 제2 입력 신호가 저전위측 전원 레벨이 되면, 제1 및 제2 소스 폴로어 회로에 의해, 양 트랜지스터의 소스 전위가 동기하여 하강되어, NMOS 트랜지스터의 소스 전위가 저전위측 전원 레벨이 되고, PMOS 트랜지스터의 게이트 소스간 전압이 그 임계치보다 낮아진다(게이트 소스간 전압 제로). 즉, 각 트랜지스터의 게이트와 소스 드레인 사이에 인가하는 전압을 외부 전원의 차전압 이하로 하면서, 외부 전원 레벨의 범위에서 풀 진폭 동작하는 출력 신호가 출력된다. 따라서, 각 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있다.
본 발명은 제1 입력 신호가 고전위측 전원 레벨, 제2 입력 신호가 기준 전압 레벨이 되면, 제1 및 제2 인버터 회로에 의해서, 양 트랜지스터의 소스 전위가 동기하여 하강되어, NMOS 트랜지스터의 소스 전위가 저전위측 전원 레벨이 되고, PMOS 트랜지스터의 게이트 소스간 전압이 그 임계치보다 낮아진다(게이트 소스간 전압 제로). 한편, 제1 입력 신호가 기준 전압 레벨, 제2 입력 신호가 저전위측 전원 레벨이 되면, 제1 및 제2 인버터 회로에 의해, 양 트랜지스터의 소스 전위가 동기하여 상승되어, PMOS 트랜지스터의 소스 전위가 고전위측 전원 레벨이 되고, NMOS 트랜지스터의 게이트 소스간 전압이 그 임계치보다 낮아진다(게이트 소스간 전압 제로). 즉, 각 트랜지스터의 게이트와 소스 드레인 사이에 인가하는 전압을 외부 전원의 차전압 이하로 하면서, 외부 전원 레벨의 범위에서 풀 진폭 동작하는 출력 신호가 출력된다. 따라서, 각 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있다.
본 발명은 소스 전위 제어 회로에 의해서, 출력 신호의 상승시에 있어서는 NMOS 트랜지스터의 소스 전위를 변화시키는 타이밍이 PMOS 트랜지스터의 소스 전위를 변화시키는 타이밍보다 빨라지고, 출력 신호의 하강시에 있어서는 NMOS 트랜지스터의 소스 전위를 변화시키는 타이밍이 PMOS 트랜지스터의 소스 전위를 변화시키는 타이밍보다 느려진다. 그렇게 하면, 양 트랜지스터의 소스간에 그 내압을 초과는 전위차가 생기는 경우는 없다. 따라서, 양 트랜지스터의 파손을 미연에 방지할 수 있다.
본 발명은 입력 신호 변환 회로는 입력 신호를 제1 입력 신호와 그 제1 입력 신호와 동기하여 같은 방향으로 변화하는 제2 입력 신호로 변환하고, 그 변환한 입력 신호를 각각 출력 회로에 출력한다. 그렇게 하면, 출력 회로에서는 제1 및 제2 입력 신호에 기초하여 각 트랜지스터의 게이트와 소스 드레인 사이에 인가하는 전압을 외부 전원의 차전압 이하로 하면서, 외부 전원 레벨의 범위에서 풀 진폭 동작하는 출력 신호가 출력된다. 따라서, 각 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있다.
본 발명은 제1 입력 신호 변환 회로부는 입력 신호에 기초하여 제1 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하여 고전위측 전원 레벨과 기준 전압 레벨 사이에서 변화하는 제1 입력 신호를 생성하고, 그 입력 신호를 출력 회로에 출력한다. 제2 입력 신호 변환 회로부는 입력 신호에 기초하여 제2 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하여 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하고, 또한 제1 입력 신호와 동기하여 같은 방향으로 변화하는 제2 입력 신호를 생성하며, 그 입력 신호를 출력 회로에 출력한다. 그렇게 하면, 출력 회로에서는 제1 및 제2 입력 신호에 기초하여 각 트랜지스터의 게이트와 소스 드레인 사이에 인가하는 전압을 외부 전원의 차전압 이하로 하면서, 외부 전원 레벨의 범위에서 풀 진폭 동작하는 출력 신호가 출력된다. 따라서, 각 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있다.
본 발명은 제1 입력 신호 변환 회로부는 입력 신호에 기초하여 제1 및 제3 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하여 고전위측 전원 레벨과 기준 전압 레벨 사이에서 변화하는 제1 입력 신호를 생성하고, 그 입력 신호를 출력 회로에 출력한다. 제2 입력 신호 변환 회로부는 입력 신호에 기초하여 제2 및 제4 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하여 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하고, 또한 제1 입력 신호와 동기하여 같은 방향으로 변화하는 제2 입력 신호를 생성하며, 그 입력 신호를 출력 회로에 출력한다. 그렇게 하면, 출력 회로에서는, 제1 및 제2 입력 신호에 기초하여 각 트랜지스터의 게이트와 소스 드레인 사이에 인가하는 전압을 외부 전원의 차전압 이하로 하면서, 외부 전원 레벨의 범위에서 풀 진폭 동작하는 출력 신호가 출력된다. 따라서, 각 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있다.
본 발명은 제1 입력 신호 변환 회로부는 입력 신호에 기초하여 제1 및 제3 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하여 고전위측 전원 레벨과 기준 전압 레벨 사이에서 변화하는 제1 입력 신호를 생성하며, 그 입력 신호를 출력 회로에 출력한다. 제2 입력 신호 변환 회로부는 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하는 입력 신호를 제1 입력 신호와 동기하여 같은 방향으로 변화하는 제2 입력 신호로서 출력 회로에 출력한다. 그렇게 하면, 출력 회로에서는 제1 및 제2 입력 신호에 기초하여 각 트랜지스터의 게이트와 소스 드레인 사이에 인가하는 전압을 외부 전원의 차전압 이하로 하면서, 외부 전원 레벨의 범위에서 풀 진폭 동작하는 출력 신호가 출력된다. 따라서, 각 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있다.
본 발명은 단사 회로는 입력 신호를 단사 펄스 신호로 변환하고, 제1 및 제2 스위치 회로를 통해 제1 및 제2 커런트 미러 회로를 동기하여 소정 시간만큼 활성화시킴과 함께, 제3 및 제4 스위치 회로를 통해 제3 및 제4 커런트 미러 회로를 동기하여 소정 시간만큼 활성화시킨다. 그렇게 하면, 제1 입력 신호 변환 회로부는 제1 및 제3 커런트 미러 회로가 소정 시간만큼 활성화되지만 제1 래치 회로의 래치 동작에 의해서, 입력 신호에 기초하는 신호로서, 고전위측 전원 레벨과 기준 전압 레벨 사이에서 변화하는 제1 입력 신호를 생성하고, 그 입력 신호를 출력 회로에 출력한다. 제2 입력 신호 변환 회로부는 제2 및 제4 커런트 미러 회로가 소정 시간만큼 활성화되지만 제2 래치 회로의 래치 동작에 의해서, 입력 신호에 기초하는 신호로서, 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하고, 또한 제1 입력 신호와 동기하여 같은 방향으로 변화하는 제2 입력 신호를 생성하며, 그 입력 신호를 출력 회로에 출력한다. 그렇게 하면, 출력 회로에서는 제1 및 제2 입력 신호에 기초하여 각 트랜지스터의 게이트와 소스 드레인 사이에 인가하는 전압을 외부 전원의 차전압 이하로 하면서, 외부 전원 레벨의 범위에서 풀 진폭 동작하는 출력 신호가 출력된다. 따라서, 각 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있다.
본 발명의 논리 회로의 출력단에는 상기 출력 회로가 구비되어 있기 때문에, CMOS 인버터 회로의 양 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 논리 회로의 출력 신호를 출력할 수 있다.
본 발명의 오퍼레이션 앰프 회로의 출력단에는 상기 출력 회로가 구비되어 있기 때문에, CMOS 인버터 회로의 양 트랜지스터의 내압을 높이지 않고, 각 트랜지스터의 내압을 초과하는 진폭의 오퍼레이션 앰프 회로의 출력 신호를 출력할 수 있다.
(제1 실시 형태)
이하, 본 발명을 구체화한 제1 실시 형태를 도 2 및 도 3에 따라서 설명한다.
도 2는 본 실시 형태에 있어서의 출력 회로(10)를 나타낸다. 출력 회로(10)는 PMOS 트랜지스터(TP1) 및 NMOS 트랜지스터(TN1)로 이루어지는 CMOS 인버터 회로(11), 전위 제어 회로를 구성하는 소스 전위 제어 회로로서의 제1 및 제2 소스 폴로어 회로(12, 13)로 구성된다.
PMOS 트랜지스터(TP1)의 소스, 즉 노드(N1)에는 상기 제1 소스 폴로어 회로(12)를 구성하는 NMOS 트랜지스터(TN2)를 통해, 외부로부터 고전위측 전원(Vdd(5 볼트))이 공급된다. 또, NMOS 트랜지스터(TN1)의 소스, 즉 노드(N2)에는 상기 제2 소스 폴로어 회로(13)를 구성하는 PMOS 트랜지스터(TP2)를 통해, 외부로부터 저전위측 전원(Vss(0 볼트))이 공급된다. 또한, 본 실시 형태에서는 각 트랜지스터(TP1, TN1)의 내압은 각각 2.5 볼트로 되어 있다. 그리고, 인버터 회로(11)의 입력 단자에는 전원(Vdd, Vss)의 중간 레벨에서 일정한 기준 전압으로서의 중간 전압(Vb(2.5 볼트))이 공급된다. 이 중간 전압(Vb)은 출력 회로(10)와 동일 칩상에 탑재되는 전위 제어 회로를 구성하는 기준 전압 발생 회로로서의 전압 발생 회로(14)에 의해 생성된다.
상기 NMOS 트랜지스터(TN2)의 게이트에는 도 3에 도시된 바와 같이 중간 전압(Vb) 레벨과 고전위측 전원(Vdd) 레벨 사이에서 변화하는 제1 입력 신호(in1)가 입력된다. 그리고, 이 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN2)의 소스, 즉 상기 노드(N1)의 전위가 거의 중간 전압(Vb(Vb-Vth)) 레벨이 된다. 한편, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 되면, 상기 노드(N1)의 전위가 거의 고전위측 전원(Vdd(Vdd-Vth)) 레벨이 된다.
상기 PMOS 트랜지스터(TP2)의 게이트에는 도 3에 도시된 바와 같이 저전위측 전원(Vss) 레벨과 중간 전압(Vb) 레벨 사이에서 변화하는 제2 입력 신호(in2)가 입력된다. 그리고, 이 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 되면, PMOS 트랜지스터(TP2)의 소스, 즉 상기 노드(N2)의 전위가 거의 저전위측 전원(Vss(Vss+Vth)) 레벨이 된다. 한편, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 되면, 상기 노드(N2)의 전위가 거의 중간 전압(Vb(Vb+Vth)) 레벨이 된다.
그리고, 출력 회로(10)는 제1 및 제2 입력 신호(in1, in2)에 기초하여 인버터 회로(11)의 출력 단자로부터 전원(Vdd, Vss) 레벨에서 변화하는 출력 신호(out)가 출력되도록 구성되어 있다.
이와 같이 구성된 출력 회로(10)는 도 3에 도시된 바와 같이 동작한다. 즉, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 되고, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 되면, 상기한 바와 같이 노드(N1)의 전위가 중간 전압(Vb) 레벨이 되며, 노드(N2)의 전위가 저전위측 전원(Vss) 레벨이 된다.
노드(N1)의 전위가 중간 전압(Vb) 레벨이 되면, 상기 PMOS 트랜지스터(TP1)의 게이트 소스간 전압이 0볼트가 되기 때문에, 이 트랜지스터(TP1)가 오프된다. 또, 노드(N2)의 전위가 저전위측 전원(Vss) 레벨이 되면, 상기 NMOS 트랜지스터(TN1)의 게이트 소스간 전압이 2.5 볼트가 되기 때문에, 이 트랜지스터(TN1)가 온된다. 따라서, 출력 회로(10)의 출력 신호(out)는 저전위측 전원(Vss) 레벨이 된다.
또, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 되고, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 되면, 상기한 바와 같이 노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되며, 노드(N2)의 전위가 중간 전압(Vb) 레벨이 된다.
노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되면, 상기 PMOS 트랜지스터(TP1)의 게이트 소스간 전압이 2.5 볼트가 되기 때문에, 이 트랜지스터(TP1)가 온된다. 또, 노드(N2)의 전위가 중간 전압(Vb) 레벨이 되면, 상기 NMOS 트랜지스터(TN1)의 게이트 소스간 전압이 0 볼트가 되기 때문에, 이 트랜지스터(TN1)가 오프된다. 따라서, 출력 회로(10)의 출력 신호(out)는 고전위측 전원(Vdd) 레벨이 된다.
즉, 본 실시 형태의 출력 회로(10)에서는 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 되고, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 되면, 그 출력 신호(out)가 저전위측 전원(Vss) 레벨이 되며, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 되고, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 되면, 그 출력 신호(out)가 고전위측 전원(Vdd) 레벨이 된다.
또한, 이 출력 회로(10)에서는 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)를 출력할 수 있다.
또한, 본 실시 형태에서는 도 3에 도시된 바와 같이 출력 신호(out)의 상승시에 있어서, 제2 입력 신호(in2)의 상승을 제1 입력 신호(in1)의 상승보다 빠르게 하고, 노드(N2)의 전위를 상승시키는 타이밍을 노드(N1)의 전위를 상승시키는 타이밍보다 빠르게 하고 있다. 또, 출력 신호(out)의 하강시에는 제2 입력 신호(in2)의 하강을 제1 입력 신호(in1)의 하강보다 느리게 하고, 노드(N2)의 전위를 하강시키는 타이밍을 노드(N1)의 전위를 하강시키는 타이밍보다 느리게 하고 있다. 이와 같이 함으로써, 노드(N1, N2) 사이에 각 트랜지스터(TP1, TN1)의 내압을 초과하는 큰 전위차가 생기지 않도록 할 수 있다. 따라서, PMOS 트랜지스터(TP1) 및 NMOS 트랜지스터(TN1)의 파손을 미연에 방지할 수 있다.
상기한 바와 같이, 본 실시 형태에서는 이하에 나타내는 효과 작용을 얻을 수 있다.
(1) 본 실시 형태의 출력 회로(10)에서는 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력된다. 즉, 이 출력 회로(10)에서는 각 트랜지스터(TP1, TN1)의 내압을 높이지 않고, 각 트랜지스터(TP1, TN1)의 내압을 초과하는 진폭의 출력 신호(out)를 출력할 수 있다.
(2) 본 실시 형태에서는 도 3에 도시된 바와 같이 출력 신호(out)의 상승시에 있어서, 제2 입력 신호(in2)의 상승을 제1 입력 신호(in1)의 상승보다 빠르게 하고, 노드(N2)의 전위를 상승시키는 타이밍을 노드(N1)의 전위를 상승시키는 타이밍보다 빠르게 하도록 하였다. 또, 출력 신호(out)의 하강시에는 제2 입력 신호(in2)의 하강을 제1 입력 신호(in1)의 하강보다 느리게 하고, 노드(N2)의 전위를 하강시키는 타이밍을 노드(N1)의 전위를 하강시키는 타이밍보다 느리게 하도록 하였다. 그 때문에, 노드(N1, N2) 사이에 각 트랜지스터(TP1, TN1)의 내압을 초과하는 큰 전위차가 생기지 않도록 할 수 있다. 따라서, PMOS 트랜지스터(TP1) 및 NMOS 트랜지스터(TN1)의 파손을 미연에 방지할 수 있다.
(제2 실시 형태)
이하, 본 발명을 구체화한 제2 실시 형태를 도 4에 따라서 설명한다. 또한, 본 실시 형태에서는 도 2에 나타내는 제1 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙여서 그 상세한 설명을 생략한다.
도 4는 본 실시 형태에 있어서의 출력 회로(10a)를 나타낸다. 본 실시 형태의 출력 회로(10a)는 상기 제1 및 제2 소스 폴로어 회로(12, 13)가 동일하게 전위 제어 회로를 구성하는 소스 전위 제어 회로로서의 제1 및 제2 인버터 회로(15, 16)로 치환되어 있다. 즉, 노드(N1)에는 제1 인버터 회로(15)의 출력 신호가 출력되고, 노드(N2)에는 제2 인버터 회로(16)의 출력 신호가 출력된다.
제1 인버터 회로(15)에는 동작 전원으로서 고전위측 전원(Vdd) 및 중간 전압(Vb) 레벨의 전원이 공급된다. 제1 인버터 회로(15)의 입력 단자에는 고전위측 전원(Vdd) 레벨과 중간 전압(Vb) 레벨과의 사이에서 변화하는 제1 입력 신호(in1)가 입력된다. 그리고, 이 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 되면, 제1 인버터 회로(15)의 출력 단자, 즉 상기 노드(N1)의 전위가 중간 전압(Vb) 레벨이 된다. 한편, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 되면, 상기 노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 된다.
제2 인버터 회로(16)에는 동작 전원으로서 중간 전압(Vb) 레벨의 전원 및 저전위측 전원(Vss)이 공급된다. 제2 인버터 회로(16)의 입력 단자에는 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨 사이에서 변화하는 제2 입력 신호(in2)가 입력된다. 그리고, 이 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 되면, 제2 인버터 회로(16)의 출력 단자, 즉 상기 노드(N2)의 전위가 저전위측 전원(Vss) 레벨이 된다. 한편, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 되면, 상기 노드(N2)의 전위가 중간 전압(Vb) 레벨이 된다.
그리고, 출력 회로(10a)는 제1 및 제2 입력 신호(in1, in2)에 기초하여 인버터 회로(11)의 출력 단자로부터 전원(Vdd, Vss) 레벨의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력되도록 구성되어 있다.
이와 같이 구성된 출력 회로(10a)에서는 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 되고, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 되면, 상기한 바와 같이 노드(N1)의 전위가 중간 전압(Vb) 레벨이 되며, 노드(N2)의 전위가 저전위측 전원(Vss) 레벨이 된다.
노드(N1)의 전위가 중간 전압(Vb) 레벨이 되면, 상기 PMOS 트랜지스터(TP1)의 게이트 소스간 전압이 0 볼트가 되기 때문에, 이 트랜지스터(TP1)가 오프된다. 또, 노드(N2)의 전위가 저전위측 전원(Vss) 레벨이 되면, 상기 NMOS 트랜지스터(TN1)의 게이트 소스간 전압이 2.5 볼트가 되기 때문에, 이 트랜지스터(TN1)가 온된다. 따라서, 출력 회로(10a)의 출력 신호(out)는 저전위측 전원(Vss) 레벨이 된다.
또, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 되고, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 되면, 상기한 바와 같이 노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되며, 노드(N2)의 전위가 중간 전압(Vb) 레벨이 된다.
노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되면, 상기 PMOS 트랜지스터(TP1)의 게이트 소스간 전압이 2.5 볼트가 되기 때문에, 이 트랜지스터(TP1)가 온된다. 또, 노드(N2)의 전위가 중간 전압(Vb) 레벨이 되면, 상기 NMOS 트랜지스터(TN1)의 게이트 소스간 전압이 0 볼트가 되기 때문에, 이 트랜지스터(TN1)가 오프된다. 따라서, 출력 회로(10a)의 출력 신호(out)는 고전위측 전원(Vdd) 레벨이 된다.
즉, 본 실시 형태의 출력 회로(10a)에서는 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 되고, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 되면, 그 출력 신호(out)가 저전위측 전원(Vss) 레벨이 되며, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 되고, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 되면, 그 출력 신호(out)가 고전위측 전원(Vdd) 레벨이 된다.
또, 이 출력 회로(10a)에서는 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)를 출력할 수 있다.
또한, 본 실시 형태에 있어서도 상기 제1 실시 형태와 같이, 노드(N1, N2) 사이에 각 트랜지스터(TP1, TN1)의 내압을 초과하는 큰 전위차가 생기지 않도록 하기 위해서, 출력 신호(out)의 상승시에 있어서, 노드(N2)의 전위를 상승시키는 타이밍을 노드(N1)의 전위를 상승시키는 타이밍보다 빠르게 하고, 출력 신호(out)의 하강시에 있어서, 노드(N2)의 전위를 하강시키는 타이밍을 노드(N1)의 전위를 하강시키는 타이밍보다 느리게 하고 있다.
즉, 본 실시 형태에서는 출력 신호(out)의 상승시에 있어서, 제2 입력 신호(in2)의 하강을 제1 입력 신호(in1)의 하강보다 빠르게 하고, 출력 신호(out)의 하강시에 있어서, 제2 입력 신호(in2)의 상승을 제1 입력 신호(in1)의 상승보다 느리게 한다. 이와 같이 함으로써, 노드(N1, N2) 사이에 각 트랜지스터(TP1, TN1)의 내압을 초과하는 큰 전위차가 생기지 않기 때문에, PMOS 트랜지스터(TP1) 및NMOS 트랜지스터(TN1)의 파손을 미연에 방지할 수 있다.
상기한 바와 같이, 본 실시 형태에서는 다음과 같은 작용 효과를 얻을 수 있다.
(1) 본 실시 형태의 출력 회로(10a)에서는 제1 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력된다. 즉, 이 출력 회로(10a)에서는 각 트랜지스터(TP1, TN1)의 내압을 높이지 않고, 각 트랜지스터(TP1, TN1)의 내압을 초과하는 진폭의 출력 신호(out)를 출력할 수 있다.
(2) 본 실시 형태에서는 상기 제1 및 제2 소스 폴로어 회로(12, 13) 대신에 제1 및 제2 인버터 회로(15, 16)를 사용하고 있기 때문에, 노드(N1, N2)의 전위가 각 트랜지스터(TP1, TN1)의 임계치(Vth)만큼 저하하거나 또는 상승하는 일이 없다. 따라서, 확실히 출력 신호(out)를 전원(Vdd, Vss) 레벨의 범위에서 풀 진폭 동작시킬 수 있다.
(제3 실시 형태)
이하, 본 발명을 구체화한 제3 실시 형태를 도 5에 따라서 설명한다. 또한, 본 실시 형태에서는 도 4에 나타내는 제2 실시 형태의 출력 회로(10a)를 본 실시 형태에 있어서의 레벨 컨버터 회로(20)의 출력단에 구비하고 있다. 따라서, 제2 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙여서 그 상세한 설명을 생략한다.
도 5는 본 실시 형태의 레벨 컨버터 회로(20)를 나타낸다. 레벨 컨버터 회로(20)는 입력 회로(21) 및 상기 출력 회로(10a)로 구성된다. 입력 회로(21)는 PMOS 트랜지스터(TP3∼TP6), NMOS 트랜지스터(TN3∼TN5) 및 저항(R1, R2)으로 이루어진다.
NMOS 트랜지스터(TN3)의 드레인은 NMOS 트랜지스터(TN4) 및 PMOS 트랜지스터(TP3)를 통해 고전위측 전원(Vdd)에 접속되고, 그 소스에는 저전위측 전원(Vss)이 공급된다. NMOS 트랜지스터(TN3)의 게이트에는 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨 사이에서 변화하는 입력 신호(in0)가 입력된다. 또, PMOS 트랜지스터(TN4)의 게이트에는 중간 전압(Vb)이 공급된다.
PMOS 트랜지스터(TP3, TP4)는 커런트 미러 회로(22)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP3)의 드레인에 접속된다. PMOS 트랜지스터(TP4)의 소스에는 고전위측 전원(Vdd)이 공급되며, 그 드레인에는 저항(Rl)을 통해 중간 전압(Vb)이 공급된다. 그리고, PMOS 트랜지스터(TP4)의 드레인과 저항(R1) 사이의 노드(N3)는 상기 출력 회로(10a)를 구성하는 제1 인버터 회로(15)의 입력 단자에 접속된다. 즉, 노드(N3)의 전위가 상기 제1 입력 신호(in1)로서 제1 인버터 회로(15)에 입력된다.
한편, NMOS 트랜지스터(TN5)의 드레인에는 PMOS 트랜지스터(TP5)를 통해 중간 전압(Vb)이 공급되고, 그 소스에는 저전위측 전원(Vss)이 공급된다. NMOS 트랜지스터(TN5)의 게이트에는 상기 입력 신호(in0)가 입력된다.
PMOS 트랜지스터(TP5, TP6)는 커런트 미러 회로(23)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP5)의 드레인에 접속된다. PMOS 트랜지스터(TP6)의 소스에는 중간 전압(Vb)이 공급되고, 그 드레인에는 저항(R2)을 통해 저전위측 전원(Vss)이 공급된다. 그리고, PMOS 트랜지스터(TP6)의 드레인과 저항(R2) 사이의 노드(N4)는 상기 출력 회로(10a)를 구성하는 제2 인버터 회로(16)의 입력 단자에 접속된다. 즉, 노드(N4)의 전위가 상기 제2 입력 신호(in2)로서 제2 인버터 회로(16)에 입력된다.
또한, 본 실시 형태에서는 저항(R2)의 저항치가 저항(R1)의 저항치보다 작게 되도록 설정되고, PMOS 트랜지스터(TP6)의 드레인 전류가 PMOS 트랜지스터(TP4)의 드레인 전류보다 작게 되도록 설정되어 있다.
이와 같이 구성된 레벨 컨버터 회로(20)에서는 입력 신호(in0)가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN3, TN5)가 온된다. 그렇게 하면, NMOS 트랜지스터(TN4)의 소스 전위가 하강하고, 이 트랜지스터(TN4)가 온된다. 이 NMOS 트랜지스터(TN4)가 온되면 커런트 미러 회로(22)가 동작하고, 노드(N3)에는 PMOS 트랜지스터(TP4)를 통해 고전위측 전원(Vdd)이 공급된다. 그리고, 노드(N3)의 전위, 즉 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 된다.
또, NMOS 트랜지스터(TN5)의 온에 기초하여 커런트 미러 회로(23)가 동작하고, 노드(N4)에는 PMOS 트랜지스터(TP6)를 통해 중간 전압(Vb)이 공급된다. 그리고, 노드(N4)의 전위, 즉 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 된다.
이렇게 해서, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 되고, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 되면, 상기 출력 회로(10a)는 제2 실시 형태와 동일하게 동작하며, 그 출력 신호(out)는 저전위측 전원(Vss) 레벨이 된다.
한편, 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN3, TN5)가 오프된다. 그렇게 하면, NMOS 트랜지스터(TN4)가 오프되고, 커런트 미러 회로(22)가 비동작 상태가 되며, 노드(N3)의 전하가 저항(R1)을 통해 방출된다. 그리고, 노드(N3)의 전위, 즉 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 된다.
또, NMOS 트랜지스터(TN5)의 오프에 기초하여 커런트 미러 회로(23)가 비동작 상태가 되며, 노드(N4)의 전하가 저항(R2)을 통해 방출된다. 그리고, 노드(N4)의 전위, 즉 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 된다.
이렇게 해서, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 되고, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 되면, 상기 출력 회로(10a)는 제2 실시 형태와 동일하게 동작하며, 그 출력 신호(out)는 고전위측 전원(Vdd) 레벨이 된다.
즉, 본 실시 형태의 레벨 컨버터 회로(20)에서는 입력 신호(in0)가 중간 전압(Vb) 레벨이 되면, 그 출력 신호(out)가 저전위측 전원(Vss) 레벨이 되고, 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, 그 출력 신호(out)가 고전위측 전원(Vdd) 레벨이 된다.
또한, 이 출력 회로(10a)에서는 상기 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)를 출력할 수 있다.
또, 상기한 바와 같이, 저항(R2)의 저항치가 저항(R1)의 저항치보다 작아지도록 설정되어 있기 때문에, 출력 신호(out)의 상승시에 있어서, 제2 입력 신호(in2)의 하강이 제1 입력 신호(in1)의 하강보다 빨라진다. 즉, 노드(N2)의 전위가 상승하는 타이밍이 노드(N1)의 전위가 상승하는 타이밍보다 빨라진다. 또, PMOS 트랜지스터(TP6)의 드레인 전류가 PMOS 트랜지스터(TP4)의 드레인 전류보다 작아지도록 설정되어 있기 때문에, 출력 신호(out)의 하강시에 있어서, 제2 입력 신호(in2)의 상승이 제1 입력 신호(in1)의 상승보다 느려진다. 즉, 노드(N2)의 전위가 하강하는 타이밍이 노드(N1)의 전위가 하강하는 타이밍보다 느려진다. 그 때문에, 노드(N1, N2) 사이에 각 트랜지스터(TP1, TN1)의 내압을 초과하는 큰 전위차가 생기지 않기 때문에, PMOS 트랜지스터(TP1) 및 NMOS 트랜지스터(TN1)의 파손을 미연에 방지할 수 있다.
상기한 바와 같이, 본 실시 형태에서는 다음과 같은 작용 효과를 얻을 수 있다.
(1) 본 실시 형태의 출력 회로(10a)에서는 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력된다. 즉, 이 출력 회로(10a)에서는 각 트랜지스터(TP1, TN1)의 내압을 높이지 않고, 각 트랜지스터(TP1, TN1)의 내압을 초과하는 진폭의 출력 신호(out)를 출력할 수 있다.
(2) 또한, 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨 사이에서 변화하는 1개의 입력 신호(in0)만으로, 상기 출력 신호(out)가 출력된다. 따라서, 제2 실시 형태와 비교하여 입력하는 신호수를 줄일 수 있기 때문에, 그 신호선을 적게 할 수 있다.
(제4 실시 형태)
이하, 본 발명을 구체화한 제4 실시 형태를 도 6에 따라서 설명한다. 또한, 본 실시 형태에서는 도 4에 도시하는 제2 실시 형태의 출력 회로(10a)를 본 실시 형태에 있어서의 레벨 컨버터 회로(20a)의 출력단에 구비하고 있다. 따라서, 제2 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙여서 그 상세한 설명을 생략한다.
도 6은 본 실시 형태의 레벨 컨버터 회로(20a)를 나타낸다. 레벨 컨버터 회로(20a)는 입력 회로(21a) 및 상기 출력 회로(10a)로 구성된다. 입력 회로(21a)는 PMOS 트랜지스터(TP7∼TP16) 및 NMOS 트랜지스터(TN6∼TN17)로 이루어진다.
PMOS 트랜지스터(TP7) 및 NMOS 트랜지스터(TN6)는 CMOS 인버터 회로(24)를 구성하고 있다. 인버터 회로(24)에는 동작 전원으로서 중간 전압(Vb) 레벨의 전원과 저전위측 전원(Vss)이 공급된다. 인버터 회로(24)의 입력 단자에는 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨사이에서 변화하는 입력 신호(in0)가 입력된다. 인버터 회로(24)의 출력 단자는 다음 단인 CMOS 인버터 회로(25)의 입력 단자에 접속된다.
상기 인버터 회로(25)는 PMOS 트랜지스터(TP8) 및 NMOS 트랜지스터(TN7)로 이루어진다. 인버터 회로(25)에는 동작 전원으로서 중간 전압(Vb) 레벨의 전원과 저전위측 전원(Vss)이 공급된다. 인버터 회로(25)의 출력 단자는 NMOS 트랜지스터(TN8)의 게이트에 접속된다.
NMOS 트랜지스터(TN8)의 드레인은 NMOS 트랜지스터(TN9) 및 PMOS 트랜지스터(TP9)를 통해 고전위측 전원(Vdd)에 접속되고, 그 소스에는 저전위측 전원(Vss)이 공급된다. NMOS 트랜지스터(TN9)의 게이트에는 중간 전압(Vb)이 공급된다.
PMOS 트랜지스터(TP9, TP10)는 커런트 미러 회로(26)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP9)의 드레인에 접속된다. PMOS 트랜지스터(TP10)의 소스에는 고전위측 전원(Vdd)이 공급되고, 그 드레인에는 NMOS 트랜지스터(TN10)를 통해 중간 전압(Vb)이 공급된다.
NMOS 트랜지스터(TN10, TN11)는 커런트 미러 회로(27)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 NMOS 트랜지스터(TN10)의 드레인에 접속된다. NMOS 트랜지스터(TN11)의 소스에는 중간 전압(Vb)이 공급되고, 그 드레인에는 PMOS 트랜지스터(TP11)를 통해 고전위측 전원(Vdd)이 공급된다.
PMOS 트랜지스터(TP11, TP12)는 커런트 미러 회로(28)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP12)의 드레인에 접속된다. PMOS 트랜지스터(TP12)의 소스에는 고전위측 전원(Vdd)이 공급되고, 그 드레인은 NMOS 트랜지스터(TN12, TN13)를 통해 저전위측 전원(Vss)에 접속된다. NMOS 트랜지스터(TN12)의 게이트에는 중간 전압(Vb)이 공급된다. 또, NMOS 트랜지스터(TN13)의 게이트에는 상기 인버터 회로(24)의 출력 단자가 접속된다.
그리고, 상기 PMOS 트랜지스터(TP11) 및 NMOS 트랜지스터(TN11)의 드레인, 즉 노드(N5)는 상기 출력 회로(10a)를 구성하는 제1 인버터 회로(15)의 입력 단자에 접속된다. 즉, 노드(N5)의 전위가 상기 제1 입력 신호(in1)로서 제1 인버터 회로(15)에 입력된다.
한편, 상기 인버터 회로(25)의 출력 단자는 NMOS 트랜지스터(TN14)의 게이트에 접속된다. NMOS 트랜지스터(TN14)의 소스에는 저전위측 전원(Vss)이 공급되고, 그 드레인에는 PMOS 트랜지스터(TP13)를 통해 중간 전압(Vb)이 공급된다.
PMOS 트랜지스터(TP13, TP14)는 커런트 미러 회로(29)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP13)의 드레인에 접속된다. PMOS 트랜지스터(TP14)의 소스에는 중간 전압(Vb)이 공급되고, 그 드레인에는 NMOS 트랜지스터(TN15)를 통해 저전위측 전원(Vss)이 공급된다.
NMOS 트랜지스터(TN15, TN16)는 커런트 미러 회로(30)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 NMOS 트랜지스터(TN15)의 드레인에 접속된다. NMOS 트랜지스터(TN16)의 소스에는 저전위측 전원(Vss)이 공급되고, 그 드레인에는 PMOS 트랜지스터(TP15)를 통해 중간 전압(Vb)이 공급된다.
PMOS 트랜지스터(TP15, TP16)는 커런트 미러 회로(31)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP16)의 드레인에 접속된다. PMOS 트랜지스터(TP16)의 소스에는 중간 전압(Vb)이 공급되고, 그 드레인에는 NMOS 트랜지스터(TN17)를 통해 저전위측 전원(Vss)이 공급된다. NMOS 트랜지스터(TN17)의 게이트에는 상기 인버터 회로(24)의 출력 단자가 접속된다.
그리고, 상기 PMOS 트랜지스터(TP15) 및 NMOS 트랜지스터(TN16)의 드레인, 즉 노드(N6)는 상기 출력 회로(10a)를 구성하는 제2 인버터 회로(16)의 입력 단자에 접속된다. 즉, 노드(N6)의 전위가 상기 제2 입력 신호(in2)로서 제2 인버터 회로(16)에 입력된다.
또한, 본 실시 형태에서는 NMOS 트랜지스터(TN16)의 드레인 전류가 NMOS 트랜지스터(TN11)의 드레인 전류보다 커지도록 설정되고, PMOS 트랜지스터(TP15)의 드레인 전류가 PMOS 트랜지스터(TP11)의 드레인 전류보다 작아지도록 설정되어 있다.
이와 같이 구성된 레벨 컨버터 회로(20a)에서는 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, 1단째 인버터 회로(24)의 출력 신호가 중간 전압(Vb) 레벨이 되고, 2단의 인버터 회로(25)의 출력 신호가 저전위측 전원(Vss) 레벨이 된다.
1단째 인버터 회로(24)의 출력 신호가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN13)가 온된다. 그렇게 하면, NMOS 트랜지스터(TN12)의 소스 전위가 하강하고, 이 트랜지스터(TN12)가 온된다. 이 NMOS 트랜지스터(TN12)가 온되면, 커런트 미러 회로(28)가 동작한다.
2단째 인버터 회로(25)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN8)가 오프된다. 그렇게 하면, NMOS 트랜지스터(TN9)가 오프되며, 커런트 미러 회로(26)가 비동작 상태가 된다. 그 때문에, 커런트 미러 회로(27)도 동일하게 비동작 상태가 된다.
따라서, 노드(N5)에는 PMOS 트랜지스터(TP11)를 통해 고전위측 전원(Vdd)이 공급되고, 그 노드(N5)의 전위가 고전위측 전원(Vdd) 레벨부근까지 상승한다. 즉, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 된다.
또, 1단째 인버터 회로(24)의 출력 신호가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN17)가 온된다. 이 NMOS 트랜지스터(TN17)가 온되면, 커런트 미러 회로(31)가 동작한다.
2단째 인버터 회로(25)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN14)가 오프된다. 이 NMOS 트랜지스터(TN14)가 오프되면, 커런트 미러 회로(29)가 비동작 상태가 된다. 그 때문에, 커런트 미러 회로(30)도 동일하게 비동작 상태가 된다.
따라서, 노드(N6)에는 PMOS 트랜지스터(TP15)를 통해 중간 전압(Vb)이 공급되고, 그 노드(N6)의 전위가 중간 전압(Vb) 레벨부근까지 상승한다. 즉, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 된다.
이렇게 해서, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 되고, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 되면, 상기 출력 회로(10a)는 제2 실시 형태와 같이 동작하며, 그 출력 신호(out)는 저전위측 전원(Vss) 레벨이 된다.
한편, 입력 신호(in0)가 중간 전압(Vb) 레벨이 되면, 1단째 인버터 회로(24)의 출력 신호가 저전위측 전원(Vss) 레벨이 되고, 2단의 인버터 회로(25)의 출력 신호가 중간 전압(Vb) 레벨이 된다.
1단째 인버터 회로(24)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN13)가 오프된다. 그렇게 하면, NMOS 트랜지스터(TN12)가 오프되고, 커런트 미러 회로(28)가 비동작 상태가 된다.
2단째 인버터 회로(25)의 출력 신호가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN8)가 온된다. 그렇게 하면, NMOS 트랜지스터(TN9)의 소스 전위가 하강하고, 이 트랜지스터(TN9)가 온된다. 이 NMOS 트랜지스터(TN9)가 온되면 커런트 미러 회로(26)가 동작하며, 이 회로(26)의 동작에 연속 동작하여 커런트 미러 회로(27)가 동작한다.
따라서, 노드(N5)의 전하가 NMOS 트랜지스터(TN11)를 통해 방출되고, 그 노드(N5)의 전위가 중간 전압(Vb) 레벨부근까지 하강한다. 즉, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 된다.
또, 1단째 인버터 회로(24)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN17)가 오프된다. 이 NMOS 트랜지스터(TN17)가 오프되면, 커런트 미러 회로(31)가 비동작 상태가 된다.
2단째 인버터 회로(25)의 출력 신호가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN14)가 온된다. 이 NMOS 트랜지스터(TN14)가 온되면 커런트 미러 회로(29)가 동작하고, 이 회로(29)의 동작에 연속 동작하여 커런트 미러 회로(30)가 동작한다.
따라서, 노드(N6)의 전하가 NMOS 트랜지스터(TN16)를 통해 방출되며, 그 노드(N6)의 전위가 저전위측 전원(Vss) 레벨부근까지 하강한다. 즉, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 된다.
이렇게 해서, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 되고, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 되면, 상기 출력 회로(10a)는 제2 실시 형태와 동일하게 동작하며, 그 출력 신호(out)는 고전위측 전원(Vdd) 레벨이 된다.
즉, 본 실시 형태의 레벨 컨버터 회로(20a)에서는 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, 그 출력 신호(out)가 저전위측 전원(Vss) 레벨이 되고, 입력 신호(in0)가 중간 전압(Vb) 레벨이 되면, 그 출력 신호(out)가 고전위측 전원(Vdd) 레벨이 된다.
또한, 이 출력 회로(10a)에서는 상기 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)를 출력할 수 있다.
또, 상기한 바와 같이, NMOS 트랜지스터(TN16)의 드레인 전류가 NMOS 트랜지스터(TN11)의 드레인 전류보다 커지도록 설정되어 있기 때문에, 출력 신호(out)의 상승시에 있어서, 제2 입력 신호(in2)의 하강이 제1 입력 신호(in1)의 하강보다 빨라진다. 즉, 노드(N2)의 전위가 상승하는 타이밍이 노드(N1)의 전위가 상승하는 타이밍보다 빨라진다. 또, PMOS 트랜지스터(TP15)의 드레인 전류가 PMOS 트랜지스터(TP11)의 드레인 전류보다 작아지도록 설정되어 있기 때문에, 출력 신호(out)의 하강시에 있어서, 제2 입력 신호(in2)의 상승이 제1 입력 신호(in1)의 상승보다 느려진다. 즉, 노드(N2)의 전위가 하강하는 타이밍이 노드(N1)의 전위가 하강하는 타이밍보다 느려진다. 그 때문에, 노드(N1, N2) 사이에 각 트랜지스터(TP1, TN1)의 내압을 초과하는 큰 전위차가 생기지 않기 때문에, PMOS 트랜지스터(TP1) 및 NMOS 트랜지스터(TN1)의 파손을 미연에 방지할 수 있다.
상기한 바와 같이, 본 실시 형태에서는 다음과 같은 작용 효과를 얻을 수 있다.
(1) 본 실시 형태의 출력 회로(10a)에서는 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력된다. 즉, 이 출력 회로(10a)에서는 각 트랜지스터(TP1, TN1)의 내압을 높이지 않고, 각 트랜지스터(TP1, TN1)의 내압을 초과하는 진폭의 출력 신호(out)를 출력할 수 있다.
(2) 또한, 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨 사이에서 변화하는 입력 신호(in0)만으로, 상기 출력 신호(out)가 출력된다. 따라서, 상기 제2 실시 형태와 비교하여 입력하는 신호수를 줄일 수 있기 때문에, 그 신호선을 적게 할 수 있다.
(3) 또, 상기 제3 실시 형태와 비교하여 노드(N5, N6)의 전하의 방전을 각 트랜지스터(TN11, TN16)를 통해 행하기 때문에, 그 방전에 걸리는 시간을 단축할 수 있다. 따라서, 본 실시 형태에서는 상기 제3 실시 형태와 비교하여 고속 동작시킬 수 있다.
(제5 실시 형태)
이하, 본 발명을 구체화한 제5 실시 형태를 도 7에 따라서 설명한다. 또한, 본 실시 형태에서는 도 6에 도시하는 제4 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙여서 그 상세한 설명을 생략한다.
도 7은 본 실시 형태의 레벨 컨버터 회로(20b)를 나타낸다. 본 실시 형태의 레벨 컨버터 회로(20b)는 상기 제4 실시 형태의 레벨 컨버터 회로(20a)로부터 PMOS 트랜지스터(TP13∼TP16) 및 NMOS 트랜지스터(TN14∼TN17)를 생략한 것이다. 그리고, 상기 레벨 컨버터 회로(20a)에 있어서, 1단째 인버터 회로(24)의 출력 단자와, 제2 인버터 회로(16)의 입력 단자, 즉 노드(N6)의 전위의 변화가 같기 때문에, 본 실시 형태에서는 그 노드(N6)에 인버터 회로(16)의 출력 단자가 접속된다. 즉, 본 실시 형태에서는 인버터 회로(24)의 출력 신호를 상기 제2 입력 신호(in2)로 하고 있다.
이렇게 해도, 본 실시 형태의 레벨 컨버터 회로(20b)에서는 상기 제4 실시 형태와 동일하게 동작한다. 즉, 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, 그 출력 신호(out)가 저전위측 전원(Vss) 레벨이 되고, 입력 신호(in0)가 중간 전압(Vb) 레벨이 되면, 그 출력 신호(out)가 고전위측 전원(Vdd) 레벨이 된다.
또한, 이 출력 회로(10a)에서는 상기 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)를 출력할 수 있다.
상기한 바와 같이, 본 실시 형태에서는 다음과 같은 작용 효과를 얻을 수 있다.
(1) 본 실시 형태의 출력 회로(10a)에서는 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력된다. 즉, 이 출력 회로(10a)에서는 각 트랜지스터(TP1, TN1)의 내압을 높이지 않고, 각 트랜지스터(TP1, TN1)의 내압을 초과하는 진폭의 출력 신호(out)를 출력할 수 있다.
(2) 또한, 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨 사이에서 변화하는 입력 신호(in0)만으로, 상기 출력 신호(out)가 출력된다. 따라서, 상기 제2 실시 형태와 비교하여 입력하는 신호수를 줄일 수 있기 때문에, 그 신호선을 적게 할 수 있다.
(3) 또, 본 실시 형태의 레벨 컨버터 회로(20b)는 상기 제4 실시 형태의 레벨 컨버터 회로(20a)로부터 PMOS 트랜지스터(TP13∼TP16) 및 NMOS 트랜지스터(TN14∼TN17)를 생략한 것이다. 따라서, 회로 구성을 간략화할 수 있다.
(제6 실시 형태)
이하, 본 발명을 구체화한 제6 실시 형태를 도 8에 따라서 설명한다. 또한, 본 실시 형태에서는 도 4에 도시하는 제2 실시 형태의 출력 회로(10a)를 본 실시 형태에 있어서의 레벨 컨버터 회로(20c)의 출력단에 구비하고 있다. 따라서, 제2 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙여서 그 상세한 설명을 생략한다.
도 8은 본 실시 형태의 레벨 컨버터 회로(20c)를 나타낸다. 레벨 컨버터 회로(20c)는 입력 회로(21c) 및 상기 출력 회로(10a)로 구성된다. 입력 회로(21c)는 인버터 회로(32∼36), AND 회로(37), NOR 회로(38), 저항 및 용량으로 이루어지는 적분 회로(39), PMOS 트랜지스터(TP17∼TP24) 및 NMOS 트랜지스터(TN18∼TN23)로 이루어진다.
AND 회로(37)의 한쪽 입력 단자에는 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨 사이에서 변화하는 입력 신호(in0)가 입력되고, 다른쪽 입력 단자에는 인버터 회로(32) 및 적분 회로(39)를 통해 입력 신호(in0)가 입력된다. 이 인버터 회로(32)와 적분 회로(39)에 의해, 지연 회로(40)가 구성되어 있다. 또, AND 회로(37)의 각 입력 단자, 즉 노드(N7, N8)에는 NOR 회로(38)의 입력 단자가 각각 접속된다. 또한, 인버터 회로(32), AND 회로(37) 및 NOR 회로(38)에는 동작 전원으로서 중간 전압(Vb) 레벨의 전원과 저전위측 전원(Vss)이 각각 공급된다.
AND 회로(37)의 출력 단자는 NMOS 트랜지스터(TN18)의 게이트에 접속된다. NMOS 트랜지스터(TN18)의 드레인은 NMOS 트랜지스터(TN19) 및 PMOS 트랜지스터(TP17)를 통해 고전위측 전원(Vdd)에 접속되고, 그 소스에는 저전위측 전원(Vss)이 공급된다. NMOS 트랜지스터(TN19)의 게이트에는 중간 전압(Vb)이 공급된다.
PMOS 트랜지스터(TP17, TP18)는 커런트 미러 회로(41)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP17)의 드레인에 접속된다. PMOS 트랜지스터(TP18)의 소스에는 고전위측 전원(Vdd)이 공급되고, 그 드레인은 인버터 회로(33)의 입력 단자에 접속된다.
인버터 회로(33, 34)는 래치 회로(42)를 구성하고 있다. 이 인버터 회로(33, 34)에는 동작 전원으로서 고전위측 전원(Vdd)과, 중간 전압(Vb) 레벨의 전원이 공급된다. 인버터 회로(33)의 출력 단자는 PMOS 트랜지스터(TP19)의 드레인에 접속된다. PMOS 트랜지스터(TP19)의 소스에는 고전위측 전원(Vdd)이 공급된다.
PMOS 트랜지스터(TP19, TP20)는 커런트 미러 회로(43)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP20)의 드레인에 접속된다. PMOS 트랜지스터(TP20)의 소스에는 고전위측 전원(Vdd)이 공급되고, 그 드레인은 NMOS 트랜지스터(TN20, TN21)를 통해 저전위측 전원(Vss)에 접속된다. NMOS 트랜지스터(TN20)의 게이트에는 중간 전압(Vb)이 공급된다. 또, NMOS 트랜지스터(TN21)의 게이트에는 상기 NOR 회로(38)의 출력 단자가 접속된다.
그리고, 상기 PMOS 트랜지스터(TP19)의 드레인과 인버터 회로(33)의 출력 단자 사이의 노드(N9)는 상기 출력 회로(10a)를 구성하는 제1 인버터 회로(15)의 입력 단자에 접속된다. 즉, 노드(N9)의 전위가 상기 제1 입력 신호(in1)로서 제1 인버터 회로(15)에 입력된다.
한편, 상기 AND 회로(37)의 출력 단자는 NMOS 트랜지스터(TN22)의 게이트에 접속된다. NMOS 트랜지스터(TN22)의 드레인에는 PMOS 트랜지스터(TP21)를 통해 중간 전압(Vb)이 공급되고, 그 소스에는 저전위측 전원(Vss)이 공급된다.
PMOS 트랜지스터(TP21, TP22)는 커런트 미러 회로(44)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP21)의 드레인에 접속된다. PMOS 트랜지스터(TP22)의 소스에는 중간 전압(Vb)이 공급되고, 그 드레인은 인버터 회로(35)의 입력 단자에 접속된다.
인버터 회로(35, 36)는 래치 회로(45)를 구성하고 있다. 이 인버터 회로(35, 36)에는 동작 전원으로서 중간 전압(Vb) 레벨의 전원과 저전위측 전원(Vss)이 공급된다. 인버터 회로(35)의 출력 단자는 PMOS 트랜지스터(TP23)의 드레인에 접속된다. PMOS 트랜지스터(TP23)의 소스에는 고전위측 전원(Vdd)이 공급된다.
PMOS 트랜지스터(TP23, TP24)는 커런트 미러 회로(46)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP24)의 드레인에 접속된다. PMOS 트랜지스터(TP24)의 소스에는 중간 전압(Vb)이 공급되고, 그 드레인에는 NMOS 트랜지스터(TN24)를 통해 저전위측 전원(Vss)이 공급된다. NMOS 트랜지스터(TN24)의 게이트에는 중간 전압(Vb)이 공급된다.
그리고, 상기 PMOS 트랜지스터(TP23)의 드레인과 인버터 회로(35)의 출력 단자 사이의 노드(N10)는 상기 출력 회로(10a)를 구성하는 제2 인버터 회로(16)의 입력 단자에 접속된다. 즉, 노드(N10)의 전위가 상기 제2 입력 신호(in2)로서 제2 인버터 회로(16)에 입력된다.
이와 같이 구성된 레벨 컨버터 회로(20c)에서는 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, 노드(N7)의 전위는 즉시 저전위측 전원(Vss) 레벨이 되고, 노드(N8)의 전위는 지연 회로(40)에 의해 소정 시간 경과 후에 저전위측 전원(Vss) 레벨로부터 중간 전압(Vb) 레벨이 된다. 즉, AND 회로(37)의 출력 신호가 저전위측 전원(Vss) 레벨이 되고, NOR 회로(38)의 출력 신호가 중간 전압(Vb) 레벨로부터 소정 시간 경과 후에 저전위측 전원(Vss) 레벨이 된다.
AND 회로(37)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN18)가 오프된다. 그렇게 하면, NMOS 트랜지스터(TN19)가 오프되고, 커런트 미러 회로(41)가 비동작 상태가 된다.
NOR 회로(38)의 출력 신호가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN21)가 온된다. 그렇게 하면, NMOS 트랜지스터(TN20)의 소스 전위가 하강하고, 이 트랜지스터(TN20)가 온된다. 이 NMOS 트랜지스터(TN20)가 온되면, 커런트 미러 회로(43)가 동작한다.
그렇게 하면, 노드(N9)에는 PMOS 트랜지스터(TP19)를 통해 고전위측 전원(Vdd)이 공급되고, 그 노드(N9)의 전위가 고전위측 전원(Vdd) 레벨부근까지 상승한다. 즉, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 된다. 이 때, 노드(N9)의 전위가 고전위측 전원(Vdd) 레벨이 되면, 래치 회로(42)에 의해 그 전위가 유지된다.
그리고, 소정 시간 경과 후에 NOR 회로(38)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN21)가 오프된다. 그렇게 하면, NMOS 트랜지스터(TN20)가 오프되고, 커런트 미러 회로(43)가 비동작 상태가 된다. 이 때, 커런트 미러 회로(43)가 비동작 상태가 되지만, 노드(N9)의 전위는 래치 회로(42)에 의해 고전위측 전원(Vdd) 레벨로 유지된다. 따라서, 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 된다.
또, AND 회로(37)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN22)가 오프된다. 이 NMOS 트랜지스터(TN22)가 오프되면, 커런트 미러 회로(44)가 비동작 상태가 된다.
NOR 회로(38)의 출력 신호가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN23)가 온된다. 이 NMOS 트랜지스터(TN23)가 온되면, 커런트 미러 회로(46)가 동작한다.
그렇게 하면, 노드(N10)에는 PMOS 트랜지스터(TP23)를 통해 중간 전압(Vb)이 공급되고, 그 노드(N10)의 전위가 중간 전압(Vb) 레벨부근까지 상승한다. 즉, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 된다. 이 때, 래치 회로(45)에 의해, 노드(N10)의 전위가 중간 전압(Vb) 레벨로 유지된다.
그리고, 소정 시간 경과 후에 NOR 회로(38)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN23)가 오프된다. 이 NMOS 트랜지스터(TN23)가 오프되면, 커런트 미러 회로(46)가 비동작 상태가 된다. 이 때, 커런트 미러 회로(46)가 비동작 상태가 되지만, 노드(N10)의 전위는 래치 회로(45)에 의해 중간 전압(Vb) 레벨로 유지된다. 따라서, 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 된다.
또, 이 때, 본 실시 형태에서는 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, NOR 회로(38)와 지연 회로(40)에 의해, 그 입력 신호(in0)가 중간 전압(Vb) 레벨로부터 소정 시간 경과 후에 저전위측 전원(Vss) 레벨이 되는 단사 펄스 신호로 변환된다. 그 때문에, NMOS 트랜지스터(TN21, TN23)의 온 시간이 짧아지기 때문에, 이 트랜지스터(TN21, TN23)를 흐르는 관통 전류를 작게 억제할 수 있다.
이렇게 해서, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨이 되고, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨이 되면, 상기 출력 회로(10a)는 제2 실시 형태와 동일하게 동작하며, 그 출력 신호(out)는 저전위측 전원(Vss) 레벨이 된다.
한편, 입력 신호(in0)가 중간 전압(Vb) 레벨이 되면, 노드(N7)의 전위는 즉시 중간 전압(Vb) 레벨이 되고, 노드(N8)의 전위는 지연 회로(40)에 의해 소정 시간 경과 후에 중간 전압(Vb) 레벨로부터 저전위측 전원(Vss) 레벨이 된다. 즉, AND 회로(37)의 출력 신호가 중간 전압(Vb) 레벨로부터 소정 시간 경과 후에 저전위측 전원(Vss) 레벨이 되고, NOR 회로(38)의 출력 신호가 저전위측 전원(Vss) 레벨이 된다.
NOR 회로(38)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN21)가 오프된다. 그렇게 하면, NMOS 트랜지스터(TN20)가 오프되고, 커런트 미러 회로(43)가 비동작 상태가 된다.
AND 회로(37)의 출력 신호가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN18)가 온된다. 그렇게 하면, NMOS 트랜지스터(TN19)의 소스 전위가 하강하고, 이 트랜지스터(TN19)가 온된다. 이 NMOS 트랜지스터(TN19)가 온되면, 커런트 미러 회로(41)가 동작한다.
그렇게 하면, 인버터 회로(33)의 입력 단자에는 PMOS 트랜지스터(TP18)를 통해 고전위측 전원(Vdd)이 공급되고, 그 입력 단자의 전위가 고전위측 전원(Vdd) 레벨부근까지 상승한다. 즉, 노드(N9)의 전위, 즉 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 된다. 이 때, 래치 회로(42)에 의해, 노드(N9)의 전위가 중간 전압(Vb) 레벨로 유지된다.
그리고, 소정 시간 경과 후에 AND 회로(37)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN18)가 오프된다. 그렇게 하면, NMOS 트랜지스터(TN19)가 오프되고, 커런트 미러 회로(41)가 비동작 상태가 된다. 이 때, 커런트 미러 회로(41)가 비동작 상태가 되지만, 노드(N9)의 전위는 래치 회로(42)에 의해 중간 전압(Vb) 레벨로 유지된다. 따라서, 입력 신호(in0)가 중간 전압(Vb)이 되면, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 된다.
또, NOR 회로(38)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN23)가 오프된다. 이 NMOS 트랜지스터(TN23)가 오프되면, 커런트 미러 회로(46)가 비동작 상태가 된다.
AND 회로(37)의 출력 신호가 중간 전압(Vb) 레벨이 되면, NMOS 트랜지스터(TN22)가 온된다. 이 NMOS 트랜지스터(TN22)가 온되면, 커런트 미러 회로(44)가 동작한다.
그렇게 하면, 인버터 회로(35)의 입력 단자에는 PMOS 트랜지스터(TP22)를 통해 중간 전압(Vb)이 공급되고, 그 입력 단자의 전위가 중간 전압(Vb) 레벨부근까지 상승한다. 즉, 노드(N10)의 전위, 즉 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 된다. 이 때, 래치 회로(45)에 의해, 노드(N10)의 전위가 저전위측 전원(Vss) 레벨로 유지된다.
그리고, 소정 시간 경과 후에 AND 회로(37)의 출력 신호가 저전위측 전원(Vss) 레벨이 되면, NMOS 트랜지스터(TN22)가 오프된다. 이 NMOS 트랜지스터(TN22)가 오프되면, 커런트 미러 회로(44)가 비동작 상태가 된다. 이 때, 커런트 미러 회로(44)가 비동작 상태가 되지만, 노드(N10)의 전위는 래치 회로(45)에 의해 저전위측 전원(Vss) 레벨로 유지된다. 따라서, 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 된다.
또, 이 때, 본 실시 형태에서는 입력 신호(in0)가 중간 전압(Vb) 레벨이 되면, AND 회로(37)와 지연 회로(40)에 의해, 그 입력 신호(in0)가 중간 전압(Vb) 레벨로부터 소정 시간 경과 후에 저전위측 전원(Vss) 레벨이 되는 단사 펄스 신호로 변환된다. 그 때문에, NMOS 트랜지스터(TN18, TN22)의 온 시간이 짧아지므로, 이 트랜지스터(TN18, TN22)를 흐르는 관통 전류를 작게 억제할 수 있다.
이렇게 해서, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨이 되고, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨이 되면, 상기 출력 회로(10a)는 제2 실시 형태와 동일하게 동작하며, 그 출력 신호(out)는 고전위측 전원(Vdd) 레벨이 된다.
즉, 본 실시 형태의 레벨 컨버터 회로(20c)에서는 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, 그 출력 신호(out)가 저전위측 전원(Vss) 레벨이 되고, 입력 신호(in0)가 중간 전압(Vb) 레벨이 되면, 그 출력 신호(out)가 고전위측 전원(Vdd) 레벨이 된다.
또한, 이 출력 회로(10a)에서는 상기 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)를 출력할 수 있다.
상기한 바와 같이, 본 실시 형태에서는 다음과 같은 작용 효과를 얻을 수 있다.
(1) 본 실시 형태의 출력 회로(10a)에서는 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와, 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력된다. 즉, 이 출력 회로(10a)에서는 각 트랜지스터(TP1, TN1)의 내압을 높이지 않고, 각 트랜지스터(TP1, TN1)의 내압을 초과하는 진폭의 출력 신호(out)를 출력할 수 있다.
(2) 또한, 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨 사이에서 변화하는 입력 신호(in0)만으로, 상기 출력 신호(out)가 출력된다. 따라서, 상기 제2 실시 형태와 비교하여 입력하는 신호수를 줄일 수 있기 때문에, 그 신호선을 적게 할 수 있다.
(3) 또, 본 실시 형태의 레벨 컨버터 회로(20c)에서는 입력 신호(in0)가 저전위측 전원(Vss) 레벨이 되면, NOR 회로(38)와 지연 회로(40)에 의해, 그 입력 신호(in0)가 중간 전압(Vb) 레벨로부터 소정 시간 경과 후에 저전위측 전원(Vss) 레벨이 되는 단사 펄스 신호로 변환된다. 그 때문에, NMOS 트랜지스터(TN21, TN23)의 온 시간이 짧아지므로, 이 트랜지스터(TN21, TN23)를 흐르는 관통 전류를 작게 억제할 수 있다. 또, 입력 신호(in0)가 중간 전압(Vb) 레벨이 되면, AND 회로(37)와 지연 회로(40)에 의해, 그 입력 신호(in0)가 중간 전압(Vb) 레벨로부터 소정 시간 경과 후에 저전위측 전원(Vss) 레벨이 되는 단사 펄스 신호로 변환된다. 그 때문에, NMOS 트랜지스터(TN18, TN22)의 온 시간이 짧아지므로, 이 트랜지스터(TN18, TN22)를 흐르는 관통 전류를 작게 억제할 수 있다. 따라서, 각 트랜지스터(TN18, TN21∼TN23)를 흐르는 관통 전류를 작게 억제할 수 있기 때문에, 소비 전력을 삭감할 수 있다.
(제7 실시 형태)
이하, 본 발명을 구체화한 제7 실시 형태를 도 9에 따라서 설명한다. 또한, 본 실시 형태에서는 도 4에 도시하는 제2 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙여서 그 상세한 설명을 생략한다.
도 9는 본 실시 형태에 있어서의 NAND 회로(50)를 나타낸다. NAND 회로(50)의 출력단에 구비되는 출력 회로(10b)는 제2 실시 형태의 출력 회로(10a) 에 대하여, 제1 및 제2 인버터 회로(15, 16)가 제1 및 제2 NAND 회로(51, 52)로 치환되어 있다. 즉, 노드(N1)에는 제1 NAND 회로(51)의 출력 신호가 출력되고, 노드(N2)에는 제2 NAND 회로(52)의 출력 신호가 출력된다.
제1 NAND 회로(51)에는 동작 전원으로서 고전위측 전원(Vdd) 및 중간 전압(Vb) 레벨의 전원이 공급된다. 제1 NAND 회로(51)의 한쪽 입력 단자에는 레벨 시프트용 전원(53)을 통해 입력 신호(in11)가 입력되고, 그 다른쪽 입력 단자에는 레벨 시프트용 전원(54)을 통해 입력 신호(in12)가 입력된다.
상기 입력 신호(in11, in12)는 저전위측 전원(Vss) 레벨과 중간 전압(Vb) 레벨 사이에서 변화하는 신호이다. 그리고, 레벨 시프트용 전원(53, 54)은 저전위측 전원(Vss) 레벨과 중간 전압(Vb) 레벨 사이에서 변화하는 입력 신호(in11, in12)를 중간 전압(Vb) 레벨과 고전위측 전원(Vdd) 레벨 사이에서 변화하는 신호로 시프트하고, 그 시프트한 신호를 제1 NAND 회로(51)에 출력한다.
제2 NAND 회로(52)에는 동작 전원으로서 중간 전압(Vb) 레벨의 전원 및 저전위측 전원(Vss)이 공급된다. 제2 NAND 회로(52)의 한쪽 입력 단자에는 상기 입력 신호(in11)가 입력되고, 그 다른쪽 입력 단자에는 상기 입력 신호(in12)가 입력된다.
이와 같이 구성된 출력 회로(10b)에서는 상기 입력 신호(in11, in12)가 함께 저전위측 전원(Vss) 레벨이 되면, 이 입력 신호(in11, in12)가 레벨 시프트용 전원(53, 54)에 의해 중간 전압(Vb) 레벨의 신호로 시프트되고, 그 시프트된 신호가 제1 NAND 회로(51)에 입력된다. 또, 제2 NAND 회로(52)에는 저전위측 전원(Vss) 레벨의 상기 입력 신호(in11, in12)가 입력된다.
그렇게 하면, 제1 NAND 회로(51)의 출력 신호, 즉 노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되고, 제2 NAND 회로(52)의 출력 신호, 즉 노드(N2)의 전위가 중간 전압(Vb) 레벨이 된다. 이렇게 해서, 노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되고, 노드(N2)의 전위가 중간 전압(Vb) 레벨이 되면, CMOS 인버터 회로(11)는 제2 실시 형태와 동일하게 동작하며, NAND 회로(50)의 출력 신호(out)는 고전위측 전원(Vdd) 레벨이 된다.
또, 상기 입력 신호(in11, in12)가 함께 중간 전압(Vb) 레벨이 되면, 이 입력 신호(in11, in12)가 레벨 시프트용 전원(53, 54)에 의해 고전위측 전원(Vdd) 레벨의 신호로 시프트되고, 그 시프트된 신호가 제1 NAND 회로(51)에 입력된다. 또, 제2 NAND 회로(52)에는 중간 전압(Vb) 레벨의 상기 입력 신호(in11, in12)가 입력된다.
그렇게 하면, 제1 NAND 회로(51)의 출력 신호, 즉 노드(N1)의 전위가 중간 전압(Vb) 레벨이 되고, 제2 NAND 회로(52)의 출력 신호, 즉 노드(N2)의 전위가 저전위측 전원(Vss) 레벨이 된다. 이렇게 해서, 노드(N1)의 전위가 중간 전압(Vb) 레벨이 되고, 노드(N2)의 전위가 저전위측 전원(Vss) 레벨이 되면, CMOS 인버터 회로(11)는 제2 실시 형태와 동일하게 동작하며, NAND 회로(50)의 출력 신호(out)는 저전위측 전원(Vss) 레벨이 된다.
또, 상기 입력 신호(in11)가 중간 전압(Vb) 레벨이 되고, 상기 입력 신호(in12)가 저전위측 전원(Vss) 레벨이 되면, 레벨 시프트용 전원(53, 54)에 의해서, 입력 신호(in11)가 고전위측 전원(Vdd) 레벨의 신호로 시프트되며, 입력 신호(in12)가 중간 전압(Vb) 레벨의 신호로 시프트된다. 그리고, 그 시프트된 신호가 각각 제1 NAND 회로(51)에 입력된다. 또, 제2 NAND 회로(52)에는 중간 전압(Vb) 레벨의 입력 신호(in11)와 저전위측 전원(Vss) 레벨의 입력 신호(in12)가 입력된다.
그렇게 하면, 제1 NAND 회로(51)의 출력 신호, 즉 노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되고, 제2 NAND 회로(52)의 출력 신호, 즉 노드(N2)의 전위가 중간 전압(Vb) 레벨이 된다. 이렇게 해서, 노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되고, 노드(N2)의 전위가 중간 전압(Vb) 레벨이 되면, CMOS 인버터 회로(11)는 제2 실시 형태와 동일하게 동작하며, NAND 회로(50)의 출력 신호(out)는 고전위측 전원(Vdd) 레벨이 된다.
또, 상기 입력 신호(in11)가 저전위측 전원(Vss) 레벨이 되고, 상기 입력 신호(in12)가 중간 전압(Vb) 레벨이 되면, 레벨 시프트용 전원(53, 54)에 의해, 입력 신호(in11)가 중간 전압(Vb) 레벨의 신호로 시프트되고, 입력 신호(in12)가 고전위측 전원(Vdd) 레벨의 신호로 시프트된다. 그리고, 그 시프트된 신호가 각각 제1 NAND 회로(51)에 입력된다. 또, 제2 NAND 회로(52)에는 저전위측 전원(Vss) 레벨의 입력 신호(in11)와 중간 전압(Vb) 레벨의 입력 신호(in12)가 입력된다.
그렇게 하면, 제1 NAND 회로(51)의 출력 신호, 즉 노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되고, 제2 NAND 회로(52)의 출력 신호, 즉 노드(N2)의 전위가 중간 전압(Vb) 레벨이 된다. 이렇게 해서, 노드(N1)의 전위가 고전위측 전원(Vdd) 레벨이 되고, 노드(N2)의 전위가 중간 전압(Vb) 레벨이 되면, CMOS 인버터 회로(11)는 제2 실시 형태와 동일하게 동작하며, NAND 회로(50)의 출력 신호(out)는 고전위측 전원(Vdd) 레벨이 된다.
즉, 본 실시 형태의 NAND 회로(50)에서는 상기 입력 신호(in11, in12)가 함께 중간 전압(Vb) 레벨이 되면, 그 출력 신호(out)가 저전위측 전원(Vss) 레벨이 되고, 상기 입력 신호(in11, in12)중에서 적어도 한쪽이 저전위측 전원(Vss) 레벨이 되면, 그 출력 신호(out)가 고전위측 전원(Vdd) 레벨이 된다.
또한, 이 출력 회로(10b)에서는 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)를 출력할 수 있다.
상기한 바와 같이, 본 실시 형태에서는 다음과 같은 작용 효과를 얻을 수 있다.
(1) 본 실시 형태의 출력 회로(10b)에서는 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력된다. 즉, 이 출력 회로(10b)에서는 각 트랜지스터(TP1, TN1)의 내압을 높이지 않고, 각 트랜지스터(TP1, TN1)의 내압을 초과하는 진폭의 출력 신호(out)를 출력할 수 있다.
(제8 실시 형태)
이하, 본 발명을 구체화한 제8 실시 형태를 도 10에 따라서 설명한다. 또한, 본 실시 형태에서는 도 4에 도시하는 제2 실시 형태의 출력 회로(10a)를 본 실시 형태에 있어서의 오퍼레이션 앰프 회로(60)의 출력단에 구비하고 있다. 따라서, 제2 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙여서 그 상세한 설명을 생략한다.
도 10은 본 실시 형태의 오퍼레이션 앰프 회로(60)를 나타낸다. 오퍼레이션 앰프 회로(60)는 입력 회로(61) 및 상기 출력 회로(10a)로 구성된다. 입력 회로(61)는 PMOS 트랜지스터(TP25, TP26), NMOS 트랜지스터(TN24∼TN28) 및 저항(R3∼R5)으로 이루어진다.
NMOS 트랜지스터(TN24, TN25)는 서로의 소스가 접속됨과 함께, 그 소스에는 NMOS 트랜지스터(TN26)를 통해 저전위측 전원(Vss)이 공급된다. NMOS 트랜지스터(TN26, TN27)는 커런트 미러 회로(62)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 NMOS 트랜지스터(TN27)의 게이트에 접속된다. NMOS 트랜지스터(TN27)의 드레인에는 저항(R3)을 통해 고전위측 전원(Vdd)이 공급되고, 그 소스에는 저전위측 전원(Vss)이 공급된다. 그리고, NMOS 트랜지스터(TN26, TN27) 및 저항(R3)은 정전류원을 구성하고 있다.
상기 NMOS 트랜지스터(TN24)의 드레인에는 NMOS 트랜지스터(TN28) 및 PMOS 트랜지스터(TP25)를 통해 고전위측 전원(Vdd)이 공급된다. NMOS 트랜지스터(TN28)의 게이트에는 중간 전압(Vb)이 공급된다.
PMOS 트랜지스터(TP25, TP26)는 커런트 미러 회로(63)를 구성하도록, 서로의 게이트가 접속됨과 함께, 그 게이트가 PMOS 트랜지스터(TP25)의 드레인에 접속된다. PMOS 트랜지스터(TP26)의 소스에는 고전위측 전원(Vdd)이 공급되고, 그 드레인에는 저항(R4)을 통해 중간 전압(Vb)이 공급된다.
또, 상기 NMOS 트랜지스터(TN25)의 드레인에는 저항(R5)을 통해 중간 전압(Vb)이 공급된다. 이 NMOS 트랜지스터(TN25)의 게이트는 오퍼레이션 앰프 회로(60)의 비반전 입력 단자로서, 이 게이트에는 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨 사이에서 변화하는 입력 신호(in21)가 입력된다. 또, 상기 NMOS 트랜지스터(TN24)의 게이트는 오퍼레이션 앰프 회로(60)의 반전 입력 단자로서, 이 게이트에는 중간 전압(Vb) 레벨과 저전위측 전원(Vss) 레벨 사이에서 변화하는 입력 신호(in22)가 입력된다.
그리고, 상기 PMOS 트랜지스터(TP26)와 저항(R4) 사이의 노드(N11)는 상기 출력 회로(10a)를 구성하는 제1 인버터 회로(15)의 입력 단자에 접속된다. 즉, 노드(N11)의 전위가 상기 제1 입력 신호(in1)로서 제1 인버터 회로(15)에 입력된다. 또, 상기 NMOS 트랜지스터(TN25)와 저항(R5) 사이의 노드(N12)는 상기 출력 회로(10a)를 구성하는 제2 인버터 회로(16)의 입력 단자에 접속된다. 즉, 노드(N12)의 전위가 상기 제2 입력 신호(in2)로서 제2 인버터 회로(16)에 입력된다.
또한, 상기 저항(R4, R5)은 노드(N11, N12) 사이의 전위차를 중간 전압(Vb) 레벨(2.5 볼트)로 유지하는 것이다. 즉, 노드(N11)의 전위가 고전위측 전원(Vdd) 레벨부근까지 상승하면, 노드(N12)의 전위가 중간 전압(Vb) 레벨부근까지 상승한다. 한편, 노드(n12)의 전위가 저전위측 전원(Vss) 레벨부근까지 하강하면, 노드(N11)의 전위가 중간 전압(Vb) 레벨부근까지 하강한다.
이와 같이 구성된 오퍼레이션 앰프 회로(60)에서는 반전 입력 단자에 입력되는 입력 신호(in22)의 레벨이 비반전 입력 단자에 입력되는 입력 신호(in21)의 레벨보다 상대적으로 높아지면, NMOS 트랜지스터(TN24)의 전류 구동 능력이 NMOS 트랜지스터(TN25)의 전류 구동 능력보다 향상된다. 그렇게 하면, NMOS 트랜지스터(TN28)의 소스 전위가 하강하고, 이 트랜지스터(TN28)의 전류 구동 능력이 향상된다. 이 NMOS 트랜지스터(TN28)의 전류 구동 능력이 향상되면, PMOS 트랜지스터(TP25)의 드레인 전류, 즉 PMOS 트랜지스터(TP26)의 드레인 전류가 증가한다.
또, 바꿔 말하면, 비반전 입력 단자에 입력되는 입력 신호(in21)의 레벨이 반전 입력 단자에 입력되는 입력 신호(in22)의 레벨보다 상대적으로 낮아지기 때문에, NMOS 트랜지스터(TN25)의 전류 구동 능력이 억제된다. 그렇게 하면, NMOS 트랜지스터(TN25)의 드레인 전류가 감소한다.
그리고, 이와 같이 동작함으로써, 노드(N11)의 전위, 즉 상기 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨부근까지 상승하고, 노드(n12)의 전위, 즉 상기 제2 입력 신호(in2)가 중간 전압(Vb) 레벨부근까지 상승한다. 이렇게 해서, 제1 입력 신호(in1)가 고전위측 전원(Vdd) 레벨부근까지 상승하고, 제2 입력 신호(in2)가 중간 전압(Vb) 레벨부근까지 상승하면, 상기 출력 회로(10a)는 제2 실시 형태와 동일하게 동작하며, 그 출력 신호(out)는 저전위측 전원(Vss) 레벨부근까지 하강한다.
한편, 반전 입력 단자에 입력되는 입력 신호(in22)의 레벨이 비반전 입력 단자에 입력되는 입력 신호(in21)의 레벨보다 상대적으로 낮아지면, NMOS 트랜지스터(TN24)의 전류 구동 능력이 NMOS 트랜지스터(TN25)의 전류 구동 능력보다 저하된다. 그렇게 하면, NMOS 트랜지스터(TN24)의 전류 구동 능력의 저하에 따라서, NMOS 트랜지스터(TN28)의 전류 구동 능력이 억제된다. 이 NMOS 트랜지스터(TN28)의 전류 구동 능력이 억제되면, PMOS 트랜지스터(TP25)의 드레인 전류, 즉 PMOS 트랜지스터(TP26)의 드레인 전류가 감소한다.
또, 바꿔 말하면, 비반전 입력 단자에 입력되는 입력 신호(in21)의 레벨이 반전 입력 단자에 입력되는 입력 신호(in22)의 레벨보다 상대적으로 높아지기 때문에, NMOS 트랜지스터(TN25)의 전류 구동 능력이 향상된다. 그렇게 하면, NMOS 트랜지스터(TN25)의 드레인 전류가 증가한다.
그리고, 이와 같이 동작함으로써, 노드(N11)의 전위, 즉 상기 제1 입력 신호(in1)가 중간 전압(Vb) 레벨부근까지 하강하고, 노드(n12)의 전위, 즉 상기 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨부근까지 하강한다. 이렇게 해서, 제1 입력 신호(in1)가 중간 전압(Vb) 레벨부근까지 하강하고, 제2 입력 신호(in2)가 저전위측 전원(Vss) 레벨부근까지 하강하면, 상기 출력 회로(10a)는 제2 실시 형태와 동일하게 동작하며, 그 출력 신호(out)는 고전위측 전원(Vdd) 레벨부근까지 상승한다.
또한, 이 출력 회로(10a)에서는 상기 제2 실시 형태와 같이, 각 트랜지스터(TP1, TN1)의 게이트와, 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)를 출력할 수 있다.
상기한 바와 같이, 본 실시 형태에서는 다음과 같은 작용 효과를 얻을 수 있다.
(1) 본 실시 형태의 출력 회로(10a)에서는 제2 실시 형태와 동일하게, 각 트랜지스터(TP1, TN1)의 게이트와 소스 드레인 사이에 있어서, 그 내압(2.5 볼트)을 초과하는 전압을 인가하지 않고, 전원(Vdd, Vss) 레벨(0∼5 볼트)의 범위에서 풀 진폭 동작하는 출력 신호(out)가 출력된다. 즉, 이 출력 회로(10a)에서는 각 트랜지스터(TP1, TN1)의 내압을 높이지 않고, 각 트랜지스터(TP1, TN1)의 내압을 초과하는 진폭의 출력 신호(out)를 출력할 수 있다.
또한, 본 발명의 실시 형태는 다음과 같이 변경하여도 좋다.
○ 상기 각 실시 형태에서는 CMOS 인버터 회로(11)의 입력 단자, 즉 양 트랜지스터(TP1, TN1)의 게이트에 대하여, 전원(Vdd, Vss)의 중간 레벨에서 일정한 중간 전압(Vb)을 공급하도록 하였지만, 그 중간 전압(Vb)의 전압치가 고전위측 전원(Vdd) 레벨로부터 PMOS 트랜지스터(TP1)의 임계치만큼 낮은 전압과, 저전위측 전원(Vss) 레벨로부터 NMOS 트랜지스터(TN1)의 임계치만큼 높은 전압 사이에서라면 일정 또는 변동하고 있어도 좋다.
○ 상기 제3∼제6 및 제8 실시 형태에서는 도 4에 도시하는 제2 실시 형태의 출력 회로(10a)를 사용하였지만, 도 2에 도시하는 제1 실시 형태의 출력 회로(10)를 사용하여도 좋다.
○ 상기 각 실시 형태에서는 양 트랜지스터(TP1, TN1)의 소스 사이, 즉 노드(N1, N2) 사이에 큰 전위차가 생기지 않도록 하기 위해서, 도 3에 도시된 바와 같이 출력 신호(out)의 상승시에 있어서, 노드(N2)의 전위를 상승시키는 타이밍을 노드(N1)의 전위를 상승시키는 타이밍보다 빠르게 하고, 출력 신호(out)의 하강시에 있어서, 노드(N2)의 전위를 하강시키는 타이밍을 노드(N1)의 전위를 하강시키는 타이밍보다 느리게 하였지만, 노드(N1, N2)의 전위를 동시에 변화하도록 하여도 좋다.
○ 상기 제6 실시 형태에서는 지연 회로(40)를 인버터 회로(32)와, 저항 및 용량으로 이루어지는 적분 회로(39)로 구성하였지만, 이 구성에 한정되는 것은 아니다. 예컨대, 인버터 회로를 복수개 직렬로 접속하여 지연 회로를 구성하여도 좋다.
이상 상세히 기술한 바와 같이, 본 발명에 의하면, CMOS 인버터 회로로 이루어지는 출력 회로에 있어서, MOS 트랜지스터의 내압을 초과하는 진폭의 출력 신호를 출력할 수 있는 출력 회로 및 그 출력 회로를 구비한 레벨 컨버터 회로, 논리 회로 및 오퍼레이션 앰프 회로를 제공할 수 있다.

Claims (12)

  1. CMOS 인버터 회로로 구성되고, 2치화된 입력 신호에 기초하여 외부 전원 레벨에서 변화하는 출력 신호를 출력하는 출력 회로로서,
    고전위측 전원 레벨로부터 PMOS 트랜지스터의 임계치만큼 낮은 전압과, 저전위측 전원 레벨로부터 NMOS 트랜지스터의 임계치만큼 높은 전압 사이의 전압을 기준 전압으로서 각 트랜지스터의 게이트에 공급하고, 상기 입력 신호가 제1 레벨이 되면, 양 트랜지스터의 소스 전위를 동기하여 상승시켜서, PMOS 트랜지스터의 소스 전위를 고전위측 전원 레벨로 하고, NMOS 트랜지스터의 게이트 소스간 전압을 그 임계치보다 낮게 하며, 상기 입력 신호가 제2 레벨이 되면, 양 트랜지스터의 소스 전위를 동기하여 하강시켜서, NMOS 트랜지스터의 소스 전위를 저전위측 전원 레벨로 하고, PMOS 트랜지스터의 게이트 소스간 전압을 그 임계치보다 낮게 하는 전위 제어 회로를 구비한 것을 특징으로 하는 출력 회로.
  2. 제1항에 있어서, 상기 전위 제어 회로는 고전위측 전원 레벨로부터 PMOS 트랜지스터의 임계치만큼 낮은 전압과, 저전위측 전원 레벨로부터 NMOS 트랜지스터의 임계치만큼 높은 전압 사이의 정전압을 기준 전압으로서 각 트랜지스터의 게이트에 공급하는 기준 전압 발생 회로와,
    상기 입력 신호가 제1 레벨이 되면, 양 트랜지스터의 소스 전위를 동기하여 상승시켜서, PMOS 트랜지스터의 소스 전위를 고전위측 전원 레벨로 하고, NMOS 트랜지스터의 게이트 소스간 전압을 그 임계치보다 낮게 하며, 상기 입력 신호가 제2 레벨이 되면, 양 트랜지스터의 소스 전위를 동기하여 하강시켜서, NMOS 트랜지스터의 소스 전위를 저전위측 전원 레벨로 하고, PMOS 트랜지스터의 게이트 소스간 전압을 그 임계치보다 낮게 하는 소스 전위 제어 회로로 구성한 것을 특징으로 하는 출력 회로.
  3. 제2항에 있어서, 상기 소스 전위 제어 회로는 상기 PMOS 트랜지스터의 소스와 고전위측 전원 사이에 개재되고, 그 게이트에 고전위측 전원 레벨과 상기 기준 전압 레벨 사이에서 변화하는 제1 입력 신호가 입력되는 NMOS 트랜지스터로 이루어지는 제1 소스 폴로어 회로와,
    상기 NMOS 트랜지스터의 소스와 저전위측 전원 사이에 개재되고, 그 게이트에 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하며, 또한 상기 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하는 제2 입력 신호가 입력되는 PMOS 트랜지스터로 이루어지는 제2 소스 폴로어 회로로 구성한 것을 특징으로 하는 출력 회로.
  4. 제2항에 있어서, 상기 소스 전위 제어 회로는 동작 전원으로서 고전위측 전원과 상기 기준 전압 레벨의 전원이 공급되고, 그 입력 단자에 고전위측 전원 레벨과 상기 기준 전압 레벨 사이에서 변화하는 제1 입력 신호가 입력되고, 그 입력 신호에 기초한 출력 신호를 상기 PMOS 트랜지스터의 소스에 공급하는 제1 인버터 회로와,
    동작 전원으로서 상기 기준 전압 레벨의 전원과 저전위측 전원이 공급되고, 그 입력 단자에 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하며, 또한 상기 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하는 제2 입력 신호가 입력되고, 그 입력 신호에 기초한 출력 신호를 상기 NMOS 트랜지스터의 소스에 공급하는 제2 인버터 회로로 구성한 것을 특징으로 하는 출력 회로.
  5. 제2항에 있어서, 상기 소스 전위 제어 회로는 상기 출력 신호의 상승시에 있어서는 상기 NMOS 트랜지스터의 소스 전위를 변화시키는 타이밍을 상기 PMOS 트랜지스터의 소스 전위를 변화시키는 타이밍보다 빠르게 하고, 상기 출력 신호의 하강시에 있어서는 상기 NMOS 트랜지스터의 소스 전위를 변화시키는 타이밍을 상기 PMOS 트랜지스터의 소스 전위를 변화시키는 타이밍보다 느리게 한 것을 특징으로 하는 출력 회로.
  6. 제3항 또는 제4항 기재의 출력 회로와,
    입력 신호를 상기 제1 입력 신호와 그 제1 입력 신호와 동기하여 같은 방향으로 변화하는 제2 입력 신호로 변환하고, 그 변환한 제1 및 제2 입력 신호를 상기 출력 회로에 출력하는 입력 신호 변환 회로를 구비한 것을 특징으로 하는 레벨 컨버터 회로.
  7. 제6항에 있어서, 상기 입력 신호 변환 회로는 고전위측 전원과 상기 기준 전압 레벨 전원 사이에 제1 커런트 미러 회로와 저항을 직렬로 접속하고, 상기 입력 신호에 기초하여 제1 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제1 스위치 회로로 구성하며, 제1 커런트 미러 회로와 저항과의 접속점으로부터 상기 제1 입력 신호를 상기 출력 회로에 출력하는 제1 입력 신호 변환 회로부와,
    상기 기준 전압 레벨의 전원과 저전위측 전원 사이에 제2 커런트 미러 회로와 저항을 직렬로 접속하고, 상기 입력 신호에 기초하여 제2 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제2 스위치 회로로 구성하며, 제2 커런트 미러 회로와 저항과의 접속점으로부터 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하는 상기 제2 입력 신호를 상기 출력 회로에 출력하는 제2 입력 신호 변환 회로부로 이루어지는 것을 특징으로 하는 레벨 컨버터 회로.
  8. 제6항에 있어서, 상기 입력 신호 변환 회로는 고전위측 전원과 상기 기준 전압 레벨 전원 사이에 제1 및 제3 커런트 미러 회로를 직렬로 접속하고, 상기 입력 신호에 기초하여 제1 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제1 스위치 회로와, 상기 입력 신호에 기초하여 제3 커런트 미러 회로를 상기 제1 커런트 미러 회로에 대하여 상보 동작시키는 제3 스위치 회로로 구성하며, 양 커런트 미러 회로의 접속점으로부터 상기 제1 입력 신호를 상기 출력 회로에 출력하는 제1 입력 신호 변환 회로부와,
    상기 기준 전압 레벨의 전원과 저전위측 전원 사이에 제2 및 제4 커런트 미러 회로를 직렬로 접속하고, 상기 입력 신호에 기초하여 제2 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제2 스위치 회로와, 상기 입력 신호에 기초하여 제4 커런트 미러 회로를 상기 제2 커런트 미러 회로에 대하여 상보 동작시키는 제4 스위치 회로로 구성하며, 양 커런트 미러 회로의 접속점으로부터 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하는 상기 제2 입력 신호를 상기 출력 회로에 출력하는 제2 입력 신호 변환 회로부로 이루어지는 것을 특징으로 하는 레벨 컨버터 회로.
  9. 제6항에 있어서, 상기 입력 신호는 상기 기준 전압 레벨과 저전위측 전원 레벨 사이에서 변화하는 신호로서,
    상기 입력 신호 변환 회로는 고전위측 전원과 상기 기준 전압 레벨의 전원 사이에 제1 및 제3 커런트 미러 회로를 직렬로 접속하고, 상기 입력 신호에 기초하여 제1 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제1 스위치 회로와, 상기 입력 신호에 기초하여 제3 커런트 미러 회로를 상기 제1 커런트 미러 회로에 대하여 상보 동작시키는 제3 스위치 회로로 구성하며, 양 커런트 미러 회로의 접속점으로부터 상기 제1 입력 신호를 상기 출력 회로에 출력하는 제1 입력 신호 변환 회로부와,
    상기 입력 신호를 상기 제1 입력 신호와 동기하여 같은 방향으로 변화하는 상기 제2 입력 신호로서 상기 출력 회로에 출력하는 제2 입력 신호 변환 회로부로 이루어지는 것을 특징으로 하는 레벨 컨버터 회로.
  10. 제6항에 있어서, 상기 입력 신호 변환 회로는 상기 제1 입력 신호 레벨을 고전위측 전원 레벨로 전환하는 제1 커런트 미러 회로와, 상기 제1 입력 신호 레벨을 상기 기준 전압 레벨로 전환하는 제3 커런트 미러 회로와, 상기 제1 입력 신호의 레벨을 상기 입력 신호가 변화할 때까지 유지하는 제1 래치 회로와, 제1 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제1 스위치 회로와, 제1 커런트 미러 회로에 대하여 제3 커런트 미러 회로를 상보 동작시키는 제3 스위치 회로로 구성한 제1 입력 신호 변환 회로부와,
    상기 제2 입력 신호 레벨을 상기 기준 전압 레벨로 전환하는 제2 커런트 미러 회로와, 상기 제2 입력 신호 레벨을 저전위측 전원으로 전환하는 제4 커런트 미러 회로와, 상기 제2 입력 신호의 레벨을 상기 입력 신호가 변화할 때까지 유지하는 제2 래치 회로와, 제2 커런트 미러 회로를 활성 상태 또는 비활성 상태로 전환하는 제2 스위치 회로와, 제4 커런트 미러 회로에 대하여 제4 커런트 미러 회로를 상보 동작시키는 제4 스위치 회로로 구성한 제2 입력 신호 변환 회로부와,
    상기 입력 신호를 단사 펄스 신호로 변환하고, 제1 및 제2 스위치 회로를 통해 제1 및 제2 커런트 미러 회로를 동기하여 소정 시간만큼 활성화시키고, 제3 및 제4 스위치 회로를 통해 제3 및 제4 커런트 미러 회로를 동기하여 소정 시간만큼 활성화시키는 단사 회로로 이루어지는 것을 특징으로 하는 레벨 컨버터 회로.
  11. 제1항 내지 제5항 중 어느 한 항에 기재한 출력 회로를 그 출력단에 구비하는 것을 특징으로 하는 논리 회로.
  12. 제1항 내지 제5항 중 어느 한 항에 기재한 출력 회로를 그 출력단에 구비한 것을 특징으로 하는 오퍼레이션 앰프 회로.
KR10-1998-0059302A 1998-06-01 1998-12-28 출력회로,레벨컨버터회로,논리회로및오퍼레이션앰프회로 KR100360704B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-151627 1998-06-01
JP15162798A JP3954198B2 (ja) 1998-06-01 1998-06-01 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路

Publications (2)

Publication Number Publication Date
KR20000004886A true KR20000004886A (ko) 2000-01-25
KR100360704B1 KR100360704B1 (ko) 2003-02-17

Family

ID=15522683

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0059302A KR100360704B1 (ko) 1998-06-01 1998-12-28 출력회로,레벨컨버터회로,논리회로및오퍼레이션앰프회로

Country Status (5)

Country Link
US (1) US6249169B1 (ko)
JP (1) JP3954198B2 (ko)
KR (1) KR100360704B1 (ko)
FR (1) FR2779293B1 (ko)
TW (1) TW535357B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430369B1 (ko) * 2002-05-03 2004-05-04 (주) 텔트론 초고주파 디프랜셜 스위치회로
KR100735771B1 (ko) * 2000-03-01 2007-07-04 산요덴키가부시키가이샤 레벨 변환 회로 및 그것을 구비한 반도체 장치 및 표시 장치
US7764058B2 (en) 2002-01-17 2010-07-27 Semiconductor Energy Laboratory Co., Ltd. Source follower circuit

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19934297C1 (de) * 1999-07-21 2000-10-05 Siemens Ag Integrierte Halbleiterschaltung mit erhöhter Betriebsspannung für programmierbare Elemente (z.B. zur Konfigurierung)
JP3583999B2 (ja) * 2000-03-01 2004-11-04 三洋電機株式会社 レベル変換回路
FR2822309B1 (fr) 2001-03-19 2003-06-13 St Microelectronics Sa Circuit de translation de signaux de commutation
TW595102B (en) * 2002-12-31 2004-06-21 Realtek Semiconductor Corp Circuit apparatus operable under high voltage
US7091755B1 (en) * 2004-09-17 2006-08-15 Xilinx, Inc. Low voltage input circuit with high voltage tolerance capability
US20070205969A1 (en) 2005-02-23 2007-09-06 Pixtronix, Incorporated Direct-view MEMS display devices and methods for generating images thereon
US9158106B2 (en) 2005-02-23 2015-10-13 Pixtronix, Inc. Display methods and apparatus
US8310442B2 (en) 2005-02-23 2012-11-13 Pixtronix, Inc. Circuits for controlling display apparatus
US8159428B2 (en) 2005-02-23 2012-04-17 Pixtronix, Inc. Display methods and apparatus
US8482496B2 (en) 2006-01-06 2013-07-09 Pixtronix, Inc. Circuits for controlling MEMS display apparatus on a transparent substrate
US9261694B2 (en) 2005-02-23 2016-02-16 Pixtronix, Inc. Display apparatus and methods for manufacture thereof
US8519945B2 (en) 2006-01-06 2013-08-27 Pixtronix, Inc. Circuits for controlling display apparatus
US7999994B2 (en) 2005-02-23 2011-08-16 Pixtronix, Inc. Display apparatus and methods for manufacture thereof
US9082353B2 (en) * 2010-01-05 2015-07-14 Pixtronix, Inc. Circuits for controlling display apparatus
US9229222B2 (en) 2005-02-23 2016-01-05 Pixtronix, Inc. Alignment methods in fluid-filled MEMS displays
JP4787554B2 (ja) * 2005-07-01 2011-10-05 パナソニック株式会社 入出力回路装置
US8526096B2 (en) 2006-02-23 2013-09-03 Pixtronix, Inc. Mechanical light modulators with stressed beams
EP2527903A1 (en) * 2006-06-05 2012-11-28 Pixtronix Inc. Circuits for controlling display apparatus
US9176318B2 (en) 2007-05-18 2015-11-03 Pixtronix, Inc. Methods for manufacturing fluid-filled MEMS displays
JP4607976B2 (ja) * 2008-03-07 2011-01-05 株式会社東芝 半導体集積装置
US8169679B2 (en) 2008-10-27 2012-05-01 Pixtronix, Inc. MEMS anchors
US7868657B1 (en) * 2009-07-22 2011-01-11 Qualcomm, Incorporated High voltage logic circuits
US8283964B2 (en) * 2009-07-22 2012-10-09 Qualcomm, Incorporated Level shifters and high voltage logic circuits
KR20120139854A (ko) * 2010-02-02 2012-12-27 픽스트로닉스 인코포레이티드 디스플레이 장치를 제어하기 위한 회로
JP5987619B2 (ja) * 2012-10-04 2016-09-07 株式会社ソシオネクスト 出力回路
US9134552B2 (en) 2013-03-13 2015-09-15 Pixtronix, Inc. Display apparatus with narrow gap electrostatic actuators
EP3425799A4 (en) * 2017-02-23 2019-05-08 Shenzhen Goodix Technology Co., Ltd. RECTANGULAR CELL GENERATION METHOD AND RECTANGULAR CELL GENERATION CIRCUIT
JP7136622B2 (ja) * 2018-07-30 2022-09-13 日清紡マイクロデバイス株式会社 レベル変換回路
TWI686784B (zh) * 2019-02-25 2020-03-01 奇景光電股份有限公司 輸出緩衝器及其操作方法
CN113452363A (zh) * 2020-03-24 2021-09-28 长鑫存储技术(上海)有限公司 动态控制转换电路
CN117559769B (zh) * 2024-01-12 2024-03-26 苏州贝克微电子股份有限公司 一种外接电源的芯片内部电压生成电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0390226A1 (en) * 1984-07-31 1990-10-03 Yamaha Corporation Jitter absorption circuit
JPS62149218A (ja) 1985-12-23 1987-07-03 Nec Corp 高耐圧ｃｍｏｓ回路
JP3142416B2 (ja) 1993-05-14 2001-03-07 富士通株式会社 半導体集積回路
JPH0774616A (ja) * 1993-07-06 1995-03-17 Seiko Epson Corp 信号電圧レベル変換回路及び出力バッファ回路
US5465054A (en) 1994-04-08 1995-11-07 Vivid Semiconductor, Inc. High voltage CMOS logic using low voltage CMOS process
JP3240042B2 (ja) 1995-12-19 2001-12-17 日本電信電話株式会社 半導体出力回路
JPH09246945A (ja) 1996-03-14 1997-09-19 Nippon Telegr & Teleph Corp <Ntt> 出力レベル変換回路
KR100214496B1 (ko) * 1996-07-12 1999-08-02 구본준 전압 레벨 검출 회로
US5939937A (en) * 1997-09-29 1999-08-17 Siemens Aktiengesellschaft Constant current CMOS output driver circuit with dual gate transistor devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735771B1 (ko) * 2000-03-01 2007-07-04 산요덴키가부시키가이샤 레벨 변환 회로 및 그것을 구비한 반도체 장치 및 표시 장치
US7764058B2 (en) 2002-01-17 2010-07-27 Semiconductor Energy Laboratory Co., Ltd. Source follower circuit
US8085028B2 (en) 2002-01-17 2011-12-27 Semiconductor Energy Laboratory Co., Ltd. Method of driving a semiconductor device
US8314601B2 (en) 2002-01-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
KR100430369B1 (ko) * 2002-05-03 2004-05-04 (주) 텔트론 초고주파 디프랜셜 스위치회로

Also Published As

Publication number Publication date
FR2779293B1 (fr) 2002-05-17
TW535357B (en) 2003-06-01
US6249169B1 (en) 2001-06-19
JPH11346150A (ja) 1999-12-14
KR100360704B1 (ko) 2003-02-17
FR2779293A1 (fr) 1999-12-03
JP3954198B2 (ja) 2007-08-08

Similar Documents

Publication Publication Date Title
KR100360704B1 (ko) 출력회로,레벨컨버터회로,논리회로및오퍼레이션앰프회로
KR100299884B1 (ko) 낮은항복전압을갖는출력버퍼회로
JP3118071B2 (ja) レベル変換回路
US6791391B2 (en) Level shifting circuit
US7671656B2 (en) Level converting circuit
JP2006121654A (ja) レベル変換回路
US6670841B2 (en) Level shifting circuit
KR100472836B1 (ko) 고속 샘플링 수신기
KR100251254B1 (ko) 파워 손실을 절감할 수 있는 전압 감시 회로
EP0361529B1 (en) Voltage controlled oscillator
KR100473255B1 (ko) 반도체 집적 회로
JP2008211317A (ja) レベルシフト回路
CN110611497B (zh) 比较器以及振荡电路
KR19990009581A (ko) 고출력 전압 생성용 반도체 회로
EP1715584A1 (en) Level shift circuit and semiconductor integrated circuit having the same
CN113726330A (zh) 一种电平转换电路及芯片
JP2007235815A (ja) レベル変換回路
US6100720A (en) Low dissipation inverter circuit
JP3804647B2 (ja) 半導体集積回路
JP2003101405A (ja) レベルシフト回路
CN117254797B (zh) 一种用于dc-dc驱动的宽工作电压幅度快速响应的电平移位电路
CN218499123U (zh) 一种模拟开关
US20060197615A1 (en) Ultra low power oscillator
JPH09232938A (ja) レベルシフト回路
KR100261179B1 (ko) 씨모스 전압 레벨 쉬프트 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131011

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141010

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee