TW535357B

TW535357B - Transistor output circuit

Info

Publication number: TW535357B
Application number: TW087119475A
Authority: TW
Inventors: Koji Okada
Original assignee: Fujitsu Ltd
Priority date: 1998-06-01
Filing date: 1998-11-24
Publication date: 2003-06-01
Also published as: JP3954198B2; FR2779293A1; KR20000004886A; FR2779293B1; KR100360704B1; JPH11346150A; US6249169B1

Description

535357 A7 _________ B7 五、發明説明（/ ) 本發明係有關一使用在例如一準位轉換器電路，及一運算放大器中的輸出電路，且尤其有關於一用以輸出一具有超過此輸出電路之一電晶體之崩潰電壓幅度的輸出訊號的輸出電路。 5 過去，一配有一CMOS反相器電路的輸出電路藉由一接收來自一高電位電源供應Vdd(例如5伏特)及一低電位電源供應Vss(例如0伏特)而驅動。一輸出訊號在電源供應Vdd 或Vss準位範圍內被以一全比例的方式放大。輸入訊號的一反相訊號自反相器電路的輸出端輸出。 10 由於近幾年半導體積體電路的微型化，所以採用具崩潰電壓小於電源供應Vdd或Vss準位的M0S電晶體。不過，提供一在電源供應Vdd或Vss準位範圍內全域放大的輸出訊號是令人期望的。因此，輸出電路的MOS電晶體應該具有一超過電源供應Vdd與Vss之間的差電壓的崩潰電壓。爲 15 此目的，輸出電路採用一具有高崩潰電壓的特殊電晶體。特別是，高崩潰電壓M0S電晶體具有一相當厚的閘極絕緣膜，此閘極絕緣膜係在製造時經由重複閘極氧化物膜形成程序而形成。然而，重複閘極氧化物膜形成程序增加M0S電晶體特 20 性的擴散並提高裝置的製造成本。而且，因爲具有一被閘極絕緣膜覆室厚厚一'層的M0S電晶體具有一^相當筒的臨界，所以其電阻也增加。結果，電晶體的驅動能力降低。爲了增加電晶體的驅動能力，必須加大電晶體的尺寸。然而，電晶體尺寸加大阻礙了半導體積體電路裝置的高集成。 (·請先閲讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（) A4規格（210 X 297公釐） · 4 535357 A7 _B7_ 五、發明説明（/ ) 本發明的目的係提供從其被建構的裝置上輸出一具有一超過MOS電晶體之崩潰電壓幅度的輸出訊號的輸出電路。在本發明的一個樣式中，一輸出電路包括相串接的一 5 PMOS電晶體及一NMOS電晶體。一電位控制電路耦接於 PMOS電晶體及NMOS電晶體的閘極與源極。電位控制電路接收源自一高電位電源供應及一低電位電源供應的電力，並控制施加於PMOS電晶體及NMOS電晶體的閘極與源極的電壓以響應具有第一準位與第二準位其中一個的輸 10 入訊號。電位控制電路提供一參考電壓至PMOS電晶體及 NMOS電晶體的閘極。參考電壓係介於高電位電源供應準位與低電位電源供應準位之間。電位控制電路供應高電位電源供應電壓至PMOS電晶體的源極以響應一具有第一準位的輸入訊號且供應一電壓至NMOS電晶體的源極使 15 NMOS電晶體不導通，如此一具高電位電源供應電壓的輸出訊號從PMOS電晶體與NMOS電晶體之間的節點輸出。電位控制電路供應低電位電源供應電壓至NMOS電晶體的源極以響應--具第二準位的輸入訊號且供應一電壓至 PMOS電晶體的源極使PMOS電晶體不導通，如此一具有低 20 電位電源供應電壓的輸出訊號從PMOS電晶體與NMOS電晶體之間的節點輸出。在本發明的另一個樣式中，一輸出電路包含有相串接的一PMOS電晶體及一NMOS電晶體。一第一源極隨耦器電路耦接在PMOS電晶體的源極與一高電位電源供應之本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (·請先閲讀背面之注意事項再填寫本頁) 、可丨 4 535357 A7 _B7___ 五、發明説明（：::）間。第一源極隨耦器電路選擇性地供應一高電位電源供應電壓至PMOS電晶體的源極，以響應一具有其電壓在高電位電源供應電壓與一參考電壓之間變化的第一輸入訊號。參考電壓介於高電位電源供應電壓與一低電位電源供應電 5 壓之間。一第二源極隨耦器電路耦接於NMOS電晶體的源極與一低電位電源供應之間。第二源極隨耦器電路選擇性地供應一低電位電源供應電壓至NMOS電晶體的源極，以響應一具有其電壓在參考電壓與低電位電源供應電壓間變化的第二輸入訊號。一輸出端位於PMOS電晶體與NMOS 10 電晶體之間的一節點。輸出端輸出具高電位電源供應電壓與低電位電源供應電壓其中一個的一輸出訊號。在本發明的又另一個樣式中，一輸出電路包含有相串接的一PMOS電晶體及一NMOS電晶體。一第一反相器電路耦接於PMOS電晶體的源極。第一反相器電路接受來自 15 一高電位電源供應及一介於高電位電源供應電壓與一低電位電源供應電壓之間的參考電壓的電力。第一反相器電路接收一具有其電壓在高電位電源供應電壓與參考電壓之間變化的第一輸入訊號，且供應高電位電源供應電壓與參考電壓其中一個至NM0S電晶體的源極。一第二反相器電路 20 耦接於NM0S電晶體的源極。第二反相器電路接受來自一

參考電壓與一低電位電源供應的電力。第二反相器電路接受一具有其電壓在參考電壓與低電位電源供應電壓之間變化的第二輸入訊號，且供應參考電壓與低電位電源供應電壓其中一個至NM0S電晶體的源極。一輸出端位於PMOS 本紙張尺度適用中國國家標準A4規格（210X297公爱） (>請先閲讀背面之注意事項再填寫本頁) •、可| 4 535357 A7 B7 五、發明説明（v ) 電晶體與電晶體之間的一節點。輸出端輸出一具有高電位電源供應電壓與低電位電源供應電壓其中一個的輸出訊號。在本發明的一個樣式中’ 一準位轉換器電路包含有一 5 用以接收源自一高電位電源供應與一低電位電源供應之電力並轉換一外部輸入訊號爲第一與第二輸入訊號的輸入訊號轉換器。第一輸入訊號具有一在高電位電源供應電壓與一參考電壓之間變化的電壓◦參考電壓係介於高電位電源供應電壓與低電位電源供應電壓之間。第二輸入訊號具有 10 一在參考電壓與低電位電源供應電壓之間變化的電壓。一輸出電路備耦接於輸出訊號轉換器。輸出電路接收第一與第二輸入訊號並輸出具有筒電位電源供應電壓與低電位電源供應電壓其中之一的輸出訊號。在本發明另一樣式中’一邏輯電路包含有用以偏移第 15 一及第二輸入訊號之電壓，因而產生第一及第二偏移輸入訊號的第一及第二電源供應。一輸出電路備耦接於第一及第二電源供應。輸出電路接收第一及第二輸入訊號及第一及第二偏移輸入訊號並輸出一預定的邏輯訊號。輸出電路包含有一串聯的PMOS電晶體及一NMOS電晶體。一第一 20 NAND電路連接於PMOS電晶體的源極接接收源自局電位電源供應與一參考電壓的電力。參考電壓係介於高電位電源供應電壓與低電位電源供應電壓之間。第一NAND電路接收第一及第二偏移輸入訊號並供應高電位電源供應電壓與參考電壓其中之一至PMOS電晶體的源極。一第二本紙張尺度適用中國國家標準（™S) A4規格（210X297公釐） Q請先閱讀背面之注意事項再填寫本頁)

A7 ^--------B7__ 五、發明説明（’） (·請先閲讀背面之注意事項再填寫本頁) NAND電路連接於NMOS電晶體的源極且接收源自參考電壓與低電位電源供應的電力。第二NAND電路接收第一與第二輸入訊號且供應參考電壓與低電位電源供應電壓其中一個至NMOS電晶體的源極。一輸出端位於PMOS電晶體 5 與NMOS電晶體之間的節點上並輸出一邏輯訊號。在本發明的有一樣式中，一運算放大器包含有一用以接收源自一高電位電源供應與一低電位電源供應的電力並經由互相比較第一及第二輸入訊號而產生第一及第二電壓訊號的輸入電路。第一訊號係高電位電源供應電壓與參考 10 電壓的其中一個。參考電壓係介於高電位電源供應電壓與 •、可| 低電位電源供應電壓之間。一輸出電路賴接於輸入電路。輸出電路接到第一及第二電壓訊號並輸出一具有高電位電源供應電壓與低電位電源供應電壓其中一個的輸出訊號。經由以下參考相關附圖，及利用本發明之原理的範例 15 的說明，本發明之其他樣式及優點將變得更爲淸楚。 4 藉由以下所呈現之較佳實施例及其相關附圖的說明本發明之目的及其優點將更可以被瞭解，其中：第1圖係本發明之一'輸出電路的一v結構圖；第2圖係根據本發明一第一實施例的輸出電路的一電 20 路圖；第3A至3C圖係第2圖之輸出電路的波長圖；第4圖係根據本發明一第二實施例的輸出電路的一電路圖；第5圖係根據本發明一第三實施例的一準位轉換器電本紙張尺度適用中國國家標準（⑶幻m規格（210x297公釐） 535357 A7 _B7 五、發明説明（J ) 路的一電路圖；第6圖係根據本發明一第四實施例的一準位轉換器電路的一電路圖；第7圖係根據本發明一第五實施例的一準位轉換器電 5 路的一電路圖；第8圖係根據本發明一第六實施例的一準位轉換器電路的一電路圖；第9圖係根據本發明一第七實施例的一 NAND電路的一電路圖； 10 第10圖係說明根據本發明一第八實施例的一 OP放大器電路的一電路圖。現在將參考附圖說明本發明，其中相同的編號從頭到尾用來表示相同的元件。第1圖係本發發明之一輸出電路1〇〇的一電路圖。輸出 15 電路100具有一CMOS反相器電路1及一電位控制電路2。輸出電路100收到一二進位的輸入訊號並輸出一其準位在外部電源供應VI與V2之準位間變化的輸出訊號。反相器1包含有一PM0S電晶體TP及一NM0S電晶體TN。電位控制電路2供應一參考電壓V3至電晶體TP及TN兩者的閘極。參考 20 電壓V3具有一介於低於僅做爲PM0S電晶體TP之臨界電壓的高電位電源供應VI的電壓準位與高於僅做爲NM0S 電晶體TN之臨界電壓的低電位電源供應V2的電壓準位的預定電壓準位。電位控制電路2—起同步並提昇電晶體TP及TN兩者的 (·請先閱讀背面之注意事項再填寫本頁) •訂 4 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 535357 A7 ________B7___ 五、發明説明（"）源極電位以響應具有一第一準位的輸入訊號，並使PMOS 電晶體TP的源極電位處於高電位電源供應VI準位及使 NMOS電晶體TN之閘極與源極間的電壓處於一低於 NMOS電晶體TN之臨界電壓的準位。電位控制電路2也同 5 步並降低電晶體TP及TN兩者之源極電位以響應具有一第二準位的輸入訊號，且使NMOS電晶體TN的源極電壓處於低電位電源供應V2準位及使PMOS電晶體TP之閘極與源極間的電壓處於一低於PMOS電晶體TP之臨界電壓的準位。 10 (第一實施例）第2圖係一根據本發明之一第一實施例之一輸出電路 10的電路圖。輸出電路10包含有一由一PMOS電晶體TP1 及一 NMOS電晶體TN1所構成的CMOS反相器電路11，一當作一第一源極隨耦器電路12的NMOS電晶體TN20，一當作 15 一第二源極隨耦器電路13的PMOS電晶體TP2，及一電壓產生電路14。第一及第二源極隨耦器電路12及13形成一源極電位控制電路。第一及第二源極隨耦器電路12及13，及電壓產生電路14形成一電位控制電路。電壓產生電路14最好是被形成於相同的半導體積體電 20 路晶片上如CMOS反相器電路11。電壓產生電路Μ供應中間電壓Vb，當作一參考電壓，至反相器電路11的電晶體TP1 及TP2兩者之閘極。中間電壓Vb係一具有一介於高電位與低電位電源供應Vdd及Vss之間的中間電位的固定電壓(例如，2.5伏）。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）〇請先閱讀背面之注意事項再填寫本頁) 訂· 535357 A7 _______ B7_ 五、發明説明（2 ) PMOS電晶體TP1具有一經由NMOS電晶體TN2連接於 _電位電源供應Vdd(例如5伏)的源極(節點N1)。NMOS電晶體TN1具有一經由PMOS電晶體TP2連接於低電位電源供應Vss(例如:0伏)的源極(節點N2)。各個電晶體TP1及TN1 5 均具有一 2.5伏的崩潰電壓。 NMOS電晶體TN2具有一接受一第一輸入訊號ini的閘極，及一耦接於高電位電源供應Vdd的汲極。第一輸入訊 I 號ini在中間電壓Vb準位與高電位電源供應Vdd準位間變化，如第3A圖所示。當第一輸入訊號ini具有中間電壓Vb 1〇準位時，NMOS電晶體TN2的源極(即節點N1)幾乎處於中間電壓Vb(Vb-Vth)準位。當第一輸入訊號ini具有高電位電源供應Vdd準位時，節點N1幾乎處於高電位電源供應 Vdd(Vdd-Vth)準位。 PM0S電晶體TP2具有一接受一第二輸入訊號in2的閘 15 極，一連接於節點N2的源極，及一耦接於低電位電源供應 Vss的汲極。第二輸入訊號in2在低電位電源供應Vss準位與中間電壓Vb準位間變化，如第3C圖所示。當第二輸入訊號 in2具低電位電源供應Vss準位時，PM0S電晶體TP2之源極 (即節點N2)幾乎處於低電位電源供應Vss(VSS+Vth)準位。 20 當第二輸入訊號m2具有中間電壓Vb準位時，節點N2幾乎處於中間電壓Vb(Vb+Vth)準位。因爲NMOS與PM0S電晶體TN2與TP2以此種方式操作以響應第一及第二輸入訊號 ini及in2，所以輸出訊號OUT隨著電源供應Vdd及Vss的準位而變化。 f請先閲讀背面之注意事項再填寫本頁) .、可| 0 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -11 - 535357 A7 ___B7 _____ 五、發明説明（$ ) 現在將說明輸出電路10的操作。首先說明在第一輸入訊號ini具中間電壓Vb準位及第二輸入訊號in2具低電位電源供應Vss準位時的操作。在這種情況，節點N1處於中間電壓Vb準位。因此，PMOS電晶體TP1之閘極與源極間的 5 電壓係爲〇伏且電晶體TP1被截止。另外，節點N2處於低電位電源供應Vss準位。因此，NMOS電晶體TN1之閘極與源極間的電壓係爲2.5伏且電晶體TN1被導通。因此，輸出電路1〇輸出具有低電位電源供應Vss準位的輸出訊號OUT。其次，說明在第一輸入訊號ini具高電位電源供應Vdd 準位及第二輸入訊號in2具中間電壓Vb準位時的操作。這種情況，節點N1處於高電位電源供應Vdd準位。因此，PMOS 電晶體TP1之閘極與源極間的電壓係爲2.5伏且電晶體TP1 被導通。另外，節點N2的電位係爲中間電壓Vb準位。因此， NMOS電晶體TN1之閘極與源極間的電壓係爲〇伏且電晶 15 體TN1被截止。因此，輸出電路10輸出具有高電位電源供應Vdd準位的輸出訊號OUT。如前所述，根據第一實施例的輸出電路10輸出具有低電位電源供應Vss準位的輸出訊號OUT以響應具中間電壓 Vb的第一輸入訊號ini與具低電位電源供應Vss準位的第二 2〇輸入訊號in2。輸出電路10也輸出具高電位電源供應Vdd準位的輸出訊號OUT以響應具高電位電源供應Vdd準位的第一輸入訊號ini及具具中間電壓Vb的第二輸入訊號in2。在本發明之輸出電路10中，不會於各個電晶體TP1及 TN1的閘極與一源閘極之間產生一超過電晶體之崩潰電壓本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -12- (·請先閲讀背面之注意事項再填寫本頁) 、^τ— έ 535357 A7 £7 五、發明説明（~ ) (2.5伏)的電壓◦因此，輸出訊號OUT在電源供應Vdd或Vss 準位的範圍內(0到5伏)以一全比例的方式放大。爲避免一超過PM0S及NMOS電晶體TP1與TN1之崩潰電壓的電位差發生在節點N1及N2之間，所以期望之第二輸 5 入訊號之正緣及負緣時序的設定如下所述。換言之，當輸出訊號OUT正上升時，第二輸入訊號in2被設定爲比第一輸入訊號ini較早上升。因此，在節點N2的的電位增加的比節點N1的電位早，因而避免一電位差的突然擴增。另外，當輸出訊號OUT正下降時，第二輸入訊號in2被設定爲較第一 10 輸入訊號ini晚下降。因此，在節點N2的電位下降的比節點 N1的電位遲，因而避免一電位差的突然擴增。 (第二實施例）第4圖係一根據本發明之第二實施例的一輸出電路l〇a 的電路圖。輸出電路l〇a包含有第一及第二反相器電路15 15 及16。第一反相器電路15具有一用以接受第一輸入訊號ini 的輸入端子及一耦接於節點N1的輸出端子。第二反相器電路16具有一用以接受第二輸入訊號in2的輸入端子及一耦接於節點N2的輸出端子。第一及第二反相器電路15及16形成一源極電壓控制電路。源自高電位電源供應Vdd的電源 20 及具中間電壓Vb的一電源供應被供應至第一反相器電路 15。源自具中間電壓Vb及低電位電源供應Vss的電源被施加於第二反相器電路16。第一反相器電路15使其輸出端(例如節點N1)爲中間電壓Vb準位以響應具高電位電源供應Vdd準位以的第一輸入本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -13 - (t請先閲讀背面之注意事項再填寫本頁) 、可| t 535357 A7 ____ B7五、發明説明（/ / ) 訊號ini。第一反相器電路15也使節點N1處於高電位電源供應Vdd準位以響應具中間電壓Vb準位的第一輸入訊號ini。第二反相器電路]6使其輸出端(例如節點N2)爲低電位電源供應Vss準位以響應具中間電壓Vb準位的第二輸入訊 5 號in2。第二反相器電路16也使其節點N2處於低電位電源供應Vss準位以響應具中間電壓Vb準位的第二輸入訊號in2。因爲第一及第二反相器電路15及16以此種方式操作響應第一及第二輸入訊號ini與in2，所以輸出訊號OUT在電源供應Vdd或Vss準位的範圍內以一全比例的方式放大。 10 現在說明第一輸入訊號ini具高電位電源供應vdd準位及第二輸入訊號in2具中間電壓Vb準位之輸出電路的操作。在這種情況，節點N1處於中間電壓Vb準位。因此， PMOS電晶體TP1之閘極與源極間的電壓被設爲0伏且電晶體TP1被截止。另外，節點N2係在低電位電源供應Vss準 15 位。因此NMOS電晶體TN1之閘極與源極間的電壓被設爲 2.5伏且電晶體TN1被導通。因此，輸出電路10a輸出具低電位電源供應Vss準位的輸出訊號OUT。現在說明第一輸入訊號ini具中間電壓Vb準位與第二輸入訊號in2具低電位電源供應Vss準位之輸出電路的操 20 作。這種情況中，節點N1係處於高電位電源供應Vdd準位。因此，PMOS電晶體TP1之閘極與源極間的電壓被設爲2.5 伏且電晶體TP1被導通。另外，在節點N2的電位係在中間電位Vb準位。因此，NMOS電晶體TN1之閘極與源極間的電壓被設爲〇伏且電晶體TN1被截止。因此，輸出電路10a 請先閲讀背面意事再填寫本 m 訂參本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -14- 535357 A7 ____B7_ 五、發明説明（丨上）輸出具高電位電源供應Vdd準位的輸出訊號OUT。如前所述，根據本發明之第二實施例的輸出電路10a 輸出具低電位電源供應Vss準位的輸出訊號OUT以響應具高電位電源供應Vdd準位的第一輸入訊號ini及具中間電壓 5 Vb準位的第二輸入訊號m2。輸出電路10a也輸出具高電位

電源供應Vdd準位的輸出訊號OUT以響應具中間電壓Vb準位的第一輸入訊號ini及具低電位電源供應Vss準位的第二輸入訊號in2。而且，在第二實施例之輸出電路l.〇a中，不會於各個電晶體TP1及TN1的閘極與一源閘極之間產生一 10 超過電晶體之崩潰電壓(2.5伏)的電壓。因此，輸出訊號OUT 在電源供應Vdd或Vss準位的範圍內(0到5伏)以一全比例的方式放大。爲防止在節點N1與N2之間發生一超過電晶體TP1與 TN1之崩潰電壓的電位差，所期望之第二輸入訊號in2之的 15 上升及下降的設定如下所述。換言之，當輸出訊號OUT正上升時，第二輸入訊號in2被設爲比第一輸入訊號ini早降低使節點N2的電位在比節點N1的電位早增加。另外，當第一輸入訊號ini正下降時，第二輸入訊號in2被設爲比第一輸入訊號ini晚上升使節點N2的電位較節點N1的電位晚減 20 少。

第二實施例使用第一及第二反相器電路15及16以取代第一及第二源極隨耦器12及13。因而，節點N1的電位將不會降至電晶體TN2的臨界電壓之下而節點N2的電位將不會增加至電晶體TN2的臨界電壓之上。結果，輸出訊號OUT 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -15- 二請先閲讀背面之注意事項再填寫本頁)

___B7_ 五、發明説明（；3) 在電源供應Vdd或Vss準位的範圍內以一全比例的方式放大。 (第三實施例）第5圖係一根據本發明第三實施例之一準位轉換器2〇 5 的電路圖。準位轉換器20包含有一輸入電路21及輸出電路 l〇a(第4圖）。輸入電路21包含有PMOS電晶體TP3至TP6， NMOS電晶體TN3至TN5，及電阻器R1及R2。 NMOS電晶體TN3具有一經由NMOS電晶體TN4與 PMOS電晶體TP3而耦接於高電位電源供應Vdd的汲極，一 10 耦接於低電位VSS的源極，與一接收一輸入訊號in〇的閘極。輸入訊號inO在中間電壓Vb準位與低電位電源供應Vss 準位間變化。中間電壓Vb被加至NMOS電晶體TN4的閘極。 PMOS電晶體TP3及TP4具有耦接在一起的閘極並形成一第一電流鏡電路22。PMOS電晶體TP3具有一耦接至其自 15 己之閘極的汲極與一耦接於高電位電源供應Vdd的源極。 PMOS電晶體TP4具有一耦接於高電位電源供應Vdd的源極及經由電阻R1而被供應中間電壓Vb的汲極。一介於 PMOS電晶體TP4之汲極與電阻R1間的節點N3被連接於第一反相器電路15的輸入端子。因此，節點N3的電位被供應 20 至第一反相器電路15做爲第一輸入訊號ml。 NMOS電晶體TN5具有一經由PMOS電晶體TP5耦接至中間電壓Vb的汲極，一親接於低電位電源供應Vss的源極，及一響應輸入訊號inO的閘極。 PMOS電晶體TP5與TP6具有耦接在一起的閘極並形成本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -16- 535357 A7 _B7_ 五、發明説明（P ) 一第二電流鏡電路23。PMOS電晶體TP5具有一耦接於其閘極的汲極。PMOS電晶體TP6具有一親接於中間電壓Vb的源極及一經由電阻R2連接至低電位電源供應Vss的汲極。一介於PMOS電晶體TP6的汲極與電阻器R2間的節點N4被 5 耦接於第二反相器電路16的輸入端子。因此，節點N4的電位被供應至第二反相器電路16做爲第二輸入訊號in2。最好是，電阻R2具一比電阻R1還低的電阻値。因此， PMOS電晶體TP6的汲極電流低於PMOS電晶體TP4的汲極電流。

10 準位轉換器20的操作現在將說明如下。當輸入訊號inO 具有中間電壓Vb準位時，NM0S電晶體TN3及TN5被導通。於是，NM0S電晶體TN4的源極電位降低且電晶體TN4 被導通。電流鏡電路22如此操作使高電位電源供應Vdd經由PMOS電晶體TP4供應至節點N3，且節點N3(即第一輸入 15 訊號ini)被設爲高電位電源供應Vdd準位。另外，電流鏡電路23如此操作使中間電壓Vb經由PMOS電晶體TP6供應至節點N4，且節點N4(即第二輸入訊號in2)被設爲中間電壓 Vb準位。輸出電路l〇a輸出具有低電位電源供應Vss準位的輸出 20 訊號OUT以響應具高電位電源供應Vdd準位的第一輸入訊號ini與具中間電壓Vb準位的第二輸入訊號in2。：當輸入訊號inO具有低電位電源供應Vss準位時， NMOS電晶體TN3及TN5被截止。於是，NMOS電晶體TN4 被截止且電流鏡電路22進入不操作的狀態，然後節點N3的 (請先閲讀背面之注意事項再填寫本頁) •、可| 争本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -17- 535357 A7 一 _B7_ 五、發明説明（丨5 ) 電荷經由電阻R2放電。因此，節點N4被設爲低電位電源供應Vss準位。輸出電路l〇a輸出具有高電位電源供應Vdd準位的輸出訊號OUT以響應具中間電壓Vb準位的第一輸入訊號ini 5 及具低電位電源供應Vss的第二輸入訊號in2。如前所述，準位轉換器電路20接收具中間電壓Vb準位的輸入訊號irO並輸出具低電位電源供應Vss準位的輸出訊號OUT。準位轉換器電路20也接收具低電位電源供應Vss 準位的輸入訊號m0而輸出具有高電位電源供應Vdd準位的 !〇輸出訊號OUT。因爲電阻R2具有比電阻R1還低的電阻値，所以當輸出訊號OUT正上升時第二輸入訊號in2較第一輸入訊號ini早降下。因此，節點N2的電位比節點N1的電位較早上升。另外，因爲PMOS電晶體TP6的汲極電流比電晶體TP4的汲極 15 電流低，所以當輸出訊號OUT正下降時第二輸入訊號m2 較第一輸入訊號ini晚上升。因此，節點N2的電位比節點 N1的電位較遲降低。結果，避免節點N1與N2間的電位差的突然擴張。在第三實施例中，輸出訊號OUT僅使用在中間電壓Vb 20 準位與低電位電源供應Vss準位間變化的輸入訊號inO產生。因此，輸入訊號的數量減少且輸入訊號線的數量降低。 (第四實施例）第6圖係一根據本發明之一第四實施例的準位轉換器 20a的電路圖。準位轉換器2〇a包含有一輸入電路21a及第4 (，請先閲讀背面之注意事項再填寫本頁)

•、可I 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -18· 535357 A7 _B7_ 五、發明説明（ίί ) 圖之輸出電路l〇a。輸入電路21a由PMOS電晶體TP7至TP16 及NMOS電晶體TN6及TN17所組成。 PMOS電晶體TP7及NMOS電晶體TN6形成一 CMOS反相器電路24。反相器電路24接受一源自具中間電壓Vb準位 5 與低電源供應Vss之電源供應的電力。反相器電路24具有一用以接收輸入訊號in〇的輸入端子及一用以輸出一被反相之輸入訊號的輸出端子。輸入訊號inO在中間電壓Vb準位與低電位電源供應Vss準位間變化。 PMOS電晶體TP8及NMOS電晶體TN7形成一第二 10 CMOS反相器電路25。反相器電路25接受一源自具中間電壓Vb準位與低電源供應Vss之電源供應的電力。反相器電路25具有一耦接於反相器電路24的輸出端子的輸入端子及用以輸出一具有與輸入訊號m0同値之訊號的輸出端子。 NMOS電晶體TN8具有一耦接於反相器25之輸出端子 15 的閘極，一經由NMOS電晶體TN9及PMOS電晶體TP9而耦接於高電位電源供應Vdd的汲極，及一耦接於低電位電源供應Vss的源極。NMOS電晶體TN9具有一接收中間電壓Vb 的閘極。 PMOS電晶體TP9及TP10具有耦接在一起的閘極並形 20 成一電流鏡電路26。PMOS電晶體ΤΡ9具有一耦接於高電位電源供應Vdd的源極及一耦接於其自己閘極的汲極。PMOS 電晶體ΤΡΙΟ具有一耦接於高電位電源供應Vdd的源極及一經由NMOS電晶體TN10耦接於中間電壓Vb的汲極。 NMOS電晶體TN10及TN11具有耦接在一起的閘極並本紙張尺度適用中國國家標準（CNS〉Α4規格（210X297公釐） -19- (請先閲讀背面之注意事項再填窝本頁) •、可 535357 A7 ______B7_ 五、發明説明（）形成一第二電流鏡電路27。NMOS電晶體TN10具有一耦接於自己閘極的汲極與一耦接於中間電壓Vb的源極。NMOS 電晶體TN11具一耦接於中間電壓Vb的源極及一經由 PMOS電晶體TP11而耦接於高電位電源供應Vdd的汲極。 5 PMOS電晶體TP11及TP12具有耦接在一起的閘極並形成一第三電流鏡電路28。PMOS電晶體TP12具有一耦接於自己閘極的汲極與一耦接於高電位電源供應Vdd的源極。電晶體TP12的汲極也經由NMOS電晶體TN12及TN13耦接於低電位電源供應Vss。NMOS電晶體TN12具有一耦接於 1〇中間電壓Vb的閘極。NMOS電晶體TN13具有一耦接於第一 CMOS反相器電路24之輸出端子的閘極。 PM0S電晶體TP11與NMOS電晶體TN11的汲極(即爲節點N5)皆被耦接於反相器電路15的輸入端子。換言之，在節點N5的電位被施加於反相器電路15做爲第一輸入訊 15 號in卜 NMOS電晶體TN14具有一耦接於第二CMOS反相器電路25的輸出端子的閘極，一耦接於低電位電源供應Vss的源極，與一經由PM0S電晶體TP13而耦接於中間電壓Vb的汲極。 20 PM0S電晶體TP13與TP14具有耦接在一起的閘極並形成一第四電流鏡電路29。PM0S電晶體TP13具有一耦接於其自己閘極的汲極。PM0S電晶體TP14具有一耦接於中間電壓Vb的源極及一經由NMOS電晶體TN15而耦接於低電位電源供應Vss的汲極。 C請先閲讀背面之注意事項再填寫本頁) .訂— 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -20- 535357 A7 ____ B7_ 五、發明説明（i?) NMOS電晶體TN15及TN16具有耦接在一起的閘極並形成一電流電路30。NMOS電晶體TN15具有一耦接於其自己閘極的汲極。NMOS電晶體TN16具有一耦接於低電位電源供應Vss的源極及一經由PMOS電晶體TP15耦接於中間 5 電壓Vb的汲極。 PMOS電晶體TP15及TP16具有耦接在一起的閘極並形成一第五電流鏡電路31。PMOS電晶體TP15具有一耦接於其自己閘極的汲極。PMOS電晶體TP16具有一耦接於中間電壓Vb的源極與一經由NM0S電晶體TN17而耦接於低電 1〇位電源供應Vss的汲極。NM0S電晶體TN17具有一耦接於第一 CMOS反相器電路24的輸出端的閘極。 PMOS電晶體TP15與NM0S電晶體TN16的汲極(即節點N6)被耦接於第二反相器電路16的輸入端子。換言之，節點N6處的電位被供應至第二反相器電路16做爲第二輸 15 入訊號in2 ◦ 在第四實施例中，NMOS電晶體TN16的汲極電流大於 NM0S電晶體TN11的汲極電流而PMOS電晶體TP15的汲極電流小於PMOS電晶體TP11的汲極電流。接著，將說明其中輸入m0具有低電位電源供應Vss準 20 位之準位轉換器20a的操作。反相器電路24輸出一具中間電壓Vb準位之輸出訊號以響應具低電位電源供應Vss準位之輸入訊號inO且反相器電路25輸出一具低電位電源供應Vss準位之輸出訊號。 NMOS電晶體TN13導通以響應反相器電路24輸出具必請先閲讀背面之注意事項再填寫本頁) •、可丨 •鬌— 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -21 - ^5357 A7 __ B7____ 五、發明説明u:，）具中間電壓Vb準位之訊號。於是，NMOS電晶體TN12的源極電位下降且電晶體TN12被導通，然後電流鏡電路28運作。 NMOS電晶體TN8截止以響應一自反相器電路25輸出 5 之具低電位電源供應Vss準位的訊號。因此，NMOS電晶體 TN9被截止且電流鏡電路26$及276進入不運轉狀態。因此，來自高電位電源供應Vdd的電力經由PMOS電晶體 TP11供應至節點N5且在節點N5的電位升至高電位電源供應Vdd準位附近。換言之，第一輸入訊號ini被設定在高電 10 位電源供應Vdd準位。 NMOS電晶體TN17導通以響應一自反相器電路24及電流鏡電路31輸出之具中間電壓Vb準位的輸出訊號。 NMOS電晶體TN14截止以響應一自反相器電路25與電流鏡電路29輸出之具低電位電源供應Vss準位的訊號且 15 電流鏡電路29及30進入不運轉狀態。因此，中間電壓Vb經由PMOS電晶體TP15供應至節點N6而節點N6處的電位上升至中間電壓Vb準位附近。換言之，第二輸入訊號in2被設定在中間電壓Vb準位。輸出電路l〇a輸出具低電位電源供應Vss準位的輸出訊 20 號OUT以響應具高電位電源供應Vdd準位的第一輸入訊號 ini及具中間電壓Vb準位的第二輸入訊號in2。接著，將說明其中輸入訊號inO具有中間電壓Vb準位的準位轉換器電路20a的操作。 NMOS電晶體TN13被截止以響應一自反相器電路24 (請先閲讀背面之注意事項再填寫本頁) -、可_ 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） -22 - 叫357 A7 _B7 _ _ 五、發明説明（IX〇輸出之具中間電壓Vb準位的輸出訊號，而電流鏡電路28進入不運轉的狀態。 NMOS電晶體TN8被導通以響應一自反相器電路25輸出之具中間電壓Vb準位的輸出訊號。於是，NMOS電晶體 5 TN9的源極電位下降且電晶體TN9被導通，然後電流鏡電路26及27運轉。因此，在節點N5處的電荷經由NMOS電晶體TNI 1放電而在節點N5處電位下降至中間電壓Vb準位附近。換言之，第一輸入訊號ini被設定在中間電壓Vb準位。 NMOS電晶體TN17截止以響應一自反相器電路輸出 10 之具低電位電源供應Vss的輸出訊號且電流鏡電路31進入不運轉狀態。 NMOS電晶體TN14導通以響應一自反相器電路25輸出之具換言之，第一輸入訊號ini被設定在中間電壓Vb準位的輸出訊號且電流鏡電路29及30運轉。因此，在節點N6處 15 的電荷經由NMOS電晶體TN16放電且在節點N6處的電位下降至低電位電源供應Vss準位附近。換言之，第二輸入訊號in2被設定於低電位電源供應Vss準位。輸出電路l〇a輸出具高電位電源供應Vdd準位的輸出訊號OUT以響應具中間電壓Vb準位的第一輸入訊號ini及 2〇具低電位電源供應Vss準位的第二輸入訊號m2。根據第四實施例之準位轉換器電路20a接收具低電位電源供應Vss準位的輸入訊號inO並輸出具低電位電源供應 Vss準位的輸出訊號OUT。準位轉換器電路20a也輸入具中間電壓Vb的輸入訊號inO且輸出具高電位電源供應Vdd準 (谱先閲讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -23- ^5357 A7 ___E__ 五、發明説明（上丨）位的輸出訊號OUT。輸出電路10a接收在電源供應Vdd或 Vss(0至5伏)範圍內以全域放大的輸出訊號OUT。因爲NMOS電晶體TN16的汲極電流高於NMOS電晶體 TN11的汲極電流，所以當輸出訊號OUT正上升時第二輸入 5 訊號in2比第一輸入訊號ml早下降。換言之，在節點N2的電位比在節點N1的電位早升起。因爲PMOS電晶體TP15的汲極電流低於PMOS電晶體 TP11的汲極電流，所以當輸出訊號OUT正下降時第二輸入訊號in2比第一輸入訊號ml晚上升。換言之，在節點N2的 10 電位比在節點N1的電位慢下降。因此，可以避免節點N1 與N2之間的電位差的突然擴增。因爲在節點N5及N6的電荷分別經由NMOS電晶體 TN11及TN16放電，所以放電時間縮短。因此，根據第四實施例之準位轉換器20a適合高速操作。 15 (第五實施例）第7圖係一根據本發明第五實施例之準位轉換器電路 20b的電路圖。準位轉換器電路20b不包含第6圖之準位轉換器電路20之PMOS電晶體TP13至TP16及NMOS電晶體 TN14至TN17。在第6圖之準位轉換器電路20a中，因爲在 20 反相器電路24之輸出端的電位與在反相器電路16的輸入端 (節點N6)係相同，所以反相器電路24之輸出端被耦接至反相器電路16的輸入端。因此，第五實施例中，反相器電路 24之輸出訊號係第二輸入訊號in2。準位轉換器電路20b以與第6圖之準位轉換器電路20a (請先閲讀背面之注意事項再填寫本頁) 、訂— -#- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -24- 535357 A7 ____B7_ 五、發明説明（xi) 相同的方式接收具低電位電源供應Vss準位的輸入訊號in〇且輸出具低電位電源供應Vss準位的輸出訊號OUT。準位轉換器電路20b也接收具中間電壓Vb準位的輸入訊號in〇並輸出具高電位電源供應Vdd準位的輸出訊號OUT。 5 (第六實施例）

第8圖係一根據本發明之第六實施例的準位轉換器電路20C的電路圖。準位轉換器電路20c包含有一輸入電路 21c及輸出電路10a。輸入電路21c由反相器電路32至36，一 AND電路37，一NOR電路38，一最好是含有一電阻器與電 10 容器的積體電路39，PMOS電晶體TP17至TP24，及NMOS 電晶體TN18至TN23所組成。例如積體電路39可以由多個串聯之反相器電路構成。 AND電路37具有一用來接收輸入訊號inO的第一輸入端(節點N7)，一用以藉由反相器電路32與積體電路39接收 15 輸入訊號inO的第二輸入端(節點N8)，與一輸出電路。反相器電路32與積體電路39共同形成一延遲電路40。NOR電路 38具有分別耦接於AND電路37之第一及第二輸入端(即節點N7及N8)的第一及第二輸入端，與一輸出電路。反相器電路32，AND電路37，及NOR電路38接受來自具有中間電 20 壓Vb準位的電源供應及低電位電源供應Vss的電力。 NMOS電晶體TN18具有一耦接於AND電路37之輸出端的閘極，一經由NMOS電晶體TN19而耦接於高電位電源供應 Vdd的汲極，及一耦接於低電位電源供應Vss的源極。 NMOS電晶體TN19具有一耦接於中間電壓Vb的閘極。本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公爱） -25- 4請先閲讀背面之注意事項再填寫本頁)

.訂I 535357 A7 ___B7 五、發明説明（λ、） PMOS電晶體TP17與TP18具有連接在一起的閘極且形成一電流鏡電路41。PMOS電晶體TP17具有一耦接於其自己之閘極的汲極及一耦接於高電位電源供應Vdd的源極。 PMOS電晶體TP18具有一耦接於高電位電源供應Vdd的源 5 極及一耦接於反相器電路33之輸入端的汲極。反相器電路33及34形成一用以接收源自高電位電源供應Vdd及具中間電壓Vb準位之電源供應的電力的栓鎖電路 42 ° PMOS電晶體TP19及TP20具有連接在一起的閘極且形 10 成一電流鏡電路43。PMOS電晶體TP19具有一耦接至反相益電路33的輸出iz而的汲極(卽點N9)，及一^稱接於局電位電源供應Vdd的源極。PMOS電晶體TP20具有一耦接於高電位電源供應Vdd的源極及一經由NM0S電晶體TN20及 TN21而耦接於低電位電源供應Vss的汲極。NM0S電晶體 15 TN20具有一耦接於中間電壓Vb的閘極。電晶體TN21具有一親接於NOR電路3 8的輸出端。節點N9被鍋接至第一反相器電路15的輸入端。換言之，在節點N9的電位被供應至反相器電路15當作第一輸入訊號ini。 20 NM0S電晶體TN22具有一耦接於AND電路37之輸出端的閘極，一經由PMOS電晶體TP21而耦接於中間電壓Vb 的汲極，及一耦接於低電位電源供應Vss的源極。 PMOS電晶體TP21與TP22具有連接在一起的閘極且形成一電流鏡電路44。PMOS電晶體TP21具有一耦接於其自 ----------------------t------------------訂----------------鬌. 請先閲讀背面之注意事項再填寫本頁) * · 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -26- 535357 A7 _______B7_ 五、發明説明（) 己閘極的汲極與一耦接於具中間電壓Vb準位的電源供應的源極。PMOS電晶體TP22具有一耦接於具中間電壓Vb的源極及一耦接於反相器電路35之輸入端的汲極。反相器電路35及36形成一栓鎖電路45並接收源自具中 5 間電壓Vb準位之電源供應與低電位電源供應Vss的電力。 PMOS電晶體TP23及TP24具有連接在一起的閘極且形成一電流鏡電路46。PMOS電晶體TP23具有一耦接於反相器電路35之輸出端的汲極(節點N10)，及一耦接於中間電位電源供應Vb的源極。PMOS電晶體TP24具有一耦接於中間 10 電位電源供應Vb的源極及一經由NMOS電晶體TN23而耦、接於低電位電源供應Vss的汲極。PMOS電晶體TP24具有一 : 耦接於其自己汲極與電晶體TN23之源極的閘極。節點N10被連接於第二反相器電路16的輸入端。換言之，在節點N10處的電位施加至第二輸入訊號in2。 15 接下來，將說明其中輸入訊號inO具有低電位電源供應

Vss準位之準位轉換器20c的操作。

在節點N7處的電位立刻被設定於低電位電源供應Vss 準位。在節點N8處的電位先被設定於低電位電源供應Vss 準位而在經延遲電路40之一預定的延遲時間之後變成爲中 20 間電壓Vb。因而，NM0S電晶體TN18被截止以響應自AND 電路輸出之具有低電位電源供應Vss準位的輸出訊號。 NMOS電晶體TN19被截止而電流鏡電路41進入不操作狀態。 NOR電路38先輸出一具中間電壓Vb準位的輸出訊號本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） -27 · 〈·請先閲讀背面之注意事項再填寫本頁)

•、可I 535357 A7 ____ _B7__ 五、發明説明（上:)）

而在經預定的延遲時間之後輸出一具低電位電源供應Vss 準位的輸出訊號。NMOS電晶體TN21被導通以響應一自 NOR電路38輸出之具中間電壓Vb準位的輸出訊號。於是， NMOS電晶體TN20的源極電位下降且電晶體TN20導通，然 5 後電流鏡43運轉。因此，高電位電源供應Vdd經由PMOS 電晶體TP19而供應至節點N9且節點N9處的電位上升至高電位電源供應Vdd準位附近。換言之，輸入訊號ini先被設定在高電位電源供應Vdd準位。此時，栓鎖電路42把節點 N9處的電位維持在高電位電源供應Vdd準位。 10 NMOS電晶體TN22被截止以響應一從AND電路37輸出之具有低電位電源供應Vss準位的輸出訊號，且電流鏡電路44進入不操作的狀態。 NMOS電晶體TN23導通以響應一從NOR電路38輸出之具有中間電壓Vb準位的輸出訊號且電流鏡電路46運 15 轉。於是，中間電壓Vb經由PMOS電晶體TP23供應至節點 N10，且在節點N10的電位上升至中間電壓Vb準位附近。換言之，在節點N10處之第二輸入訊號in2被設定爲中間電壓Vb準位。此時，栓鎖電路45維持中間電壓Vb準位。經過一預定延遲時間之後，NMOS電晶體TN21截止以 20 響應一自NOR電路38輸出之具低電位電源供應Vss準位的輸出訊號。於是，NMOS電晶體TN20被截止且電流鏡電路 43進入不操作狀態。此時，因爲栓鎖電路42維持節點N9於高電位電源供應Vdd準位，所以第一輸入訊號ini被維持在高電位電源供應Vdd準位。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -28 - t 今請先閲讀背面之注意事項再填寫本頁) -、τ ^35357 A7 B7 五、發明説明（為） NMOS電晶體TN23被截止以響應一自NOR電路38輸出之具低電位電源供應Vss準位的輸出訊號。且電流鏡電路 46進入不操作狀態。此時，因爲栓鎖電路45維持節點N9於中間電壓Vb準位，所以第二輸入訊號in2被維持在中間電壓 5 Vb準位。在第六實施例中，當輸入訊號inO具有低電位電源供應 Vss準位時，NOR電路38輸出一從中間電壓Vb準位再經一預定延遲時間之後變爲低電位電源供應Vss準位的單階脈衝訊號。於是，因爲NMOS電晶體TN21與TN23的導通時間 10 縮短，所以加於電晶體TN21與TN23的饋通電流被降低。輸出電路l〇a輸出具低電位電源供應Vss準位的輸出訊號OUT以響應具高電位電源供應Vdd準位的第一輸入訊號 ini與具中間電壓Vb準位的第二輸入訊號in2。現在將說明其中輸入訊號inO具有中間電壓Vb準位的 15 準位轉換器電路20c的操作。在節點N7處的電位立即被設定在中間電壓Vb準位。節點N8處的電位先被設定在中間電壓Vb準位而在經過延遲電路40之預定的延遲時間之後被設定在低電位電源供應 Vss準位。於是，AND電路37先輸出一具有中間電壓Vb準 20 位的輸出訊號而在經過預定的延遲時間之後再輸出具低電位電源供應Vss準位的輸出訊號。NOR電路38輸出一具低電位電源供應Vss準位的輸出訊號。

NMOS電晶體TN21截止以響應一從NOR電路38輸出之具低電位電源供應Vss準位的輸出訊號。於是，NMOS ................................t:...................訂！...........鬌· 命請先閱讀背面之注意事項再填寫本頁) · · 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297夂釐〉 -29- 535357 A7 ____ B7_ 五、發明説明（) 電晶體TN2被截止而電流鏡電路43進入不操作狀態。 NMOS電晶體TN18導通以響應一自AND電路輸出之具有中間電壓Vb準位的輸出訊號。於是，NMOS電晶體 TN19的源極電位下降且電晶體TN19被導通及電流鏡電路 5 41運轉。然後，源自高電位電源供應Vdd的電力經由PMOS電晶體TP18供應至反相器電路33的輸入端，且反相器電路33的輸入端處的電位上升至高電位電源供應Vdd附近。因此，電位(例如第一輸入訊號ml)被設定在中間電壓Vb準位。此 10 時，栓鎖電路42維持節點N9處的電位於中間電壓Vb準位。 NMOS電晶體TN22被導通以響應一從AND電路37輸出之具中間電壓Vb準位的輸出訊號而電流鏡電路44操作。於是，中間電壓Vb經由PMOS電晶體TP22而供應至反相器電路35的輸入端，且在輸入端的電位上升至中間電壓 15 Vb準位附近。因此，在節點N10(即第二輸入訊號in2)的電位被設定於低電位電源供應Vss準位。此時，栓鎖電路45 把節點N10維持在低電位電源供應Vss準位。 NMOS電晶體TN23被截止以響應一自NOR電路38輸出之具低電位電源供應Vss準位的輸出訊號且電流鏡電路 20 46進入不操作狀態。在經過一預定之延遲時間之後，NMOS電晶體TN18截止以響應一自AND電路37輸出之具低電位電源供應Vss準位的輸出訊號。NMOS電晶體TN19被截止且電流鏡電路41 進入不操作狀態。此時，栓鎖電路42把節點N9維持在中間 0 ^請先閱讀背面之注意事項再填寫本頁)

•、可I 本紙張尺度適用中國國家標準（®s) Α4規格（210X297公釐） -30- A7 ___B7 _ 五、發明説明（公）電壓Vb準位。 NMOS電晶體TN22截止以響應一自AND電路37輸出之具低電位電源供應Vss準位的輸出訊號且電流鏡電路44 進入不操作狀態。此時，栓鎖電路45把節點N10維持在低 5 電位電源供應Vss準位。因而，第二輸入訊號in2維持在低電位電源供應Vss準位。在第六實施例中，當輸入訊號inO具有中間電壓Vb準位時，AND電路37輸出一從中間電壓Vb準位經過一預定延遲時間之後變爲低電位電源供應Vss準位的單步脈波訊號。於 1〇是，因爲NMOS電晶體TN18與TN22的導通時間縮短，所以施加於電晶體TN18與TN22的饋通電流降低。輸出電路l〇a輸出一具高電位電源供應Vdd的輸出訊號以響應具中間電壓Vb準位的第一輸入訊號ini與具低電位電源供應Vss準位的第二輸入訊號in2。 15 (第七實施例）第9圖係一根據本發明第七實施例之一 NAND電路50 的電路圖。NAND電路50由一輸出電路10b與電源供應53 及54構成。輸出電路l〇b具有第一及第二NAND電路51及52 取代輸出電路10a之第一及第二反相器電路15及16。第一 20 NAND電路51收受源自高電位電源供應Vdd及一具中間電壓Vb準位的電源供應的電力。第二NAND電路52收受源自具中間電壓Vb準位的電源供應及低電位電源供應Vss的電力。第一NAND電路51具有，一經由偏移位準用之電源供本紙張尺度適用中國國家標準（Q®) A4規格（210X297公爱） -31 - ---------------------0..................、玎................鬌 (·請先閲讀背面之注意事項再填寫本頁) · . ^35357 A7 〜^_B7____ 五、發明説明（Θ ) 應53而接收一輸入訊號inll的第一輸入端，一經由偏移位準用之電源供應54而接收一輸入訊號inl2的第二輸入端，及一耦接於節點N1的輸出端。輸入訊號inll及inl2在低電位電源供應Vss準位與中 5 間電壓Vb準位之間變化。電源供應53及54偏移輸入訊號 inll及inl2使其在低電位電源供應Vss準位與中間電壓Vb 準位之間變爲在中間電壓Vb準位與高電位電源供應Vdd準位之間。被偏移的訊號被供應至第一NAND電路51。第二NAND電路52具有一用以接收輸入訊號inll的第 10 一輸入端，一用以接收輸入訊號inl2的第二輸入端，及一耦接於節點N2的輸出端。現在將說明其中輸入訊號inll及inl2兩者具有低電位電源供應準位之NAND電路50的運作。這種情況，電源供應53及54偏移輸入訊號inll及inl2至一具中間電壓Vb準位 15 的訊號。第一 NAND電路51接收偏移訊號並輸出一具高電位電源供應Vdd準位的輸出訊號。第二NAND電路52收到具低電位電源供應準位之輸入訊號inll及inl2而輸出一具中間電壓Vb準位的輸出訊號。因此，在節點N1處的的電位被設 2〇定在高電位電源供應Vdd準位而在節點N2處的的電位被設定在中間電壓Vb準位。CMOS反相器電路11(即NAND電路 50)輸出一具高電位電源供應Vdd準位的輸出訊號。現在將說明其中輸入訊號inll及inl2兩者具有中間電壓Vb準位之NAND電路50的運作。這種情況，電源供應53 (請先閱讀背面之注意事項再填寫本頁) #- .訂· 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -32- 535357 A7 _________B7______ — 五、發明説明（3 )) 及54偏移輸入訊號inll及inl2至一具高電位電源供應vdd 準位的訊號。第一 NAND電路51接收偏移訊號並輸出一具中間電壓 Vb準位的輸出訊號。第二NAND電路52收到具具中間電壓 5 Vb準位之輸入訊號ini 1及inl2而輸出一具低電位電源供應

Vss準位的輸出訊號。因此，在節點N1處的的電位被設定在中間電壓Vb準位，而在節點N2處的的電位被設定在低電位電源供應Vss準位。CMOS反相器電路11 (即NAND電路50) 輸出一具低電位電源供應Vss準位的輸出訊號。 10 現在將說明其中輸入訊號inll具有中間電壓Vb準位與輸入訊號inl2具低電位電源供應Vss準位之NAND電路50 的操作。在這種情況中，電源供應53及54偏移輸入訊號ini 1 及輸入訊號inl2至一具有高電位電源供應Vdd準位的訊號與一具中間電壓Vb準位的訊號。 15 第一 NAND電路51接收偏移訊號並輸出一具高電位電源供應Vdd準位的訊號。第二NAND電路52接收具中間電壓Vb準位的輸入訊號inll及具低電位電源供應Vss準位之輸入訊號inl2並輸出一具中間電壓Vb準位的輸出訊號。因此，在節點N1的電位被設定在高電位電源供應Vdd準位而 20 在節點N2的電位被設定在中間電壓Vb準位。然後CMOS反相器電路1〗輸出一具高電位電源供應Vdd準位的輸出訊號 OUT。接下來，將說明其中輸入訊號inll具有低電位電源供應Vss準位之與輸入訊號inl2具有中間電壓Vb準位之本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -33 _ #… f請先閲讀背面之注意事項再填寫本頁) .、可 535357 A7 _B7_ 五、發明説明（3() NAND電路50的操作。這種情況，電源供應53及54偏移輸入訊號inll及輸入訊號inl2至一具中間電壓Vb準位的訊號與一具高電位電源供應Vdd準位的訊號。第一 NAND電路51接收偏移訊號並輸出一具高電位電 5 源供應Vdd準位的訊號。第二NAND電路52接收具低電位電源供應Vss準位的輸入訊號inll及具中間電壓Vb準位之輸入訊號inl2並輸出一具中間電壓Vb準位的輸出訊號。因此，在節點N1的電位被設定在高電位電源供應Vdd準位，而在節點N2的電位被設定在中間電壓Vb準位。然後CMOS 10 反相器電路Η輸出一具高電位電源供應Vdd準位的輸出訊號 OUT。在第七實施例中，NAND電路50輸出一具低電位電源供應Vss準位的輸出訊號OUT以響應輸入訊號ini與in2兩者均具有中間電壓Vb準位。NAND電路50更輸出具高電位 15 電源供應Vdd準位的輸出訊號以響應其中至少一個具有低電位電源供應Vss準位的輸入訊號ini與in2。 (第八實施例）第10圖係一根據本發明第八實施例之運算放大器電路 60的電路圖。運算放大器電路60包含有一輸入電路61及第4 20 圖之輸出電路l〇a。輸入電路61由PM0S電晶體TP25與 TP26，NMOS電晶體TN24至TN28，及電阻器R3至R5構成。 NM0S電晶體TN24及TN25具有連接在一起且經由 NMOS電晶體TN26而耦接於低電位電源供應Vss的源極。 NM0S電晶體TN26及TN27具有耦接在一起的閘極並形成本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） -34 - ---------------------0----------------------------訂----------------鬌分請先閲讀背面之注意事項再填寫本頁) " ♦ 535357 A7 ____B7 五、發明説明（iX ) —電流鏡電路62。NMOS電晶體TN27具有耦接於其汲極且經由電阻器R3連接於高電位電源供應Vdd的閘極及一稱接於低電位電源供應Vss的源極。NMOS電晶體TN26及 TN27與電阻器R3形成一定電流源。 5 NMOS電晶體TN24具有一經由NMOS電晶體TN28與 PMOS電晶體TP25而耦接於高電位電源供應Vdd的汲極及一間極，做爲運算放大器電路60的反相輸入端，接收一輸入訊號in22。輸入訊號in22在中間電壓Vb準位與低電位電源供應Vss準位之間變化。 10 PMOS電晶體TN25具有一經由電阻器R5而耦接於中間電壓Vb的汲極與一閘極，做爲運算放大器電路60的非反相輸入端，接收一輸入訊號in21。輸入訊號in21在中間電壓Vb準位與低電位電源供應Vss準位之間變化。 PMOS電晶體TP25及TP26具有接在一起的閘極並形成 15 一電流鏡電路63。PMOS電晶體TP25具有一耦接於其自己閘極的汲極與一耦接於高電位電源供應Vdd的源極。PMOS 電晶體TP26具有具有一耦接於高電位電源供應Vdd的源極及一經由電阻器R4而耦接於中間電壓Vb的汲極。在PMOS電晶體TP26與電阻器R4之間的節點Nil耦接 20 於第一反相器電路15之輸入端。換言之’在節點Nil處的電位被供應至第一反相器15當作第一輸入訊號inl。在 NM0S電晶體TN 25與電阻器R5之間的節點N12耦接於第二反相器電路16之輸入端。換言之’在節點N12處的電位被供應至第二反相器16當作第二輸入訊號in2。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 35 分請先閲讀背面之注意事項再填寫本頁) 、τ· .t 535357 A7 ___B7_ 五、發明説明（B ) 電阻器R4與R5維持節點Nil與N12間的電位差在中間電壓Vb準位(2.5伏）。例如，當節點Nil的電位上升至高電位電源供應Vdd準位附近時，節點N12的電位升至中間電壓 Vb準位附近。另外，當節點N12的電位降至低電位電源供 5 應Vss準位附近時，節點Nil的電位降至中間電壓Vb準位附近。現在將說明其中輸入訊號in22之準位高於輸入訊號 in21之準位的運算放大器電路60的操作。這種情況，NMOS 電晶體TN24的電流驅動能力變成高於NMOS電晶體 10 TN25。於是，NMOS電晶體TN28的源極電位下降而電晶體 TN28的電流驅動能力增加。PMOS電晶體TP25(與PMOS電晶體ΤΡ26)的汲極電流增加。另外，因爲輸入訊號in21的準位低於輸入訊號m22的準位，所以NMOS電晶體TN25的電流驅動能力被抑制且NMOS電晶體TN25的汲極電流降低。 15 因此，在節點Nil的電位(即第一輸入訊號ini)上升至高電位電源供應Vdd準位附近，而節點N12的電位(即第二輸入訊號in2)上升至中間電壓Vb準位附近。接著，輸出電路10a輸出一約降至低電源電源供應Vss準位的輸出訊號 OUT。 20 接著，現在將說明其中輸入訊號in22之準位低於輸入訊號in21之準位的運算放大器電路60的操作。這種情況， NMOS電晶體TN24的電流驅動能力變成低於NMOS電晶體TN25。於是，NMOS電晶體TN28的電流驅動能力被抑制且PMOS電晶體TP25(與PMOS電晶體TP26)的汲極電流降 (請先閲讀背面之注意事項再填窝本頁)

本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） -36 - 535357 A7 _B7_ 五、發明説明) 低。另外，因爲輸入訊號m21的準位高於輸入訊號in22的準位，所以NMOS電晶體TN25的電流驅動能力增加。因此，節點Nil處的電位(即第一輸入訊號ini)降至中間電壓Vb準位附近，而節點N12的電位(即第二輸入訊號 5 in2)降至低電源電源供應Vss準位附近。然後，輸出電路 10a輸出一上升至高電位電源供應Vdd準位附近的輸出訊號 OUT ° 熟孰於此技的人應該淸楚本發明可以被具體實現爲許多其他的形式而不脫離本發明的精神或範圍。尤其是，應 10 該知道本發明可以被具體化爲以下形式。供應至CMOS反相器電路11之輸入端(即電晶體TP1與 TN1的閘極)的電壓可以爲介於高於僅爲PMOS電晶體ΊΤ1 之臨界電壓的高電位電源供應Vdd準位與高於僅爲NMOS 電晶體TN1之臨界電壓的低電位電源供應Vss準位之間的 15 固定或可變電壓。在第三至第六實施例中，第2圖之輸出電路10可以以第 4圖之輸出電路10a替代。因此，所提出之各種範例與實施例將考慮爲範例說明及非限制性，且本發明不侷限於此地所給予之細節，且可 20 以在隨附之各種申請範圍項目的範圍與同等方式內做任何修飾。元件標號對照表 1 CMOS反相器電路 20a準位轉換器電路 2 電位控制電路 20b準位轉換器電路本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -37- 《請先閲讀背面之注意事項再填寫本頁)

、可I 535357 A7 B7 五、發明説明（h ) 10輸出電路 10a輸出電路 l〇b輸出電路 11 CMOS反相器電路 12第一源極隨耦器電路 13第二源極隨耦器電路 14電壓產生電路 15第一反相器電路 16第二反相器電路 20準位轉換器電路 28電流鏡電路 29電流鏡電路 30電流電路 31電流鏡電路 32反相器電路 33反相器電路 34反相器電路 35反相器電路 36反相器電路 37 AND電路 38 NOR電路 39積體電路 40延遲電路 41電流鏡電路 20c準位轉換器電路 21輸入電路 21a輸入電路 21c輸入電路 22電流鏡電路 23 電流鏡電路 24 CMOS反相器電路 25 CMOS反相器電路 26 電流鏡電路 27 電流鏡電路 43 電流鏡電路 44電流鏡電路 45栓鎖電路 46 電流鏡電路 50 NAND電路 51 NAND電路 52 NAND電路 53電源供應 54電源供應 60運算放大器電路 61輸入電路 62電流鏡電路 63 電流鏡電路 100輸出電路 A請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -38- 535357 A7 B7 五發明説明 42 (以）栓鎖電路 I請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -39-

Claims

535357 A8 B8 C8 _______D8_ 六、申請專利範圍 1·一種電晶體輸出電路，包含有：串聯相接之一PMOS電晶體及一NMOS電晶體；及一耦接於該PMOS電晶體與該NMOS電晶體之該閘極與源極之電位控制電路，用來接收源自一高電位電源供應 5 及一低電位電源供應的電力，與控制施加於該PMOS電晶體與該NMOS電晶體之該閘極與源極的電壓以響應一具一第一準位與一第二準位其中之一的輸入訊號，其中該電位控制電路施加一參考電壓於該PMOS電晶體與該NMOS電晶體的該閘極，該參考電壓係介於該高電 10 位電源供應準位與該低電位電源供應準位之間，其中該電位控制電路施加該高電位電源供應電壓至該 PMOS電晶體的該源極以響應具該第一準位的輸入訊號且施加一電壓至該NMOS電晶體的該源極使該NMOS電晶體不導通，如此一具該高電位電源供應電壓的輸出訊號被從 15 —在該PMOS電晶體與該NMOS電晶體之間的節點輸出，及其中該電位控制電路施加該低電位電源供應電壓至 NMOS電晶體的源極以響應一具該第二準位的輸入訊號且施加一電壓至該PMOS電晶體的該源極使該PMOS電晶體 20 不導通，如此一具該低電位電源供應電壓的輸出訊號被從一在該PMOS電晶體與該NMOS電晶體之間的節點輸出。 2.如申請專利範圍第1項之電晶體輸出電路，其中該參考電壓係一介於該高電位電源供應電壓與該低電位電源供應電壓之間的中間電壓。 -40-

裝訂本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 535357 A8 B8 C8 D8 六、申請專利範圍 3. —種電晶體輸出電路，包含有：串聯相接之一PMOS電晶體及一NMOS電晶體；及一耦接在該PMOS電晶體之該源極與一高電位電源供應之間的第一源極隨耦器，用以選擇性地施加一高電位電 5 源供應電壓至該PMOS電晶體的該源極以響應一其電壓係在該高電位電源供應電壓與一參考電壓之間變化的第一輸入訊號，該參考電壓係介於該高電位電源供應電壓與一低電位電源供應電壓之間；一耦接在該NMOS電晶體之該源極與一低電位電源供 10 應之間的第二源極隨耦器，用以選擇性地施加該低電位電源供應電壓至該NMOS電晶體的該源極以響應一其電壓係在該參考電壓與該低電位電源供應電壓之間變化的第二輸入訊號；及一位在一介於該PMOS電晶體與該NMOS電晶體之間 15 的一節點上的輸出端，用以輸出一具該高電位電源供應電壓與該低電位電源供應電壓其中一個的輸出訊號。 4. 如申請專利範圍第3項之電晶體輸出電路，更包含有一耦接於該PMOS電晶體及該NMOS電晶體之該等閘極的參考電壓產生電路，用以產生該參考電壓並施加該參考電 20 壓至該PMOS電晶體及該NMOS電晶體之該等閘極。 5. 如申請專利範圍第3項之電晶體輸出電路，其中該參考電壓係一介於該高電位電源供應電壓與該低電位電源供應電壓之間的中間電壓。 6. 如申請專利範圍第3項之電晶體輸出電路，其中該第本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -41 - 535357 A B c D a、申請專利範圍一及該第二輸入訊號供應之時間使當該輸出訊號從該低電位電源供應電壓上升至該高電位電源供應電壓時，該 NMOS電晶體之該源極電壓比該PMOS電晶體之該源極電壓早變化，當該輸出訊號從該高電位電源供應電壓下降至 5 該低電位電源供應電壓時，該NMOS電晶體之該源極電壓比該PMOS電晶體之該源極電壓晚變化。 7-—種電晶體輸出電路，包含有：串聯相接之一PMOS電晶體及一NMOS電晶體；及一耦接於該PMOS電晶體之該源極的第一反相器電 10 路，用以接收源自一高電位電源供應及一介於該高電位電源供應電壓與一低電位電源供應電壓之間的參考電壓的電力，該第一反相器接收一其電壓在該高電位電源供應電壓與該參考電壓之間變化的第一輸入訊號並施加該高電位電源供應電壓與該參考電壓其中一個至該PMOS電晶體的該 15 源極；一耦接於該NMOS電晶體之該源極的第一反相器電路，用以接收源自該參考電壓及一低電位電源供應的電力，該第二反相器接收一其電壓在該參考電壓與該低電位電源供應電壓之間變化的第二輸入訊號並施加該參考電壓 20 與其中一個至該NMOS電晶體的該源極；及一位於一介於該PMOS電晶體與該NMOS電晶體之間的節點上的輸出端，用以輸出一具該高電位電源供應電壓與該低電位電源供應電壓其中一個的輸出訊號。 8.如申請專利範圍第7項之電晶體輸出電路，更包含有 -42- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） _ _ D8 六、申請專利範圍一耦接於該PMOS電晶體與該NMOS電晶體之該等閘極的參考電壓產生電路，用以產生該參考電壓並施加該參考電壓至PMOS電晶體與該NMOS電晶體的該等閘極。 9·如申請專利範圍第7項之電晶體輸出電路，其中該參 5 考電壓係一介於該高電位電源供應電壓與該低電位電源供應電壓之間的中間電壓。 10·如申請專利範圍第7項之電晶體輸出電路，其中該第一及該第二輸入訊號供應之時間使當該輸出訊號從該低電位電源供應電壓上升至該高電位電源供應電壓時，該 10 NM〇S電晶體之該源極電壓比該PMOS電晶體之該源極電壓早變化，當該輸出訊號從該高電位電源供應電壓下降至該低電位電源供應電壓時，該NMOS電晶體之該源極電壓比該PMOS電晶體之該源極電壓晚變化。 11.一種電晶體準位轉換器電路，包含有： 15 一用以接收源自一高電位電源供應與一低電位電源供應之電力並將一外部輸入訊號轉換爲第一與第二輸入訊號的輸入訊號轉換器，該第一輸入訊號其電壓係在該高電位電源供應電壓與一參考電壓間變化，該參考電壓係介於該高電位電源供應電壓與低電電源供應電壓之間，該第二輸 20 入訊號其電壓係在該參考電壓與該低電位電源供應電壓間變化；及一耦接於該輸入訊號轉換器的輸出電路，用以接收該第一及第二輸入訊號並輸出一具該高電位電源供應電壓與該低電位電源供應電壓其中一個的輸出訊號。 -43- 本紙張尺度適用中國國家標準（CNS) A4規格（21〇Χ297公釐） 535357

κ、申請專利範圍 12·如申請專利範圍第11項之電晶體灌位轉換器電路，其中該輸出電路更包含有：串聯相接之一 PMOS電晶體及一 1^“〇3電晶體；一耦接在該NMOS電晶體的該源極與該高電位電源供 5 應之間的第一源極隨耦電路，用以選擇性地施加該高電位電源供應電壓至該NMOS電晶體的該源極以響應該第一輸入訊號；一耦接在該NMOS電晶體的該源極與該低電位電源供應之間的第二源極隨耦電路，用以選擇性地施加該低電位 1〇電源供應電壓至該NMOS電晶體的該源極以響應該第二輸入訊號；及一位在一介於該PMOS電晶體及該NMOS電晶體之間的節點上用以輸出該輸出訊號的輸出端。 13.如申請專利範圍第11項之電晶體準位轉換器電路， 15 其中該輸出電路更包含有：串聯相接之一 PMOS電晶體及一 NMOS電晶體；一耦接於該PMOS電晶體之該源極的第一反相器電路，用以接收源自該高電位電源供應及該參考電壓的電力，該第一反相器電路接收該第一輸入訊號並施加該高電 20 位電源供應電壓與該參考電壓其中一個至該PMOS電晶體的該源極；一耦接於該NMOS電晶體之該源極的第二反相器電路，用以接收源自該參考電壓及該低電位電源供應的電力，該第二反相器電路接收該第二輸入訊號並施加該參考本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -44 - 六、申請專利範圍電壓與該低電位電源供應電壓其中一個至該NMOS電晶體的該源極；及一位在一介於該PMOS電晶體及該NMOS電晶體之間的節點上用以輸出該輸出訊號的輸出端。 5 14·如申請專利範圍第11項之電晶體準位轉換器電路，其中該輸入訊號轉換器更包含有：在該高電位電源供應及該參考電壓之間串聯相接的一第一電流鏡電路與一第一電阻器；一用以選擇性地作動該第一電流鏡電路以響應該外部 10 輸入訊號的第一切換電路，該第一輸入訊號從介於該第一電流鏡電路與該第一電阻器之間的節點上施加至該輸出電 . 路；在該參考電壓與該低電位電源供應之間串聯相接的一第二電流鏡電路與一第二電阻器；及 15 一用以選擇性地作動該第二電流鏡電路以響應該外部輸入訊號的第二切換電路，該第二輸入訊號從介於該第二電流鏡電路與該第二電阻器之間的節點上施加至該輸出電路； 15·如申請專利範圍第11項之電晶體準位轉換器電路， 20 其中該輸入訊號轉換器包含有：在該尚電位電源供應及該參考電壓之間串聯相接的第一及第二電流鏡電路；一用以選擇性地作動該第一電流鏡電路以響應該外部輸入訊號的第一切換電路； -45- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）六、申請專利範圍一根據外部輸入訊號互補性地作動該第二電流鏡電路與該第一電流鏡電路的第二切換電路，該第一輸入訊號從介於該第一與第二電流鏡電路之間的節點上施加至該輸出電路； 5 在該參考電壓與該低電位電源供應間之串聯相接的第三及第四電流鏡電路；一用以選擇性地作動該第三電流鏡電路以響應該外部輸入訊號的第三切換電路；及一響應外部輸入訊號互補性地作動該第四電流鏡電路 10 與該第三電流鏡電路的第四切換電路，該第二輸入訊號從介於該第三與第四電流鏡電路之間的節點上施加至該輸出電路； 16.如申請專利範圍第11項之電晶體準位轉換器電路，其中該外部輸入訊號在該參考電壓與低電位電源供應 15 電壓之間變化，該輸入訊號轉換器包含有：在該高電位電源供應及該參考電壓之間串聯相接的第一及第二電流鏡電路；一用以選擇性地作動該第一電流鏡電路以響應該外部輸入訊號的第一切換電路； 20 —響應外部輸入訊號互補性地作動該第二電流鏡電路與該第一電流鏡電路的第二切換電路，該第一輸入訊號從介於該第一與第二電流鏡電路之間的節點上施加至該輸出電路；及一用以接收該外部輸入訊號並施加該第二輸入訊號至本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -46- 六、申請專利範圍該輸出電路的反相器。 17.如申請專利範圍第11項之電晶體準位轉換器電路，其中該輸入訊號轉換器包含有：一用以轉換該外部輸入訊號爲第一與第二單步脈波訊 5 號的單步電路；一串接在該高電位電源供應與該低電位電源供應之間的一第一切換電路與一第一電流鏡電路，該第一切換電路選擇性地作動該第一電流鏡電路以響應該第一單步脈波訊號； 10 一串接在該高電位電源供應與該低電位電源供應之間的一第二切換電路與一第二電流鏡電路，該第二切換電路選擇性地作動該第二電流鏡電路以響應該第二單步脈波訊號；一串接在該第一與第二電流鏡電路之間的第一栓鎖電 15 路，用以在該外部輸入訊號變化時栓鎖該第一輸入訊號，該第一輸入訊號從介於該第二電流鏡電路與該第一栓鎖電路之間的節點上施加至該輸出電路；一串接在該參考電壓與該低電位電源供應之間的一第三切換電路與一第三電流鏡電路，該第三切換電路選擇性 20 地作動該第三電流鏡電路以響應該第一單步脈波訊號；一串接在該參考電壓與該低電位電源供應之間的一第四切換電路與一第四電流鏡電路，該第四切換電路響應該第二單步脈波訊號互補性地作動該第四電流鏡電路及該第三電流鏡電路；及

裝訂

本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -47- A B c D 六、申請專利範圍一串接在該第三與第四電流鏡電路之間的第二栓鎖電路’用以在該外部輸入訊號變化時栓鎖該第二輸入訊號，該第二輸入訊號從介於該第四電流鏡電路與該第二栓鎖電路之間的節點上施加至該輸出電路。 5 18·—種電晶體邏輯電路，包含有：用以偏移第一與第二輸入訊號之電壓的第一及第二電源供應’因而產生第一與第二偏移之輸入訊號；一耦接於該第一及第二電源供應的輸出電路，用以接收該第一及第二輸入訊號與該第一與第二偏移之輸入訊號 10 並輸出一預定的邏輯訊號，該輸出電路包含有：串接之一 PMOS電晶體與一 NMOS電晶體；一耦接於該PMOS電晶體之該源極並接受源自該高電位電源供應與一參考電壓的電力的第一NAND電路，該參考電壓係介於該高電位電源供應電壓與該低電位電源供應 15 電壓之間，該第一NAND電路接收該第一與第二偏移之輸入訊號並施加該高電位電源供應電壓與該參考電壓其中一個至該PMOS電晶體的該源極；一耦接於該NMOS電晶體之該源極並接受源自該參考電壓應與該低電位電源供應的電力的第二NAND電路，該 20 第二NAND電路接收該第一與第二輸入訊號並施加該參考電壓與該低電位電源供應電壓其中一個至該NMOS電晶體的該源極；及一位在該PMOS電晶體與該NMOS電晶體之間用以輸出一邏輯訊號的輸出電路。 -48- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 535357 A B c D 六、申請專利範圍 19. 一種電晶體運算放大器，包含有：一用以接受源自一高電位電源供應與一低電位電源供應之電力並經由比較第一及第二輸入訊號而產生第一及第二電壓訊號的輸入電路，該第一訊號爲該高電位電源供應 5 電壓與一參考電壓的其中一個，該參考電壓係介於該高電 —MVT ^. 位電源供應電壓與該低電位電源供應電壓之間，該第二訊號爲該參考電壓與該低電位電源供應電壓的其中一個；及一耦接於該輸出電路用以接收該第一及第二電壓訊號並輸出一具該高電位電源供應電壓與該低電位電源供應電 10 壓之其中一個的輸出訊號的輸出電路。、可· 20. 如申請專利範圍第19項之電晶體運算放大器，其中該輸出電路包含有：串接之一 PMOS電晶體與一 NMOS電晶體；一耦接於該PMOS電晶體之該源極並接受源自該高電 15 位電源供應與該參考電壓的電力的第一反相器電路，該第一反相器電路接收該第一電壓訊號並施加該高電位電源供應電壓與該參考電壓其中一個至該PMOS電晶體的該源極；一耦接於該NMOS電晶體之該源極並接受源自該參考 20 電壓與該低電位電源供應的電力的第二反相器電路，該第二反相器電路接收該第二電壓訊號並施加該參考電壓與該低電位電源供應電壓其中一個至該NMOS電晶體的該源極；及一位在該PMOS電晶體與該NMOS電晶體之間用以輸本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 535357 ABCD 六、申請專利範圍出一 Ilf出訊號的輸出端子。 21.如申請專利範圍第19項之電晶體運算放大器，其中該輸出電路包含有：一耦接於該高電位電源供應與該低電位電源供應之間 5 的定電流源；串接在該定電流源與該高電位電源供應之間的第一及第二電晶體與一電流鏡電路，該第一電晶體響應該第一輸入訊號而該第二電晶體響應該參考電壓；及串接在該電流鏡電路與該定電流源之間的第一及第二 10 電阻器與一第三電晶體，其中該第一電壓訊號從該電流鏡電路與該第一電阻器間的一節電上施加至輸出電路，而該第二電壓訊號從該第三電晶體與該第二電阻器間的節點上施加至輸出電路。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -50-