CN113641601A - 存储设备的链路启动方法、存储设备、主机及其实现系统 - Google Patents

Abstract

公开了一种能够执行高速链路启动的存储设备和包括所述存储设备的存储系统。一种所述存储设备的链路启动方法，包括：通过连接到所述存储设备的输入信号引脚的线，从主机接收线复位信号；将已接收的线复位信号的时长与第一基准时间进行比较；以及根据比较结果，在所述存储设备和所述主机之间以高速模式或低速模式执行链路启动操作。

Description

存储设备的链路启动方法、存储设备、主机及其实现系统

相关申请的交叉引用

本申请基于并要求2020年4月27日在韩国知识产权局提交的韩国专利申请No.10-2020-0051055和2020年10月21日在韩国知识产权局提交的韩国专利申请No.10-2020-0137077的优先权，其全部公开内容通过引用合并于此。

技术领域

本发明构思涉及存储器设备，更具体地涉及，配置为执行高速链路启动的存储设备的链路启动方法、存储设备、控制器及系统。

背景技术

存储系统可以包括主机和存储设备。主机可以通过诸如以下之类的各种标准接口连接到存储设备：例如，通用闪存(UFS)接口、串行高级技术附件(SATA)接口、小型计算机小型接口(SCSI)、串行附接SCSI(SAS)、以及嵌入式多媒体卡(eMMC)接口。当存储系统在移动设备中使用时，主机和存储设备之间的高速操作可能非常重要，并且可能希望主机和存储设备之间的快速连接(linkup)。

发明内容

根据本发明构思的一个方面，提供了一种存储设备的链路启动方法，所述链路启动方法包括：通过连接到所述存储设备的输入信号引脚的线，从主机接收线复位信号；将已接收的线复位信号的时长与第一基准时间进行比较；以及响应于所述比较，以高速模式或低速模式执行链路启动操作，其中，所述高速模式比所述低速模式更快地实现所述主机和所述存储设备之间的连接状态。

根据本发明构思的另一方面，提供了一种存储设备的链路启动方法，所述链路启动方法包括：确定是否通过连接到所述存储设备的输入信号引脚的线从主机接收到线复位信号；以及执行以下之一：响应于从所述主机接收到所述线复位信号，在所述存储设备和所述主机之间执行高速模式链路启动操作；以及当未从所述主机接收到所述线复位信号时，在所述存储设备和所述主机之间执行低速模式链路启动操作，其中，所述高速模式链路启动操作比所述低速模式链路启动操作更快地实现所述主机和所述存储设备之间的连接状态。

根据本发明构思的另一方面，提供了一种存储设备的链路启动方法，所述链路启动方法包括：在所述存储设备和主机之间执行高速模式链路启动操作；确定所述高速模式链路启动操作是否完成；当所述高速模式链路启动操作完成时，确定作为所述高速模式链路启动操作的结果的所述存储设备和所述主机之间的连接是否成功；以及当确定所述连接不成功时，在所述存储设备和所述主机之间执行低速模式链路启动操作，其中，所述高速模式链路启动操作比所述低速模式链路启动操作更快地实现所述主机和所述存储设备之间的连接状态。

附图说明

根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：

图1是根据实施例的存储系统的框图；

图2示出根据实施例的主机和存储设备之间的互连；

图3是示出根据实施例的线复位信号的时序图；

图4是示出根据实施例的线复位参数和线复位高速连接参数的表；

图5是根据实施例的存储系统的框图；

图6是根据实施例的线复位检测器的框图；

图7是示出根据实施例的图6的线复位检测器的检测操作的时序图；

图8是根据实施例的线复位检测器的框图；

图9是根据实施例的线复位检测器的框图；

图10是示出根据实施例的图9的线复位检测器的检测操作的时序图；

图11是根据实施例的存储设备的操作方法的流程图；

图12是根据实施例的主机和存储设备之间的操作的流程图；

图13是根据实施例的存储设备的操作方法的流程图；

图14是根据实施例的通用闪存(UFS)主机和UFS设备之间的高速模式初始化序列的流程图；

图15是根据实施例的主机和存储设备之间的链路启动操作的流程图；

图16至图18是各自根据实施例的存储设备的链路启动方法的流程图；

图19是根据实施例的主机和存储设备之间的链路启动操作的流程图；

图20至图21是根据一些实施例的存储设备的链路启动方法的流程图；

图22是根据实施例的主机和存储设备之间的操作的流程图；

图23和图24是根据一些实施例的链路启动方法的流程图；

图25是根据实施例的UFS系统的图；

图26A至图26C是用于描述UFS卡的形状尺寸的图；

图27是根据实施例的存储器系统的框图；

图28是用于描述根据实施例的适用于UFS设备的3D竖直NAND(VNAND)结构的图；以及

图29是用于描述根据实施例的适用于UFS设备的键合VNAND(B-VNAND)结构的图。

具体实施方式

在下文中，将参考附图来详细描述实施例。

图1是根据实施例的存储系统10的框图。

参考图1，存储系统10包括存储设备100和主机200。例如，存储设备100可以根据在通用闪存(UFS)标准中定义的接口协议连接到主机200，因此，存储设备100可以包括UFS设备并且主机200可以包括UFS主机。然而，实施例不限于此，并且存储设备100可以根据各种标准接口连接到主机200。

主机200可以包括互连电路210和主机控制器220。主机200可以控制关于存储设备100的数据处理操作(例如，数据读操作或数据写操作)。主机200可以是可以处理数据的数据处理设备，例如，中央处理单元(CPU)、处理器、微处理器或应用处理器(AP)。主机200可以配置有操作系统(OS)和/或各种应用，并且执行操作系统(OS)和/或各种应用。在实施例中，存储系统10可以包括在移动设备中并且形成移动设备的一部分，并且主机200可以被实现为AP。在实施例中，主机200可以被实现为片上系统(SoC)并包括在电子设备中且形成电子设备的一部分。

存储设备100可以包括互连电路110、设备控制器120、以及非易失性存储器(NVM)130。设备控制器120可以控制对NVM 130的访问，例如，响应于来自主机200的写请求而控制NVM 130，从而将数据写到NVM 130，或响应于来自主机200的读请求而控制NVM 130，从而从NVM 130读取数据。NVM 130可以包括多个存储器单元，例如，闪存单元。在实施例中，存储器单元可以包括NAND闪存单元。然而，实施例不限于此。在一些实施例中，存储器单元可以包括电阻式存储器单元，例如，电阻式随机存取存储器(RRAM)单元、相变RAM(PRAM)单元或磁RAM(MRAM)单元。

虽然在图1中将互连电路110示出为与设备控制器120分离，但是设备控制器120可以与互连电路110集成，这可以是在本文中描述的关于其他实施例的情况。例如，当设备控制器120被实现为单个芯片时，互连电路110也可以被实现在该芯片中。

主机200还可以包括第一引脚P1a′和P1b′，并且存储设备100还可以包括：第一引脚P1a和P1b，配置为分别连接到第一引脚P1a′和P1b′。存储设备100可以接收输入信号。图1示出，从主机200发送到存储设备100的作为一对互补输入信号DIN_t和DIN_c(分别经由形成发送差分信号的差分信号线的正导线和负导线)的差分信号，存储设备100通过存储设备100的第一引脚P1a和P1b从主机200接收该差分信号。因此，第一引脚P1a和P1b可以被称为“输入信号引脚”，并且发送互补输入信号DIN_t和DIN_c的信号线可以构成接收通路。例如，第一引脚P1a可以被称为“正输入信号引脚”，并且可以被连接到发送DIN_t的差分信号线的正导线，并且第一引脚P1b可以被称为“负输入信号引脚”，并且可以连接到发送DIN_c差分信号线的负导线。应理解的是，如本文使用的术语“引脚”不限于插脚型连接，而是指任何常规端子连接，例如，焊盘(例如，芯片焊盘、封装焊盘等)或焊块(焊剂块、焊剂球等)。此外，应理解的是，虽然图1示出从主机200到存储设备100的单个差分信号接收通路，但是这个差分信号接收通路是代表性的，并且在主机200和存储设备100之间可以设置若干个这样的差分信号接收通路。

此外，主机200还可以包括第二引脚P2a′和P2b′，并且存储设备100还可以包括：第二引脚P2a和P2b，配置为分别连接到第二引脚P2a′和P2b′。存储设备100可以发送输出信号。图1示出从存储设备100发送到主机200的作为一对互补输出信号DOUT_t和DOUT_c的差分信号，该差分信号通过第二引脚P2a和P2b从存储设备100发送到主机200。因此，第二引脚P2a和P2b可以被称为“输出信号引脚”，并且，发送互补输出信号DOUT_t和DOUT_c的信号线可以构成发送通路。例如，第二引脚P2a可以被称为“正输出信号引脚”，并且第二引脚P2b可以被称为“负输出信号引脚”。应理解的是，虽然图1示出从存储设备100到主机200的单个差分信号发送通路，但是这个差分信号发送通路是代表性的，并且可以在存储设备100和主机200之间设置若干个这样的差分信号发送通路。

存储设备100还可以包括线复位检测器140。虽然在图1示出，设备控制器120包括线复位检测器140，但是实施例不限于此，并且线复位检测器140可以与设备控制器140分离。线复位检测器140可以从主机200接收线复位信号LINE-RESET，并且检测已接收的线复位信号LINE-RESET的时长(持续时间)，即，线复位时间段的时长(持续时间)。设备控制器120可以基于已检测的线复位信号LINE-RESET的时长，以高速模式或低速模式(例如，脉宽调制(PWM)模式)执行链路启动。将参考图3和图4更详细地描述线复位信号LINE-RESET。将参考图5至图10更详细地描述线复位检测器140的详细操作。

例如，高速模式可以被定义为由STALL和HS-BURST组成的高速操作环路。STALL可以被定义为HS-BURST之间具有快速恢复时间的省电状态。HS-BUSRT可以被定义为包括PREPARE、SYNC、MARKER和数据的高速状态。PREPARE可以被定义为退出STALL或SLEEP之后直至但不包括SYNC序列的HOB的第一部分。SYNC可以被定义为用于快速相位对准的具有高的沿密度的8b10b符号序列。MARKER可以被定义为用于与协议有关的控制目的的非数据符号。例如，低速模式可以被定义为SLEEP、PWM-BUSRT、INIT和LINE-CFG状态的组合，或者SLEEP和SYS-BURST状态的组合。SLEEP可以被定义为在LS-BURST之间使用的省电状态。LS-BURST可以被定义为包括PREPARE、MARKER和数据的低速状态。

互连电路110和210可以分别形成，用于提供主机200和存储设备100之间的通信(例如，数据交换)的接口。在实施例中，互连电路110可以包括物理层(PL)111和链路层(LL)115，并且PL 111可以是连接到第一和第二引脚P1a、P1b、P2a和P2b的电路。同样，互连电路210还可以包括PL 211和LL 215，并且物理层211可以连接到第一和第二引脚P1a′、P1b′、P2a′和P2b′。PL 111和PL 211中的每一可以是用于主机200和存储设备100之间的数据交换的电路。例如，PL 111和PL 211中的每一可以包括至少一个发送器和至少一个接收器。LL115和LL 215中的每一个可以包括电路(例如，硬件或固件)，以管理数据的发送和构造，并且也管理数据的完整性和错误。将理解的是，本文引用的各种协议层可以表示物理电路(其可以是专用电路)或由其实现，或者可以采用硬件或固件(可以通过软件配置)的形式，以提供与该层相关联的(例如，根据规范定义的，例如，由统一协议(UniPro)规范定义的)特定的功能。

在实施例中，当存储系统10是移动设备时，LL 115和LL 215可以通过统一协议(UniPro)规范定义，并且PL 111和PL 211可以通过M-PHY规范定义。作为非限制性示例，UniPro规范可以包括UniPro规范版本1.8，并且M-PHY规范可以包括M-PHY规范版本4.1。UniPro和M-PHY是由移动工业处理器接口(MIPI)联盟引入的接口协议。在这种情况下，LL115和LL 215中的每一个可以包括物理适配器层。物理适配器层可以通过管理数据的符号和/或功率来控制PL 111和PL 211。在下文中，将参考图2在下面详细描述主机200和存储设备100之间的接口。

图2示出根据实施例的主机和存储设备之间的互连20(用于数据或其他信息的通信的系统连接或总线)。

参考图2，互连20可以包括主机控制器220和设备控制器120之间的链路300。链路300可以包括多个通路310、320和330。链路300可以包括与每个方向相对应的至少一个通路，并且与不同方向相对应的通路的数量可以不是对称的。例如，链路300可以包括：与从主机控制器220到设备控制器120的第一方向相对应的两个通路310和320；以及，与从设备控制器120到主机控制器220的第二方向相对应的一个通路330，但是实施例不限于此。例如，与第一方向相对应的两个通路310和320可以构成第一子链路，并且与第二方向相对应的一个通路330可以构成第二子链路。

通路310、320和330中的每一个包括：承载单个单向差分信号(例如，以均由多个数据符号形成的数据帧的形式提供信息)的发送通道。例如，通路320可以包括发送器TX1、接收器RX1、以及使用点对点链路将发送器TX1互连到接收器RX1的线LINE。例如，发送器TX1可以连接到与差分信号的正节点相对应的引脚TXDP和与差分信号的负节点相对应的引脚TXDN，并且接收器RX1可以连接到与差分信号的正节点相对应的引脚RXDP和与差分信号的负节点相对应的引脚RXDN。线LINE可以包括：分别将发送器TX1的引脚TXDP和TXDN连接到接收器RX1的引脚RXDP和RXDN的两条差分布线的导线。导线可以与发送线相对应。

链路300还可以包括提供双向数据发送的通路管理电路340和350。虽然在图2中通路管理电路350与主机控制器220分离，但是实施例不限于此。通路管理电路350可以包括在主机控制器220中。类似地，在图2中通路管理电路340与设备控制器120分离，但是实施例不限于此。通路管理电路340可以包括在设备控制器120中。

参考图1和图2，主机200的互连电路210(参见图1)中包括的发送器(例如，图2的TX1或TX2)和存储设备100的互连电路110(参见图1)中包括的接收器(例如，图2的RX1或RX2)可以形成单个通路(例如，图2的通路310和320中的一个)。类似地，主机200的互连电路210(参见图1)中包括的接收器(例如，图2的RX3)和存储设备100的互连电路110(参见图1)中包括的发送器(例如，图2的TX3)可以形成单个通路(例如，图2的通路330)。主机的互连电路210中包括的发送器和接收器的数量可以与存储设备100的互连电路110中包括的发送器和接收器数量不同。主机200的能力可以与存储设备100的能力不同。

因此，主机200和存储设备100识别与其物理连接的通路，并且执行用于接收彼此的信息的处理。因此，主机200和存储设备100在交换数据之前执行链路启动处理。主机200和存储设备100可以通过执行链路启动处理，交换和识别关于发送器和接收器的数量的信息、关于物理连接到彼此的通路的信息、关于彼此的性能的信息等。在链路启动处理完成之后，主机200和存储设备100设置为连接状态，在该连接状态中，主机200和存储设备100可以稳定地相互交换数据。

链路启动处理可以在最初使用存储系统10时所执行的初始化期间、或在存储系统10的启动期间执行。此外，链路启动处理也可以在从连接状态中的错误恢复的期间执行。然而，链路启动处理可能花费长的时间，因为其需要交换关于主机200和存储设备100的许多信息。花费长的时间的链路启动处理会劣化存储系统10的性能。

然而，根据实施例，主机200可以通过差分输入信号线，将具有特定时长的线复位信号LINE-RESET提供给存储设备100，通过所述差分输入信号线在存储系统10初始化或启动时发送互补输入信号DIN_t和DIN_c，并且存储设备100可以检测已接收的线复位信号LINE-RESET的时长，从而以高速模式执行链路启动处理。因此，链路启动花费的时间处理可以减少，因此，可以提高存储系统10的性能。

此外，根据实施例，存储设备100可以基于线复位信号LINE-RESET的存在，以高速模式或低速模式执行链路启动处理。此外，根据实施例，在加电或硬件复位之后，存储设备100可以首先以高速模式执行链路启动处理，并且主机200和存储设备100之间没有通过连接时，以低速模式执行链路启动处理。

此外，根据一些实施例，用于确定链路启动处理的操作模式的条件不限于线复位信号LINE-RESET的时长或存在。例如，链路启动处理可以基于其他特性，例如，在线复位信号LINE-RESET中出现的逻辑低和逻辑高之间的转换的次数，以高速模式或低速模式执行。

此外，根据一些实施例，用于确定链路启动处理的操作模式的信号不限于线复位信号LINE-RESET。例如，在执行链路启动处理之前，可以在主机200和存储设备100之间发送的其他信号可以用于代替线复位信号LINE-RESET，并且链路启动处理可以基于其他信号以高速模式或低速模式执行。

在一些实施例中，存储设备100可以被实现为无DRAM的设备，并且该无DRAM的设备可以指不包括动态RAM(DRAM)高速缓存的设备。此时，设备控制器120可以不包括DRAM控制器。例如，存储设备100可以将NVM 130的部分用作缓冲存储器。

在一些实施例中，存储设备100可以包括嵌入在电子设备中的内部存储器。例如，存储设备100可以包括嵌入式UFS存储器设备、嵌入式多媒体卡(eMMC)或固态驱动器(SSD)。然而，实施例不限于此。存储设备100可以包括NVM，例如，一次可编程只读存储器(OTPROM)、可编程ROM(PROM)、可擦除和可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、掩模ROM或闪存ROM。在一些实施例中，存储设备100可以包括从电子设备可拆卸的外部存储器。例如，存储设备100可以包括选自以下的至少一项：UFS存储卡、紧凑型闪存(CF)卡、安全数字(SD)卡、微型SD卡、迷你型SD卡、极速数字(XD)卡或者记忆棒。

存储系统10可以被实现为诸如以下之类的电子设备：个人计算机(PC)、膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码静态相机、数字视频相机、音频设备、便携式多媒体播放器(PMP)、个人导航设备或便携式导航设备(PND)、MP3播放器、手持式游戏机或电子书。存储系统10可以在包括可穿戴设备(例如，手表或头戴式显示器(HMD))的各种类型的电子设备中实现。

图3是示出根据实施例的线复位信号LINE-RESET的时序图。

参考图1至图3，可以在具有正差分线电压的DIF-P状态、具有负差分线电压的DIF-N状态、或具有几乎是零的差分线电压的DIF-Z状态下驱动线LINE的电压30。虽然未在附图中示出，但是线LINE可以具有指示高阻状态的DIF-Q状态、或除了DIF-N或DIF-P状态以外的DIF-X状态。在这种情况下，差分线电压可以被定义为，通过从与正节点连接的线的电压电平减去与负节点连接的线的电压电平而获得的值。

线LINE可以与互连20中包括的任意线相对应，例如，线LINE可以与差分输入信号线对相对应，通过该差分输入信号线对(例如，双绞导线对)发送图1的互补输入信号DIN_t和DIN_c。例如，当施加有正输入信号DIN_t的第一引脚P1a的电压电平高于施加有负输入信号DIN_c的第一引脚P1b的电压电平时，线LINE可以处于DIF-P状态或逻辑高状态。例如，当施加有正输入信号DIN_t的第一引脚P1a的电压电平低于施加有负输入信号DIN_c的第一引脚P1b的电压电平时，该线可以处于DIF-N状态或处于逻辑低状态。例如，当施加有正输入信号DIN_t的第一引脚P1a的电压电平与施加有负输入信号DIN_c的第一引脚P1b的电压电平基本上相同时，该线可以处于DIF-Z状态或处于逻辑低状态。

在t0和t1之间的激活时间段T_ACTIVATE，可以将线LINE驱动为处于DIF-N状态下。例如，在激活时间段T_ACTIVATE期间，主机200可以将通过线LINE发送的信号(例如，激活信号)驱动为处于DIF-N状态下，以指示从功率节省状态(例如，休眠状态HIBERN8)退出。存储设备100可以响应于激活信号，退出功率节省状态(例如，休眠状态HIBERN8)。休眠状态HIBERN8可以是由MIPI规范(例如，UniPro规范或M-PHY规范)定义的低功率状态。在实施例中，可以基于激活时间段T_ACTIVATE的时长，预置存储设备100的互连电路110的PL 111或LL 115。在实施例中，主机200和存储设备100之间的链路启动操作可以基于激活时间段的时长T_ACTIVATE，以高速模式或低速模式执行。

在t1和t3之间的线复位时间段T_LINE-RESET期间，可以将线LINE驱动为处于DIF-P状态下。例如，在线复位时间段T_LINE-RESET期间，主机200可以将通过线LINE发送的信号(例如，线复位信号LINE-RESET)驱动为处于DIF-P状态下，以指示线复位操作。存储设备100可以响应于线复位信号LINE-RESET执行用于对互连电路110的PL 111进行复位的线复位。“线复位”指，在操作处于故障情况期间通过线LINE对互连电路110的PL 111进行复位的复位机制。

“线复位”可以被定义为借助于长DIF-P的异常信号条件经由线LINE进行复位。这是最低级别的复位机制，用于在运行期间在出现故障的情况下经由线LINE复位M-PHY接收模块(M-RX)。LINE-RESET条件是一个长的DIF-P时间段，其在正常操作期间可能永远不会出现。可以使用M-CTRL-LINERESET.request原语通过在LINK的M-PHY发送模块(M-TX)侧上的协议层发起LINE-RESET。这个原语请求在M-TX执行LINE-RESET动作。所有配置设置(速率、幅度等)都将丢失并且复位为默认值。M-TX还在线LINE上断言一个信号，使得远程M-RX识别LINE-RESET状态。

在发布TActivateControl被设置为“ProtocolControlled”的M-CT RL-LINERESET.request之前，协议层发布M-LANE-BurstEnd.request并且在M-TX已经生成M-LANE-SaveState.indication之后等待T_ACTIVATE。这个条件确保M-TX驱动DIF-N至少持续T_ACTIVATE，从而在驱动LINE-RESET条件之前激活可能在HIBERN8中的M-RX。对于LINE-RESET，M-TX将驱动DIF-P持续T_LINE-RESET。

在协议层发布使TActivateControl被设置为“PhyControlled”的M-CTRL-LINERESET.request之后，在驱动LINE-RESET条件之前M-TX驱动DIF-N持续T_ACTIVATE。当在LINE线上观察到DIF-P持续T_{LINE-RESET-DETECT}时，M-RX应该被复位。LINE-RESET定时器不应该依赖正确的协议操作。在转变到DIF-N时，LINE-RESET退出到SLEEP。LINE-RESET应该将所有配置设置复位到其各自的默认值。

在t1和t2之间的线复位高速连接时间段T_{LINE-RESET-HS-LINKUP}期间，可以将线LINE驱动为处于DIF-P状态下。例如，在线复位高速连接时间段T_{LINE-RESET-HS-LINKUP}期间，主机200可以将通过线LINE发送的信号(例如，线复位信号LINE-RESET)驱动为处于DIF-P状态下，以指示高速链路启动序列。存储设备100可以响应于线复位信号LINE-RESET，通过执行高速链路启动序列，在主机200和存储设备100之间以高速模式执行链路启动处理。

图4是示出根据实施例的线复位参数和线复位高速连接参数的表40。

参考图1、图3和图4，主机200用于指示存储设备100的线复位操作的线复位时间段T_LINE-REssET，可以被定义为至少3.1毫秒(ms)。因此，为了复位存储设备100的互连电路110的PL 111，主机200可以将线LINE的电压驱动为处于DIF-P状态下持续3.1ms或更长的时间段。换言之，线复位时间段T_LINE-RESET可以与发送器的线复位参数相对应。

存储设备100用于执行线复位操作的线复位检测时间段T_{LINE-RESET-DETECT}的最小值和最大值可以分别被定义为约1ms和约3ms。因此，当驱动为处于DIF-P状态下的线LINE的电压的时间段的时长在约1ms到约3ms之间时，存储设备100可以执行用于对互连电路110的PL111进行复位的线复位操作。换言之，线复位检测时间段T_{LINE-RESET-DETECT}可以与接收器的线复位参数相对应。

主机200用于指示存储设备100的高速链路启动操作的线复位高速连接时间段T_{LINE-RESET-HS-LINKUP}的最小值和最大值可以分别被定义为约300μs和约500μs。因此，主机200可以将线LINE的电压驱动为处于DIF-P状态下持续300μs和约500μs之间的时间，以执行高速链路启动。换言之，线复位高速连接时间段T_{LINE-RESET-HS-LINKUP}可以与发送器的线复位高速连接参数相对应。

存储设备100用于执行高速链路启动操作的线复位高速连接检测时间段T_{LINE-RESET-HS-LINKUP-DETECT}的最小值和最大值可以分别被定义为约200μs和约300μs。因此，当线LINE的电压驱动为处于DIF-P状态下的时间段的时长在约200μs和约300μs之间时，存储设备1O0可以执行高速链路启动序列。当将线LINE的电压的驱动为处于DIF-P状态下的时间段的时长大于约300μs时，存储设备100可以执行低速链路启动序列。换言之，线复位高速连接检测时间段T_{LINE-RESET-DETECT-HS-LINKUP-DETECT}可以与接收器的线复位高速连接参数相对应。

图5是根据实施例的存储系统10A的框图。

参考图5，存储系统10A可以包括存储设备100A和主机200A。存储设备100A可以包括互连电路110a、设备控制器120a和NVM 130，并且主机200A可以包括互连电路210a和主机控制器220a。存储系统10A与图1的存储系统10的修改相对应，并且上面参考图1至图4给出的描述也可以应用到本实施例。在本实施例中，线复位检测器140可以包括在互连电路110a中。例如，线复位检测器140可以包括在互连电路110a的PL(例如，图1的PL 111)中。

图6是根据实施例的线复位检测器140a的框图。图7是示出根据实施例的图6的线复位检测器140a的检测操作的时序图。

参考图1、图6和图7，线复位检测器140a可以包括比较器141、系统时钟计数器142和线复位时长确定器143，并且是图1的线复位检测器140的示例。在这种情况下，可以通过存储设备100的第一引脚P1a从主机200接收正输入信号DIN_t，并且可以通过存储设备100的第一引脚P1b从主机200接收负输入信号DIN_c。系统时钟SYS_CLK可以是由存储设备100生成的内部时钟信号。

比较器141可以通过将正输入信号DIN_t与负输入信号DIN_c进行比较，生成差分线电压DIF。系统时钟计数器142可以通过基于系统时钟SYS_CLK对时钟的数量进行计数(即，对时钟的周期的数量进行计数，例如，对时钟从高到低或从低到高的每次转变(或时钟沿)进行计数)，生成系统时钟计数值SYS_CNT。线复位时长确定器143可以基于差分线电压DIF和系统时钟计数值SYS_CNT，确定线复位时长。例如，系统时钟SYS_CLK可以以第一频率转换，并且在差分线电压DIF保持逻辑高电平的时间段期间，即，在DIF-P状态的时间段期间，可以生成系统时钟计数值SYS_CNT，例如，为X。因此，线复位确定器143可以基于第一频率和系统时钟计数值SYS_CNT确定线复位时长。例如，可以将在差分线电压DIF保持逻辑高电平的时间段的起点和终点(即，DIF-P状态的时间段的起点和终点)处的系统时钟计数值SYS_CNT进行比较，以确定该时间段的时长(持续时间)。备选地，系统时钟计数值SYS_CNT最初可以被设置成零，并且操作为仅当差分线电压DIF保持逻辑高电平时(例如，在DIF-P状态的时间段期间)对时钟周期的数量进行计数，在保持逻辑高电平的差分线电压DIF的终止处(例如，在DIF-P状态的时间段的结束处)的系统时钟计数值SYS_CNT用于确定线复位时长(在其之后，系统时钟计数值SYS_CNT可以被复位成零，用于后续的任意的线复位时长确定)。

图8是根据实施例的线复位检测器140b的框图。

参考图1和图8，线复位检测器140b可以包括比较器141和电阻器电容器(RC)滤波器144，并且可以与图1的线复位检测器140的示例相对应。在实施例中，RC滤波器144可以包括在互连电路110的PL_111中。在实施例中，RC滤波器144可以包括在设备控制器120中。

比较器141可以通过将正输入信号DIN_t和负输入信号DIN_c进行比较，生成差分线电压DIF。差分线电压DIF可以是，与正输入信号DIN_t和负输入信号DIN_c之间的差相对应的(例如，与正输入信号DIN_t减负输入信号DIN_c相对应的)单端信号。RC滤波器144可以包括电阻器R和电容器C，并且可以基于作为输入电压Vin接收的差分线电压DIF，生成输出电压Vout。线复位检测器140b可以基于输出电压Vout1检测线复位时长。具体地，差分线电压DIF可以连接到电阻器R，并且RC滤波器144可以在第一时间点(例如，图10中的t1)处检测到与差分线电压DIF相对应的输出电压Vout。例如，第一时间点可以与基于电阻器R的电阻和电容器C的电容的时间常数相对应。

图9是根据实施例的线复位检测器140c的框图。

参考图9，线复位检测器140c可以包括比较器141、RC滤波器144和触发信号生成器145。线复位检测器140c可以与图8的线复位检测器140b的修改相对应，并且上面参考图1和图8给出的描述也可以应用到本实施例。触发信号生成器145可以根据输出电压Vout生成触发信号TS。例如，触发信号生成器145可以被实现为脉冲生成器，并且触发信号TS可以被生成为脉冲波形。线复位检测器140c可以根据触发信号TS检测线复位时长。

图10是示出根据实施例的图9的线复位检测器140c的检测操作的时序图。

参考图9和图10，在t0处，差分线电压DIF可以从逻辑低转变到逻辑高，因此，输出电压Vout的电压电平可以增大。在t1处，RC滤波器144可以检测与差分线电压DIF相对应的输出电压Vout，并且触发信号生成器145可以生成根据输出电压Vout的电压电平使能的触发信号TS。当输出电压Vout的电压电平高于基准电压电平时，触发信号生成器145可以生成触发信号，当输出电压Vout的电压电平低于基准电压电平，触发信号生成器145可以不生成触发信号。在实施例中，RC滤波器144可以包括内部开关，并且当触发信号TS生成时，RC滤波器144的内部开关可以关断。因此，在t1之后，差分线电压DIF不可以施加到RC滤波器144，因此，输出电压Vout的电平可以减小。

例如，从t0到t1的第一基准时间T1可以与线复位高速连接检测时间段T_{LINE-RESET-HS-LINKUP-DETECT}的最大值(例如，约300μs)相对应。在这种情况下，RC滤波器144的时间常数可以与第一基准时间T1相对应。当触发信号TS生成时，线复位检测器140c可以确定，线复位信号的时长大于线复位高速连接检测时间段T_{LINE-RESET-HS-LINKUP-DETECT}的最大值。在这种情况下，主机200和存储设备100可以以低速模式执行链路启动。另一方面，当未生成触发信号TS时，线复位检测器140c可以确定，线复位信号的时长小于线复位高速连接检测时间段T_{LINE-RESET-HS-LINKUP-DETECT}的最大值。在这种情况下，主机200和存储设备100可以以高速模式执行链路启动。

在一些实施例中，线复位检测器140c可以包括与检测点的数量相对应的多个RC滤波器。例如，线复位检测器140c可以包括：四个RC滤波器，用于检测图4所示的线复位检测时间段T_{LINE-RESET-DETECT}的最小值和最大值、以及线复位高速连接检测时间段T_{LINE-RESET-HS-LINKUP-DETECT}的最小值和最大值。在这种情况下，四个RC滤波器的时间常数可以分别与线复位检测时间段T_{LINE-RESET-DETECT}的最小值和最大值、以及线复位高速连接检测时间段T_{LINE-RESET-HS-LINKUP-DETECT}的最小值和最大值相对应。

图11是根据实施例的存储设备的操作方法的流程图。参考图11，根据本实施例的存储设备的操作方法与存储设备的链路启动操作方法相对应，并且可以包括，例如由图1的存储设备100或图5的存储设备100A按时间序列执行的操作。上面参考图1至图10给出的描述可以应用于本实施例，可以省略冗余的描述。

在操作S110中，存储设备100接收线复位信号LINE-RESET。例如，存储设备100可以通过第一引脚P1a和P1b从主机200接收线复位信号LINE-RESET。例如，当将电力施加到存储系统10时，存储设备100可以从主机200接收线复位信号LINE-RESET。

在操作S130中，存储设备100将与已接收的线复位信号LINE-RESET的时长相对应的线复位时长和第一基准时间进行比较。例如，第一基准时间可以与图4的线复位高速连接检测时间段T_{LINE-RESET-HS-LINKUP-DETECT}的最大值(例如，300μs)相对应。例如，线复位检测器140a可以基于差分线电压DIF的DIF-P部分和系统时钟计数值SYS_CNT，检测线复位时长(例如，如针对图6和图7所述)，并且可以将已检测线复位时长与第一基准时间进行比较。例如，线复位检测器140b或140c可以在与第一基准时间相对应的时间处，基于与差分线电压DIF相对应的输出电压，检测线复位时长(例如，针对图8至图10所述)，并且可以将已检测线复位时长与第一基准时间进行比较。

在操作S150中，存储设备100以高速模式或低速模式执行链路启动。在实施例中，当线复位时长小于第一基准时间时，存储设备100可以以高速模式执行链路启动，并且当线复位时长大于第一基准时间时，存储设备100可以以低速模式执行链路启动。然而，实施例不限于此。在实施例中，当线复位时长小于第一基准时间时，存储设备100可以以低速模式执行链路启动，并且当线复位时长大于第一基准时间时，存储设备100可以以高速模式执行链路启动。

图12是根据实施例的主机200和存储设备100之间的操作的流程图。

参考图12，在操作S210中，可以对存储系统10施加电力。在操作S210中，主机200可以将电力发送到存储设备100并且发起存储设备100的加电操作。在操作S220中，主机200生成线复位信号LINE-RESET。具体地，为了指示存储设备100的高速链路启动操作，主机200可以通过将线LINE设置在DIF-P状态下长于第一预先确定的持续时间和/或小于第二预先确定的持续时间，例如，将线LINE设置在DIF-P状态下持续约300μs到约500μs的时间，设置线复位时间段的时长。

在操作S230中，主机200通过差分输入信号线，将线复位信号LINE-RESET发送到存储设备100，正输入信号DIN_t和负输入信号DIN_c是通过所述差分输入信号线发送的。具体地，主机200可以根据在操作S220中设置的线复位时间段的时长，将差分输入信号线驱动为处于DIF-P状态下。在操作S240中，存储设备100检测从主机200接收的线复位信号LINE-RESET，并且将线复位信号LINE-RESET的时长与第一基准时间进行比较。操作S220至S240可以与高速模式待机HS MODE STANDBY(HS_SB)相对应。

在操作S250中，主机200以高速模式执行链路启动操作。在操作S260中，存储设备100以高速模式执行链路启动操作。操作S250和S260可以基本上在相同的时间执行。例如，操作S250和S260可以与图11的操作S150相对应。在实施例中，链路启动操作可以包括PL111和PL 211以及LL 115和LL 215的初始化。链路启动操作还可以包括：主机200和存储设备100之间的信息交换。在操作S270中，当链路启动操作完成时，主机200和存储设备100可以设置成连接状态，并且稳定地相互交换数据。操作S250至S270可以以高速模式HS_MD执行。

图13是根据实施例的存储设备的操作方法的流程图。参考图13，根据本实施例的存储设备的操作方法与存储设备的链路启动操作方法相对应，并且可以与图11的操作方法的修改相对应。上面参考图11给出的描述可以应用于本实施例，并且下面的描述将集中在与图11的差别。

在操作S110中，存储设备100接收线复位信号LINE-RESET。在操作S130中，存储设备100将与已接收的线复位信号LINE-RESET的时长相对应的线复位时长和第一基准时间进行比较。在操作S140中，存储设备100根据线复位时长和第一基准时间之间的比较的结果，设置互连层的PL或LL。例如，设备控制器120可以根据线复位时长和第一基准时间之间的比较的结果，设置互连电路110的PL 111。例如，设备控制器120可以将关于线复位时长和第一基准时间之间的比较的结果信息发送到互连电路110的LL 115。例如，存储设备100可以根据线复位时长和第一基准时间之间的比较的结果，初始化PL 111和LL 115。在操作S150中，存储设备100以高速模式或低速模式执行链路启动。

图14是示出根据实施例的UFS主机200a和UFS设备100a之间的高速模式初始化序列的流程图。

参考图14，UFS主机200a可以是图1的主机200的示例，并且UFS设备100a可以是图1的存储设备100的示例。当将电力施加到UFS主机200a和UFS设备100a时，在高速模式待机(HS_SB)操作中，UFS设备100a可以从UFS主机200a接收线复位信号LINE-RESET，并且确定已接收的线复位信号LINE-RESET的时长。当线复位信号LINE-RESET的时长确定时，UFS主机200a和UFS设备100a可以以高速模式执行链路启动操作。具体地，UFS主机200a和UFS设备100a可以执行M-PHY/UniPro初始化(操作S310)，并且可以通过交换信息执行链路启动序列(操作S320)。在这种情况下，UFS主机200a和UFS设备100a可以通过全双工低压差分信令(LVDS)串行接口，并行地同时执行读操作和写操作。

图15是根据实施例的主机200和存储设备100之间的链路启动操作的流程图。

参考图1和图15，在操作S410中，主机200可以生成线复位信号LINE-RESET，复位已连接的通路的发送器，并且向存储设备100发送指示发送器已复位的信息。此外，在操作S410中，存储设备100可以接收线复位信号LINE-RESET，复位已连接的通路的接收器，并且向主机200发送指示接收器已复位的信息。通过这种线复位操作，互连电路110和210的PL111和211的所有属性都可以复位到缺省值。主机200和存储设备100可以相互交换线复位信息。操作S410可以被称为线复位操作。在执行线复位操作之后，可以启动包括操作S420至S460的链路启动序列。

操作S420至S460可以与链路启动序列相对应。链路启动序列可以以在主机200和存储设备100之间交换UniPro触发事件的多阶段握手方法执行，以建立两个方向上的初始链路通信。链路启动序列可以被定义为特定的阶段，触发事件可以被用于阶段中的每一个，并且每个触发事件可以发送多次。

在链路启动序列的第一操作S420中，可以发现主机200和存储设备100之间已连接的通路。在第一操作S420中，主机200可以在从主机200到存储设备100进行发送的所有可用发送(TX)通路上，发送第一触发事件TRG_UPR0。主机200可以继续发送第一触发事件TRG_UPR0，直到主机200从存储设备100接收第一触发事件消息为止。从主机200发送的第一触发事件TRG_UPR0可以包括，发送触发的主机200的TX通路的物理通路数量。

此外，在第一操作S420中，存储设备100可以在从存储设备100到主机200进行发送的所有可用TX通路上，发送第一触发事件TRG_UPR0。存储设备100可以继续发送第一触发事件TRG_UPR0，直到存储设备100从主机200接收第一触发事件消息为止。从存储设备100发送的第一触发事件TRG_UPR0可以包括，向其发送触发的存储设备100的TX通路的物理通路数量。

在链路启动序列的第二操作S430中，通路可以重新配准。在第二操作S430中，主机200可以在从主机200到存储设备100进行发送的所有可用TX通路上，发送第二触发事件TRG_UPR1。主机200可以继续发送第二触发事件TRG_UPR1，直到主机200从存储设备100接收第二触发事件消息为止。从主机200发送的第二触发事件TRG_UPR1可以包括关于连接到主机200的TX通路的信息。

此外，在第二操作S430中，存储设备100可以在从存储设备100到主机200进行发送的所有可用TX通路上，发送第二触发事件TRG_UPR1。存储设备100可以继续发送第二触发事件TRG_UPR1，直到存储设备100从主机200接收第二触发事件消息为止。从存储设备100发送的第二触发事件TRG_UPR1可以包括关于连接到存储设备100的TX通路的信息。

在链路启动序列的第三操作S440中，互连电路110和210的物理层可以在互连电路110和210的PL 111和211的属性中反映在主机200和存储设备100之间有多少已连接的通路，即，有多少可用通路。在第三操作S440中，主机200可以在从主机200到存储设备100进行发送的所有可用TX通路上，发送第三触发事件TRG_UPR2。主机200可以继续发送第三触发事件TRG_UPR2，直到主机200从存储设备100接收与第三触发事件TRG_UPR2相对应的消息为止。从主机200发送的第三触发事件TRG_UPR2可以包括用于连接到主机200的TX通路的逻辑通路数。

此外，在第三操作S440中，存储设备100可以在从存储设备100到主机200进行发送的所有可用TX通路上，发送第三触发事件TRG_UPR2。存储设备100可以继续发送第三触发事件TRG_UPR2，直到存储设备100从主机200接收与第三触发事件TRG_UPR2相对应的第三触发事件消息为止。从存储设备100发送的第三触发事件TRG_UPR2可以包括用于连接到存储设备100的TX通路的逻辑通路数。

因为执行链路启动序列的第三操作S430，主机200和存储设备100可以具有针对可用通路的匹配的逻辑通路数。此时，主机200和存储设备100可以结束链路启动序列并且执行能力交换。

在操作S450中，主机200和存储设备100可以交换和识别关于彼此的性能的CAP信息(能力信息)，以相互传递互连电路210和110的构造要求。由CAP信息表示的互连电路210和110的构造要求可以包括：例如，带宽、定时器、速度级别、端接/非端接、加扰等。操作S450可以被称为性能交换操作。因为执行性能交换操作S450，所以可以在互连电路210和110中收集关于彼此的性能的信息，并且可以根据已收集的CAP信息设置互连电路210和110的PL的属性。

在操作S460中，主机200和存储设备100可以相互交换控制帧，例如，AFC控制帧(肯定应答流控控制帧)，以提供可靠的数据链路。为此，主机200和存储设备100可以相互发送初始数据帧，并且主机200和存储设备100之中的接收数据帧的设备可以将AFC控制帧发送回主机200和存储设备100之中的发送数据帧的设备。AFC控制帧可以与数据帧有区别地配置，并且可以用于允许发送设备识别接收设备已正确地接收到数据帧，并且用于通知可用的数据链路层的缓存区空间。在操作S470中，当链路启动操作完成时，主机200和存储设备100可以设置成连接状态，并且可以稳定地相互发送和接收数据。

图16是根据实施例的存储设备的链路启动方法的流程图。参考图16，根据本实施例的存储设备的链路启动方法，可以与图11的链路启动方法的示例实现相对应，并且可以包括在图1的存储设备100中按时间序列执行的操作。在下文中，将参考图1、图3、图4和图16来描述链路启动方法。

在操作S540中，存储设备100确定线复位时长是否大于第一基准时间T1。例如，第一基准时间T1可以与线复位高速连接检测时间段T_{LINE-RESET-HS-LINKUP-DETECT}的最大值(例如，约300μs)相对应。在这种情况下，该线复位时长可以与线复位信号的时长(例如，被驱动为处于DIF-P状态下的差分线电压DIF的时间段的时长)相对应。例如，差分线电压DIF可以与分别从图1的第一引脚P1a和P1b接收的正输入信号DIN_t和负输入信号DIN_c之间的电压电平差相对应。例如，操作S540可以与图15的操作S420相对应。

作为所述确定的结果，当线复位时长不大于第一基准时间T1时，在操作S560中存储设备100执行高速模式链路启动序列。例如，图15的操作S430至S460可以以高速模式执行。另一方面，当线复位时长大于第一基准时间T1时，存储设备100执行低速模式链路启动序列。例如，图15的操作S430至S460可以以低速模式(即，PWM(脉宽调制)模式)执行。

在PWM方法执行的低速模式链路启动中，当通过通路(例如，发送通路或接收通路)在存储设备100和主机200之间交换链路启动所需要的信息时，指示链路启动所需要的信息的比特由通过通路发送的信号的脉冲宽度表示。在PWM方法执行的低速模式链路启动中，使用通过通路发送的信号的逻辑低时间段必须在逻辑高时间段之间的归零(RZ)方法。

相反，在高速模式链路启动中，用于指示链路启动所需的信息的比特由通过通路发送的信号的逻辑电平表示，并且使用非归零(NRZ)方法，在非归零(NRZ)方法，即使在逻辑高时间段连续时也无需逻辑高时间段之间的逻辑低时间段。因此，可以以比低速模式链路启动操作更高的速度和更少的时间执行高速模式链路启动操作，以获得主机200和存储设备100之间的连接状态。

图17是根据实施例的存储设备的链路启动方法的流程图。参考图17，根据本实施例的存储设备的链路启动方法可以与图16的链路启动方法的修改相对应，并且可以省略冗余的描述。

在操作S530中，存储设备100确定线复位时长是否大于第二基准时间T2。例如，第二基准时间T2可以与图4的线复位高速连接检测时间段T_{LINE-RESET-HS-LINKUP-DETECT}的最小值(例如，约200μs)相对应。作为所述确定的结果，当线复位时长大于第二基准时间T2时，在操作S540中存储设备100确定线复位时长是否大于第一基准时间T1。根据本实施例，当线复位时长不大于第二基准时间T2时，甚至是线复位时长小于第一基准时间T1时，可以不执行链路启动序列。

图18是根据实施例的存储设备的链路启动方法的流程图。参考图18，根据本实施例的存储设备的链路启动方法可以与图16的链路启动方法的修改相对应，并且可以省略冗余的描述。

在操作S510中，存储设备100确定激活时间段T_ACTIVATE的时长是否小于第三基准时间T3。例如，第三基准时间T3可以是约0.9ms。作为所述确定的结果，当激活时间段T_ACTIVATE的时长小于第三基准时间T3时，在操作S520中存储设备100将互连层的PL和/或LL设置成缺省配置，例如，用于执行高速链路启动序列的配置。例如，在操作520中，设备控制器120可以将PL 111预设到缺省配置，以执行高速链路启动序列。例如，在操作520中，设备控制器120可以将互连电路110的LL 115预设到缺省配置，以执行高速链路启动序列。例如，在操作520中，存储设备100可以初始化PL 111和LL 115，以执行高速链路启动序列。另一方面，当激活时间段T_ACTIVATE的时长不小于第三基准时间T3时，立即执行操作S540。

在操作S540中，存储设备100确定线复位时长是否大于第一基准时间T1。作为所述确定的结果，当线复位时长不大于第一基准时间T1时，在操作S560中存储设备100执行高速模式链路启动序列。另一方面，当线复位时长大于第一基准时间T1时，存储设备100执行低速模式链路启动序列。如上所述，根据本实施例，为了确定用于执行链路启动序列的操作模式，可以使用两步确定方法，在该方法中，确定激活时间段T_ACTIVATE的时长，然后确定线复位时长。

图19是根据实施例的主机200和存储设备100之间的链路启动操作的流程图。参考图19，根据本实施例的链路启动操作可以与图15的链路启动操作的修改相对应，并且可以省略冗余的描述。操作S400可以与退出休眠状态HIBERN8相对应。在操作S400中，主机200生成，指示从功率节省模式退出(例如，从休眠状态HIBERN8退出)的信号(例如，激活信号)，并且将已生成的信号发送到存储设备100。具体地，主机200可以将线LINE转变到DIF-N状态并且退出休眠状态HIBERN8。此外，在操作S400中，存储设备100可以向主机200发送指示其已从休眠状态HIBERN8退出的信息。可以根据上面参考图15给出的描述执行操作S410至S470，并且将省略冗余的描述。

图20是根据实施例的存储设备的链路启动方法的流程图。

参考图1、图3和图20，在操作S500中，存储设备100可以退出休眠状态HIBERN8。例如，当差分线电压DIF从DIF-Z状态转变到DIF-N状态时，存储设备100可以确定已进入激活时间段T_ACTIVATE并且退出休眠状态HIBERN8。在操作S540中，存储设备100确定线复位时长是否大于第一基准时间T1。作为所述确定的结果，当线复位时长不大于第一基准时间T1时，在操作S560中存储设备100执行高速模式链路启动序列。另一方面，当线复位时长大于第一基准时间T1时，存储设备100执行低速模式链路启动序列。

图21是根据实施例的存储设备的链路启动方法的流程图。参考图21，根据本实施例的存储设备的链路启动方法可以与图11的链路启动方法的示例实现相对应，并且可以包括在图1的存储设备100中按时间序列执行的操作。

在操作S620中，存储控制器100确定是否存在线复位。具体地，存储设备100确定是否从主机200接收到线复位信号LINE-RESET。在实施例中，存储设备100可以确定是否存在线LINE具有正差分线电压的线复位时间段。在实施例中，存储设备100可以确定线LINE是否从负差分线电压转变到正差分线电压。例如，图6的线复位检测器140a可以通过使用系统时钟SYS_CLK，检测是否接收到线复位信号LINE-RESET。例如，图8的线复位检测器140b和图9的线复位检测器140c可以通过使用RC滤波器检测是否接收到线复位信号LINE-RESET。例如，线复位检测器140a或线复位检测器140b可以检测到长的DIF-P。

作为所述确定的结果，当存在线复位信号LINE-RESET时，在操作S640中存储设备100执行高速模式链路启动序列。在这种情况下，存储设备100可以省略线复位操作。当不存在线复位信号LINE-RESET时，存储设备100执行低速模式链路启动序列。

上面参考图11至图20描述的各个实施例也可以应用于本实施例。在一些实施例中，在操作S620之后，存储设备100可以设置互连电路110的PL 111或LL 115，以执行高速模式链路启动操作或低速模式链路启动操作。此外，在一些实施例中，在操作S620之前，存储设备100可以将线LINE具有负差分线电压的激活时间段与基准进行比较。当激活时间段小于基准时间时，存储设备100可以设置互连电路110的PL 111或LL 115。此外，在一些实施例中，在操作S620之前，存储设备100可以退出作为功率节省状态的休眠状态HIBERN8。

图22是根据实施例的主机200和存储设备100之间的操作的流程图。

参考图22，在操作S710中，主机200生成线复位信号LINE-RESET。在操作S720中，主机200通过差分输入信号线将线复位信号LINE-RESET发送到存储设备100，通过差分输入信号线发送正输入信号DIN_t和负输入信号DIN_c。操作S710和S720可以与将存储设备100设置成高速模式待机HS_SB相对应。

在操作S730中，主机200以高速模式执行链路启动操作。在操作S740中，存储设备100以高速模式执行链路启动操作。操作S730和S740可以基本上在相同的时间执行。例如，操作S730和S740可以分别与图12的操作S250和操作S260相对应。在操作S750中，当链路启动操作完成时，可以实现主机200和存储设备100之间的连接状态，并且主机200和存储设备100可以稳定地相互交换数据(例如，利用链路启动操作已完成的通路/线，例如，通过其发送正输入信号DIN_t和负输入信号DIN_c的通路/线)。操作S250至操作S270可以以高速模式HS_MD执行。

上面参考图11至图20描述的各个实施例也可以应用于本实施例。在一些实施例中，在操作S820之前，存储设备100可以设置互连电路110，以执行高速模式链路启动操作。此外，在一些实施例中，在操作S880之前，存储设备100可以设置互连电路110，以执行低速模式链路启动操作。

此外，如图23的方法中所表示的，在一些实施例中，在操作S820中可以执行，在存储设备100和主机200之间交换发送通路和接收通路的物理通路数量的第一触发事件、在存储设备100和主机200之间交换关于发送通路的信息和关于接收通路的信息的第二触发事件、以及在存储设备100和主机200之间交换关于发送通路和接收通路的逻辑通路信息的第三触发事件。此外，在一些实施例中，在操作S820中，在执行第三触发事件之后，可以在存储设备100和主机200之间交换和识别性能信息，并且可以在存储设备100和主机200之间交换和识别，指示已正确地接收到已发送的初始数据帧的控制帧。

图23是根据实施例的存储系统的链路启动方法的流程图。参考图23，根据本实施例的存储系统的链路启动方法，可以与图11的链路启动方法的示例实现相对应，并且可以包括在图1的存储系统10中按时间序列执行的操作。

在操作S820中，在存储设备100和主机200之间执行高速模式链路启动序列(例如，根据本文描述的实施例的，用于通过以高速模式实现链路启动操作建立连接状态的操作)。在操作S840中，存储设备100或主机200确定S820的高速模式链路启动序列是否完成。作为所述确定的结果，当高速连接操作完成时，存储设备100或主机200在操作S860中确定连接是否成功。作为所述确定的结果，当连接成功时，链路启动方法结束。当连接不成功时，在操作S880中，在存储设备100和主机200之间执行(即，连接失败的通路/线的)低速模式链路启动序列。

在初始阶段中，因为主机200不知道存储设备100是否支持高速模式，主机200可以在S820中优选地执行高速模式链路启动序列(作为主机200的缺省链路启动序列的)。作为主机200和存储设备100两者成功地执行高速模式链路启动序列的结果，当连接成功时(例如，实现存储设备100和主机200之间的连接状态)，主机200可以确定，存储设备100设备支持高速模式。另一方面，当执行高速模式链路启动序列之后，连接未成功时，主机200可以确定存储设备100是不支持高速模式的设备，并且主机200和存储设备100两者可以执行低速模式链路启动序列，以提供存储设备100和主机200之间的连接状态。

如上所述，根据本实施例，当对存储系统10施加电力时，主机200可以通过首先与存储设备100执行高速模式链路启动序列，首先尝试与存储设备100建立连接状态。因此，当存储设备100是支持高速模式的设备时，存储设备100可以立即执行高速模式链路启动序列而无需执行例如检测是否存在线复位或检测线复位时长的操作，因此可以进一步减小链路启动处理所需的时间。

图24是根据实施例的存储系统的链路启动方法的流程图。参考图24，根据本实施例的存储系统的链路启动方法可以与图23的链路启动方法的示例实现相对应，并且可以包括在图1的存储系统10中按时间序列执行的操作。

在操作S820中，在存储设备100和主机200之间执行高速模式链路启动序列。在操作S840a中，存储设备100或主机200确定高速模式链路启动序列的执行时间t是否已超过预先确定的阈值时间Tth。具体地，存储设备100可以确定在高速模式链路启动序列的初始化之后是否已经过了阈值时间Tth。阈值时间Tth可以被定义为链路超时值。例如，阈值时间Tth可以是约10ms。

当执行时间t已超过阈值时间Tth时，主机200在操作S840a中确定，是否已从存储设备100接收性能信息(例如，PACP CAP ind)。当主机200已从存储设备100接收性能信息时，主机200可以确定连接已经成功。当主机200从存储设备100未接收到性能信息时，主机200可以确定连接未成功。备选地，当执行时间t已经超过阈值时间Tth时，在操作S840a中，存储设备100确定是否已经从主机200接收到性能信息(例如，PACP_CAP_ind)。当存储设备100已经从主机200接收到性能信息时，存储设备100可以确定连接已经成功。当存储设备100没有从主机200接收到性能信息时，存储设备100可以确定连接尚未成功。当确定连接不成功时，在操作S880中，在存储设备100和主机200之间执行低速模式链路启动序列。

图25是根据一些示例实施例的UFS系统1000的框图。UFS系统1000与由联合电子设备工程委员会(JEDEC)发布的UFS标准兼容，并且可以包括UFS主机1100、UFS设备1200和UFS接口1300。除非上面的关于图1和图5的存储系统10和存储系统10A的描述与下面参考图25的描述冲突，否则所述描述也可以应用到图25的UFS系统1000。

参考图25，UFS主机1100和UFS设备1200可以通过UFS接口1300相互连接。当图1中的主机200是AP时，UFS主机1100可以被实现为AP的一部分。UFS主机控制器1110可以与图1的主机控制器220相对应。UFS设备1200可以与图1中的存储设备100相对应，并且UFS设备控制器1210和NVM区域装置1220可以分别与图1中的设备控制器120和NVM 130相对应。

UFS主机1100可以包括UFS主机控制器1110、应用1120、UFS驱动器1130、主机存储器1140和UFS互连(UIC)层1150。UFS设备1200可以包括UFS设备控制器1210、NVM存储装置1220、存储接口1230、设备存储器1240、UIC层1250和调节器1260。NVM存储装置1220可以包括多个存储单元1221。存储单元1221可以包括：两维(2D)或三维(3D)结构的竖直NAND(VNAND)闪存或其他种类的NVM(例如，PRAM和/或RRAM)。UFS设备控制器1210和NVM存储装置1220可以通过存储接口1230相互连接。存储接口1230可以实现为遵守标准协议(例如，Toggle和/或ONFI)。

应用1120可以指用于与UFS设备1200通信以使用UFS设备1200的功能的程序。应用1120可以将针对UFS设备1200的输入/输出的输入输出请求(IOR)发送到UFS驱动器1130。IOR可以包括数据读请求、数据写请求和/或数据丢弃请求，但是不限于此。

UFS驱动器1130可以通过UFS主机控制器接口(HCI)管理UFS主机控制器1110。UFS驱动器1130可以将由应用1120生成的IOR转换成由UFS标准定义的UFS命令，并且可以将UFS命令发送到UFS主机控制器1110。单个IOR可以转换成多个UFS命令。UFS命令可以是由小型计算机小型接口(SCSI)标准定义的命令或UFS标准不包括的命令。

UFS主机控制器1110可以通过UIC层1150和UFS接口1300，将UFS命令从UFS驱动器1130发送到UFS设备1200的UIC层1250。在这个处理中，UFS主机控制器1110的UFS主机寄存器可以用作并提供命令队列。

UFS主机1100的UIC层1150可以包括MIPI M-PHY 1151和MIPI UniPro 1152，并且UFS设备1200的UIC层1250也可以包括MIPI M-PHY 1251和MIPI UniPro 1252。

UFS接口1300可以包括：用于UFS设备1200的发送基准时钟信号REF_CLK的线、发送硬件复位信号RESET_n的线；发送互补输入信号对DIN_T和DIN_C的一对导线；以及发送互补输出信号对DOUT_T和DOUT_C的一对导线。

从UFS主机1100提供给UFS设备1200的基准时钟信号REF_CLK的频率值可以是19.2MHz、26MHz、38.4MHz和52MHz中的一个，但是不限于此。即使在操作或与UFS设备1200交换数据的同时，UFS主机1100也可以改变基准时钟信号REF_CLK的频率值。UFS设备1200可以通过使用锁相环(PLL)等生成具有与基准时钟信号REF_CLK不同的频率的时钟信号，该基准时钟信号REF_CLK是从UFS主机1100接收的。UFS主机1100可以使用基准时钟信号REF_CLK的频率值，设置UFS主机1100和UFS设备1200之间的数据速率的值。换言之，数据速率的值可以根据基准时钟信号REF_CLK的频率值确定。

UFS接口1300可以支持多通路，并且通路中的每一个可以实现为差分对。例如，UFS接口1300可以包括至少一个接收通路和至少一个发送通路。在图25中，发送互补输入信号对DIN_T和DIN_C的一对导线可以形成接收通路，并且发送互补输出信号对DOUT_T和DOUT_C的一对导线可以形成发送通路。虽然在图25中示出了一个发送通路和一个接收通路，但是发送通路和接收通路的数量可以改变。

在串行通信模式中，接收通路和发送通路可以发送数据。因为接收通路与发送通路分离，所以UFS主机1100可以在全双工模式中与UFS设备1200通信。换言之，即使在通过接收通路从UFS主机1100接收数据的同时，UFS设备1200也可以通过发送通路将数据发送到UFS主机1100。可以通过与用户数据相同的通路发送控制数据(例如，从UFS主机1100到UFS设备1200的命令)，UFS主机1100对UFS设备1200的NVM存储装置1220写入或从其读取所述用户数据。因此，在UFS主机1100和UFS设备1200之间不需要除了接收通路和发送通路对之外用于数据发送的其他通路。

UFS设备1200的UFS设备控制器1210可以总体控制UFS设备1200的操作。UFS设备控制器1210可以使用与逻辑数据存储单元相对应的逻辑单元1211，管理NVM存储装置1220。逻辑单元1211的数量可以是八，但是不限于此。UFS设备控制器1210可以包括闪存转换层(FTL)，并且可以使用FTL的地址映射信息，将从UFS主机1100接收的逻辑地址数据(例如，逻辑块地址(LBA))转换成物理数据地址(例如，物理块地址(PBA))。用于将用户数据存储在UFS系统1000中的逻辑块可以具有特定的范围中的尺寸。例如，逻辑块的最小尺寸可以设置成4K字节。

当通过UIC层1250从UFS主机1100向UFS设备1200输入命令时，UFS设备控制器1210可以执行与该命令相对应的操作，并且在该操作完成之后将完成响应发送到UFS主机1100。

例如，当UFS主机1100将用户数据写到UFS设备1200中时，UFS主机1100可以将数据写入命令发送到UFS设备1200。当UFS主机1100从UFS设备1200接收到与准备传输相对应的响应时，UFS主机1100可以将用户数据发送到UFS设备1200。UFS设备控制器1210可以将用户数据暂时存储在设备存储器1240中，并且将暂时存储在设备存储器1240中的用户数据写到NVM存储装置1220的选定位置。

在另一示例中，当UFS主机1100从UFS设备1200读取用户数据时，UFS主机1100可以将数据读命令发送到UFS设备1200。UFS设备控制器1210可以接收数据读命令，基于该数据读命令从NVM存储装置1220读取用户数据，并且将已经读到的用户数据暂时存储在设备存储器1240中。在所述读操作中，UFS设备控制器1210可以通过使用嵌入式纠错码(ECC)引擎(未示出)，检测和校正已经读取的用户数据中的错误。具体地，ECC引擎可以生成关于要写到NVM存储装置1220的数据的奇偶校验比特，并且可以将奇偶校验比特与数据一起存储在NVM存储装置1220中。当从NVM存储装置1220读取数据时，ECC引擎可以使用奇偶校验比特纠正数据中的错误，所述奇偶校验比特是与所述数据一起从NVM存储装置1220读取的，并且可以输出经纠错的读数据。

UFS设备控制器1210可以将已经被暂时存储在设备存储器1240中的用户数据发送到UFS主机1100。UFS设备控制器1210还可以包括高级加密标准(AES)引擎(未示出)。AES引擎可以通过使用对称密钥算法，执行从输入到UFS设备控制器1210的数据的加密和解密中选择的至少一个。

UFS主机1100可以将要被发送到UFS设备1200的命令存储在UFS主机寄存器1111中，UFS主机寄存器1111可以用作顺序命令队列，并且顺序地将命令发送到UFS设备1200。目前，即使在被发送到UFS设备1200的命令正在由UFS设备1200处理的同时，即，即使在将被发送到UFS设备1200的命令已经由UFS设备1200处理完成通知给UFS主机1100之前，UFS主机1100也可以将命令队列中的后续的命令发送到UFS设备1200，并且即使在处理以前接收的命令的同时，UFS设备1200也可以从UFS主机1100接收后续的命令。队列深度(即，可以存储在命令队列中的命令的最大数量)可以是32。命令队列可以是环形队列，其中的头指针和尾指针分别指示存储在其中的命令序列的开始和结尾。

存储单元1221中的每一个可以包括：存储器单元阵列(未示出)；以及控制电路(未示出)，控制存储器单元阵列的操作。存储器单元阵列可以包括2D存储器单元阵列或3D存储器单元阵列。存储器单元阵列包括多个存储器单元。存储器单元中的每一个可以配置为存储一个比特的信息的单级(single-level)单元(SLC)或单元，或存储至少两个比特的信息的多级单元(MLC)(可以是三级单元(TLC)或四级单元(QLC))。3D存储器单元阵列可以包括竖直定向的NAND串，在该NAND串中，至少一个存储器单元布置在另一存储器单元上。

供电电压VCC、VCCQ和VCCQ2可以输入到UFS设备1200。供电电压VCC可以是UFS设备1200的主供电电压，并且可以具有约2.4V至约3.6V的值。供电电压VCCQ可以用于低值域的电压的供电，并且主要用于UFS设备控制器1210。供电电压VCCQ可以具有约1.14V至约1.26V的值。供电电压VCCQ2可以用于供应低于供电电压VCC且高于供电电压VCCQ的电压，并且主要用于输入/输出接口(例如，MIPI M-PHY1251)。供电电压VCCQ2可以具有约1.7V至约1.95V的值。供电电压VCC、VCCQ和VCCQ2中的每一个可以通过调节器1260供应到UFS设备1200的对应元件。调节器1260可以被实现为分别连接到供电电压VCC、VCCQ和VCCQ2的调节器单元组。

图26A至图26C是用于描述UFS卡的形状尺寸的图。当参考图25所描述的UFS设备1200以UFS卡2000的形式实现时，UFS卡2000的外部形状可以如图26A至图26C所示。

图26A示出UFS卡2000的顶视图。参考图26A，可以看出，UFS卡2000总体上符合鲨鱼的设计(例如，具有鲨鱼鳍形状的突出(图26A的右侧)以便于用户的手指或拇指握持)。关于图26A，UFS卡2000可以具有表1所示的尺寸。

[表1]

项目	尺寸(mm)
		T1	9.70
T2	15.00
		T3	11.00
T4	9.70
		T5	5.15
T6	0.25
		T7	0.60
T8	0.75
		T9	R0.80

图26B示出UFS卡2000的侧视图。关于图26B，UFS卡2000可以具有表2所示的尺寸。

[表2]

图26C示出UFS卡2000的底视图。参考图26C，电连接到UFS槽的多个引脚可以形成在UFS卡2000的底部中，并且将在下面描述每个引脚的功能。基于UFS卡2000的顶部和底部之间的对称性，关于参考图26A和表1所描述的尺寸的一些细节(例如，T1至T5以及T9)也可以应用到图26C的UFS卡2000的底视图。

连接到UFS主机的多个引脚电可以形成在UFS卡2000的底部中，根据图26C，引脚的总数可以是12。所述引脚之中的每一个可以具有矩形形状，并且在图26C中示出与每个引脚相对应的信号名称。关于每个引脚的一般信息可以参考表3。

[表3]

图27是根据一些示例实施例的存储器系统300的框图。

参考图27，存储器系统3000可以包括存储器设备3200和存储器控制器3100。存储器设备3200可以与NVM设备相对应，该NVM设备基于多个通道中的一个与存储器控制器3100通信。例如，存储器设备3200可以与图1中的NVM 130相对应，并且存储器控制器3100可以与图1中的设备控制器120相对应。存储器控制器3100和存储器设备3200均可以被具体实现为，具有(下面描述的)与这些半导体芯片的芯片焊盘相对应的引脚的单个半导体芯片。应该理解的是，NVM 130可以被形成为单个半导体芯片(例如，与具体实现为单个半导体芯片时的存储器设备3200一样)，NVM 130还可以被形成为多个半导体芯片(例如，作为还可以包括存储器控制器3100(例如，当具体实现为单个半导体芯片时)的半导体封装中的存储器芯片的堆叠)。

存储器设备3200可以包括第一引脚P11至第八引脚P18、存储器接口电路3210、控制逻辑电路3220和存储器单元阵列3230。存储器接口电路3210可以通过第一引脚P11从存储器控制器3100接收芯片使能信号nCE。存储器接口电路3210可以根据芯片使能信号nCE，通过第二引脚P12至第八引脚P18与存储器控制器3100交换信号。例如，当芯片使能信号nCE被使能(例如，在电平)时，存储器接口电路3210可以根据芯片使能信号nCE，通过第二引脚P12至第八引脚P18与存储器控制器3100交换信号。

存储器接口电路3210可以分别通过第二引脚P12至第四引脚P14，从存储器控制器3100接收命令锁存使能信号CLE、地址锁存使能信号ALE和写使能信号nWE。存储器接口电路3210可以通过第七引脚P17从存储器控制器3100接收数据信号DQ或向存储器控制器3100发送数据信号DQ。命令CMD、地址ADDR和数据DATA可以通过数据信号DQ发送。例如，数据信号DQ可以通过多个数据信号线发送。在这种情况下，第七引脚P17可以包括分别与数据信号线相对应的多个引脚。

存储器接口电路3210可以从数据信号DQ获取命令CMD，该数据信号DQ是在命令锁存使能信号CLE的使能时间段(例如，高电平状态)中，基于写使能信号nWE的转换定时接收的。存储器接口电路3210可以从数据信号DQ获取地址ADDR，该数据信号DQ是在命令地址使能信号CLE的使能时间段(例如，高电平状态)中，基于写使能信号nWE的转换定时接收的。

在示例实施例中，写使能信号nWE可以保持在静止状态(例如，高电平或低电平)中，在高电平和低电平之间转换。例如，写使能信号nWE可以在命令CMD或地址ADDR发送的时间段中转换。因此，存储器接口电路3210可以基于写使能信号nWE的转换定时，获取命令CMD或地址ADDR。

存储器接口电路3210可以通过第五引脚P15从存储器控制器3100接收读使能信号nRE。存储器接口电路3210可以通过第六引脚P16从存储器控制器3100接收或向存储器控制器3100发送数据选通信号DQS。

在存储器设备3200的数据输出操作中，存储器接口电路3210可以在输出数据DATA之前，通过第五引脚P15接收进行转换的读使能信号nRE。存储器接口电路3210可以基于读使能信号nRE的转换，生成进行转换的数据选通信号DQS。例如，存储器接口电路3210可以生成数据选通信号DQS，数据选通信号DQS在自读使能信号nRE的转换开始时间起的特定延迟(例如，tDQSRE)之后开始转换。存储器接口电路3210可以基于数据选通信号DQS的转换定时，发送包括数据DATA的数据信号DQ。因此，数据DATA可以与数据选通信号DQS的转换定时同步发送到存储器控制器3100。

在存储器设备3200的数据输入操作中，当从存储器控制器3100接收到包括数据DATA的数据信号DQ时，存储器接口电路3210可以从存储器控制器3100一起接收数据DATA和进行转换的数据选通信号DQS。存储器接口电路3210可以基于数据选通信号DQS的转换定时，从数据信号DQ获取数据DATA。例如，存储器接口电路3210可以通过在数据选通信号DQS的上升沿和下降沿处对数据信号DQ进行采样来获取数据DATA。

存储器接口电路3210可以通过第八引脚P18将就绪/繁忙输出信号nR/B发送到存储器控制器3100。存储器接口电路3210可以通过就绪/繁忙输出信号nR/B，将存储器设备3200的状态信息发送到存储器控制器3100。当存储器设备3200处于繁忙状态时(即，当存储器设备3200的内部操作正在执行时)，存储器接口电路3210可以将指示繁忙状态的就绪/繁忙输出信号nR/B发送到存储器控制器3100。当存储器设备3200处于就绪状态时(即，当存储器设备3200的内部操作未执行或完成时)，存储器接口电路3210可以将指示就绪状态的就绪/繁忙输出信号nR/B发送到存储器控制器3100。例如，当存储器设备3200响应于读命令正在从存储器单元阵列3230读取数据DATA时，存储器接口电路3210可以将指示繁忙状态的就绪/繁忙输出信号nR/B(例如，低电平)发送到存储器控制器3100。例如，当存储器设备3200响应于程序命令正在将数据DATA编程到存储器单元阵列3230时，存储器接口电路3210可以将指示繁忙状态的就绪/繁忙输出信号nR/B发送到存储器控制器3100。

控制逻辑电路3220可以总体控制存储器设备3200的各种操作。控制逻辑电路3220可以从存储器接口电路3210接收命令CMD和/或地址ADDR。控制逻辑电路3220可以根据命令CMD和/或地址ADDR，生成用于控制存储器设备3200的其他元件的控制信号。例如，控制逻辑电路3220可以生成用于将数据DATA编程到存储器单元阵列3230或从存储器单元阵列3230读取数据DATA的各种控制信号。

存储器单元阵列3230可以在控制逻辑电路3220的控制下，存储来自存储器接口电路3210的数据DATA。存储器单元阵列3230可以在控制逻辑电路3220的控制下，将已经存储在其中的数据DATA输出到存储器接口电路3210。

存储器单元阵列3230可以包括多个存储器单元。例如，所述存储器单元可以包括闪存单元。然而，实施例不限于此。存储器单元可以包括RRAM单元、铁电式RAM(FRAM)单元、PRAM单元、晶闸管RAM(TRAM)单元或MRAM单元中的至少一种。在下文中，集中在存储器单元包括NAND闪存单元的情况描述实施例。

存储器控制器3100可以包括第一引脚P21至第八引脚P28以及控制器接口电路3110。第一引脚P21至第八引脚P28可以分别与存储器设备3200的第一引脚P11至第八引脚P18相对应。控制器接口电路3110可以通过第一引脚P21将芯片使能信号nCE发送到存储器设备3200。控制器接口电路3110可以根据芯片使能信号nCE，通过第二引脚P22至第八引脚P28与存储器设备3200交换信号。

控制器接口电路3110可以分别通过第二引脚P22至第四引脚P24，将命令锁存使能信号CLE、地址锁存使能信号ALE和写使能信号nWE发送到存储器设备3200。控制器接口电路3110可以通过第七引脚P27向存储器设备3200发送数据信号DQ或从存储器设备3200接收数据信号DQ。

控制器接口电路3110可以将数据信号DQ与进行转换的写使能信号nWE一起发送到存储器设备3200，该数据信号DQ包括命令CMD或地址ADDR。控制器接口电路3110可以通过发送处于使能状态的命令锁存使能信号CLE，将包括命令CMD的数据信号DQ发送到存储器设备3200，并且可以通过发送处于使能状态的地址锁存使能信号ALE，将包括地址ADDR的数据信号DQ发送到存储器设备3200。

控制器接口电路3110可以通过第五引脚P25，将读使能信号nRE发送到存储器设备3200。控制器接口电路3110可以通过第六引脚P26，从存储器设备3200接收或向存储器设备3200发送数据选通信号DQS。

在存储器设备3200的数据输出操作中，控制器接口电路3110可以生成进行转换的读使能信号nRE并且向存储器设备3200发送。例如，在数据DATA的输出之前，控制器接口电路3110可以生成读使能信号nRE，该读使能信号nRE从静止状态(例如，高电平或低电平)转换成转换状态。因此，存储器设备3200可以基于读使能信号nRE，生成进行转换的数据选通信号DQS。控制器接口电路3110可以从存储器设备3200接收，包括数据DATA的数据信号DQ和转换的数据选通信号DQS。控制器接口电路3110可以基于数据选通信号DQS的转换定时，从数据信号DQ获取数据DATA。

在存储器设备3200的数据输入操作中，控制器接口电路3110可以生成转换的数据选通信号DQS。例如，在发送数据DATA之前，控制器接口电路3110可以生成数据选通信号DQS，该数据选通信号DQS从静止状态(例如，高电平或低电平)转换成转换状态。控制器接口电路3110可以基于数据选通信号DQS的转换定时，将包括数据DATA的数据信号DQ发送到存储器设备3200。

控制器接口电路3110可以通过第八引脚P28从存储器设备3200接收就绪/繁忙输出信号nR/B。控制器接口电路3110可以基于就绪/繁忙输出信号nR/B，确定存储器设备3200的状态信息。

图28是用于描述根据实施例的可以在本文描述的任何UFS设备中实现的3D VNAND结构的图。例如，图1的NVM130可以与图28的3D VNAND结构。当UFS设备的存储模块通过3DVNAND型闪存实现时，存储模块的多个存储器块中的每一个可以由如图28所示的等效电路表示。图28中所示的存储器块BLKi表示在衬底(例如，NVM130的半导体芯片(存储器芯片)的衬底)上具有3D结构的3D存储器块。例如，存储块BLKi的多个存储器NAND串可以形成在垂直于衬底的方向上。

参考图28，存储块BLKi可以包括位线BL1、BL2和BL3与公共源极线CSL之间的多个存储器NAND串NS11至NS33。存储器NAND串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。虽然在图28中存储器NAND串NS11至NS33中的每一个包括第一存储器单元MC1至第八存储器单元MC8，但是示例实施例不限于此。

串选择晶体管SST可以连接到串选择线SSL1、SSL2和SSL3中对应的一个。存储器单元MC1至MC8可以分别连接到对应的栅极线GTL1至GTL8。栅极线GTL1至GTL8可以对应于字线，且栅极线GTL1至GTL8中的一些可以对应于虚设字线。地选择晶体管GST可以连接到地选择线GSL1、GSL2和GSL3中对应的一个。串选择晶体管SST可以连接到位线BL1、BL2和BL3中对应的一个，并且地选择晶体管GST可以连接到公共源极线CSL。

处于相同高度的栅极线(例如，GTL1)可以彼此共同连接，并且地选择线GSL1、GSL2和GSL3以及串选择线SL1、SSL2和SSL3可以彼此分离。虽然在图28中存储器块BLKi连接到8个栅极线GTL1至GTL8和三个位线BL1、BL2和BL3，但是示例实施例不限于此。

图29是用于描述根据实施例的适用于本文描述的UFS设备的键合VNAND(B-VNAND)结构的图。当根据本文描述的实施例的UFS设备中包括NVM时，NVM可以由B-VNAND型闪存实现，并且NVM可以具有图28所示的结构。

参考图29，存储器设备4000可以具有芯片对芯片(C2C)结构。在C2C结构中，包括单元区域CELL的上芯片可以形成在第一晶片上，包括外围电路区域PERI的下芯片可以形成在与第一晶片不同的第二晶片上，并且上芯片可以使用键合方法连接到下芯片。例如，键合方法可以包括：将在上芯片的最上面的金属层中形成的键合金属电连接到在下芯片的最上面的金属层中形成的键合金属的方法。例如，当键合金属包括铜(Cu)时，键合方法可以包括Cu-Cu键合方法。键合金属可以包括铝或钨。

存储器设备4000的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘键合区域PA、字线键合区域WLBA和位线键合区域BLBA。

外围电路区域PERI可以包括：第一衬底4110；层间绝缘层4115；在第一衬底4110中形成的多个电路器件4120a、4120b和4120c；分别连接到电路器件4120a、4120b和4120c的第一金属层4130a、4130b和4130c；以及在第一金属层4130a、4130b和4130c上分别形成的第二金属层4140a、4140b和4140c。在实施例中，第一金属层4130a、4130b和4130c可以包括具有相对较大的电阻的钨，并且第二金属层4140a、4140b和4140c可以包括具有相对较小的电阻的铜。

如本说明书中，仅示出和描述了第一金属层4130a、4130b和4130c和第二金属层4140a、4140b和4140c，但是实施例不限于此。还可以在第二金属层4140a、4140b和4140c上形成至少一个金属层。在第二金属层4140a、4140b和4140c上形成的至少一个金属层的至少一部分可以包括：具有比包括在第二金属层4140a、4140b和4140c中的铜更低的电阻的铝。

中间绝缘层4115可以布置在第一衬底4110上，以覆盖电路器件4120a、4120b和4120c，第一金属层4130a、4130b和4130c，以及第二金属层4140a、4140b和4140c，并且可以包括绝缘材料(例如，氧化硅或氮化硅)。

下键合金属4171b和4172b可以在字线键合区域WLBA中的第二金属层4140b上形成。在字线键合区域WLBA中，外围电路区域PERI的下键合金属4171b和4172b可以使用键合方法电连接到单元区域CELL的上键合金属4171b和4172b。下键合金属4171b和4172b和上键合金属4271b和4272b可以包括铝、铜或钨。

单元区域CELL可以设置至少一个存储块。单元区域CELL可以包括第二衬底4210和公共源极线4220。多条字线4231至4238(由4230共同表示)可以在第二衬底4210上沿与第二衬底4210的顶表面垂直的方向(例如，Z轴方向)堆叠。串选择线可以布置在字线4230上方，并且地选择线可以布置在字线4230下方。字线4230可以布置在串选择线和地选择线之间。

在位线键合区域BLBA中，沟道结构CHS可以在垂直于第二衬底4210的顶表面的方向上延伸，并且穿过字线4230、串选择线和地选择线。沟道结构CHS可以包括数据存储层、沟道层和掩埋绝缘层。沟道层可以电连接到第一金属层4250c和第二金属层4260c。例如，第一金属层4250c可以与位线接触相对应，并且第二金属层4260c可以与位线相对应，并且在下面可以被称为位线4260c。在实施例中，位线4260c可以在与第二衬底4210的顶表面平行的第一方向(例如，Y轴方向)上延伸。

在图29中，可以将布置有沟道结构CHS和位线4260c的区域定义为位线键合区域BLBA。位线4260c可以电连接到电路器件4120c，电路器件4120c提供外围电路区域PERI中、位线键合区域BLBA中的页缓冲器4293。例如，位线4260c可以连接到位线键合区域BLBA中的上键合金属4271c和4272c，并且上键合金属4271c和4272c可以连接到下键合金属4171c和4172c，下键合金属4171c和4172c连接到页缓冲器4293的电路器件4120c。

在字线键合区域WLBA中，字线4230可以在与第二衬底4210的顶表面平行的第二方向(例如，X轴方向)上延伸，并且可以连接到多个单元接触塞4241至4247(由4240共同表示)。字线4230可以通过焊盘连接到单元接触塞4240，通过在第二方向上以不同长度延伸的至少一些字线4230来提供所述焊盘。第一金属层4250b和第二金属层4260b可以顺序地堆叠在连接到字线4230的单元接触塞4240中的每一个上。字线键合区域WLBA中的单元接触塞4240可以通过单元区域CELL的上键合金属4271b和4272b和外围电路区域PERI的下键合金属4171b和4172b，连接到外围电路区域PERI。

单元接触塞4240可以电连接到电路器件4120b，电路器件4120b提供外围电路区域PERI中的行译码器4294。在实施例中，提供行译码器4294的电路器件4120b的工作电压可以不同于提供页缓冲器4293的电路器件4120c的工作电压。例如，提供页缓冲器4293的电路器件4120c的工作电压可以大于提供行译码器4294的电路器件4120b的工作电压。

公共源极线接触塞4280可以布置在外部焊盘键合区域PA中。公共源极线接触塞4280可以包括诸如金属、金属化合物或多晶硅之类的导电材料，并且可以电连接到公共源极线4220。第一金属层4250a和第二金属层4260a可以顺序地堆叠在公共源极线接触塞4280上。例如，布置有公共源极线接触塞4280、第一金属层4250a和第二金属层4260a的区域可以被定义为外部焊盘键合区域PA。

第一输入/输出焊盘4105和第二输入/输出焊盘4205可以布置在外部焊盘键合区域PA中。参考图29，可以在第一衬底4110的下方形成覆盖第一衬底4110的底表面的下绝缘膜4101，并且可以在下绝缘膜4101上形成第一输入/输出焊盘4105。第一输入/输出焊盘4105可以通过第一输入/输出接触塞4103连接到外围电路区域PERI的电路器件4120a、4120b和4120c中的至少一个，并且可以通过下绝缘膜4101与第一衬底4110隔离。可以在第一输入/输出接触塞4103和第一衬底4110之间布置侧绝缘膜，以将第一输入/输出接触塞4103与第一衬底4110电隔离。

参考图29，可以在第二衬底4210上方形成覆盖第二衬底4210的顶表面的上绝缘膜4201，并且可以在上绝缘膜4201上布置第二输入/输出焊盘4205。第二输入/输出焊盘4205可以通过第二输入/输出接触塞4203连接到外围电路区域PERI的电路器件4120a、4120b和4120c中的至少一个。例如，第二输入输出接触塞4203可以通过下键合金属4171a和4172a连接到电路元件4120a。

根据实施例，第二衬底4210和公共源极线4220可以不布置在设置有第二输入/输出接触塞4203的区域中。第二输入/输出焊盘4205可以在第三方向(例如，Z轴方向)上与字线4230不重叠。参考图29，第二输入/输出接触塞4203可以在与第二衬底4210的顶表面平行的方向上与第二衬底4210隔离，并且可以穿过单元区域CELL的层间绝缘层4215，以连接到第二输入/输出焊盘4205。

根据实施例，可以选择性地形成第一输入/输出焊盘4105和第二输入/输出焊盘4205。例如，存储器设备400可以包括：第一衬底4110上的仅第一输入/输出焊盘4105或第二衬底4210上的仅第二输入/输出焊盘4205。备选地，存储器设备4000可以包括第一输入/输出焊盘4105和第二输入/输出焊盘4205两者。

在单元区域CELL和外围电路区域PERI中的每一个的外部焊盘键合区域PA中，最上面的金属层的金属图案可以设置为伪图案，或者最上面的金属层可以是空的。

与单元区域CELL的最上面的金属层中的上金属图案4272a相对应地，具有与单元区域CELL的上金属图案4272a相同的形状的下金属图案4173a可以形成在外部焊盘键合区域PA中的外围电路区域PERI的最上面的金属层中。外围电路区域PERI的最上面的金属层中的下金属图案4173a可以不连接到外围电路区域PERI中的接触部。类似地，与外部焊盘键合区域PA中的外围电路区域PERI的最上面的金属层的下金属图案相对应地，具有与外围电路区域PERI的下金属图案相同的形状的上金属图案可以形成在单元区域CELL的最上面的金属层中。

可以在字线键合区域WLBA中的第二金属层4140b上形成下键合金属4171b和4172b。在字线键合区域WLBA中，外围电路区域PERI的下键合金属4171b和4172b可以使用键合方法电连接到单元区域CELL的上键合金属4171b和4172b。

与形成在外围电路区域PERI的最上面的金属层中的下金属图案4152相对应地，具有与外围电路区域PERI的下金属图案4152相同的形状的上金属图案4292可以形成在单元区域CELL的最上面的金属层上的位线键合区域BLBA中。单元区域CELL的最上面的金属层中的上金属图案4292上可以不形成接触部。例如，下金属图案4152可以通过下键合金属4151连接到电路元件4120c。

尽管已参考发明构思的实施例具体示出和描述了本发明构思，但是应理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上做出各种改变。

Claims (20)

1.一种存储设备的链路启动方法，所述链路启动方法包括：

通过连接到所述存储设备的输入信号引脚的线，从主机接收线复位信号；

将已接收的线复位信号的时长与第一基准时间进行比较；以及

响应于所述比较，在所述存储设备和所述主机之间以高速模式或低速模式执行链路启动操作，

其中，所述高速模式比所述低速模式更快地实现所述主机和所述存储设备之间的连接状态。

2.根据权利要求1所述的链路启动方法，其中，执行所述链路启动操作包括：

响应于所述线复位信号的时长小于所述第一基准时间，以所述高速模式执行所述链路启动操作。

3.根据权利要求1所述的链路启动方法，其中，将所述线复位信号的时长与所述第一基准时间进行比较包括：将所述线具有正差分线电压的线复位时间段的时长与所述第一基准时间进行比较。

4.根据权利要求3所述的链路启动方法，其中，所述输入信号引脚包括：

配置为接收正输入信号的正输入信号引脚、以及配置为接收负输入信号的负输入信号引脚，并且

所述线包括：连接到所述正输入信号引脚的正导线、以及连接到所述负输入信号引脚的负导线，

其中，接收所述线复位信号包括：接收所述正导线的电压电平高于所述负导线的电压电平时的线复位信号。

5.根据权利要求4所述的链路启动方法，其中，将所述线复位信号的时长与所述第一基准时间进行比较包括：

通过将所述正导线的电压电平与所述负导线的电压电平进行比较，生成差分线电压；

通过在所述差分线电压具有第一状态期间对系统时钟的时钟的数量进行计数，生成系统时钟计数值；以及

基于所述差分线电压和所述系统时钟计数值，确定所述线复位信号的时长。

6.根据权利要求1所述的链路启动方法，其中，将所述线复位信号的时长与所述第一基准时间进行比较包括：

通过使用具有与所述第一基准时间相对应的时间常数的电阻器电容器RC滤波器，在第一时间点处感测与所述线的差分线电压相对应的输出电压；以及

基于已感测的输出电压生成触发信号。

7.根据权利要求1所述的链路启动方法，其中，所述第一基准时间是约300μs。

8.根据权利要求1所述的链路启动方法，还包括：在将所述线复位信号的时长与所述第一基准时间进行比较之前，将已接收的线复位信号的时长与小于所述第一基准时间的第二基准时间进行比较。

9.根据权利要求8所述的链路启动方法，其中，执行所述链路启动操作包括：

响应于所述线复位信号的时长大于所述第二基准时间并且小于所述第一基准时间，以所述高速模式执行链路启动操作。

10.根据权利要求8所述的链路启动方法，其中，所述第二基准时间是约200μs。

11.根据权利要求1所述的链路启动方法，其中，所述存储设备包括：互连电路，配置为向所述主机发送数据和从所述主机接收数据，并且

其中，所述链路启动方法还包括：响应于所述比较，配置所述互连电路的物理层或链路层中的至少一项。

12.根据权利要求1所述的链路启动方法，其中，接收所述线复位信号包括：将所述线从负差分线电压转变到正差分线电压。

13.根据权利要求12所述的链路启动方法，其中，所述存储设备包括：互连电路，配置为向所述主机发送数据和从所述主机接收数据，所述链路启动方法还包括：

在将所述线复位信号的时长与所述第一基准时间进行比较之前，将所述线具有负差分线电压的激活时间段与第三基准时间进行比较；以及

当所述激活时间段小于所述第三基准时间时，配置所述互连电路的物理层或链路层中的至少一项。

14.根据权利要求1所述的链路启动方法，还包括：在接收所述线复位信号之前，退出作为功率节省状态的休眠状态。

15.根据权利要求1所述的链路启动方法，其中，所述存储设备是通过通用闪存UFS标准与所述主机互连的UFS设备。

16.一种存储设备的链路启动方法，所述链路启动方法包括：

确定通过连接到所述存储设备的输入信号引脚的线从主机是否接收到线复位信号；以及

执行以下之一：

响应于从所述主机接收到所述线复位信号，在所述存储设备和所述主机之间执行高速模式链路启动操作；以及

当从所述主机未接收到所述线复位信号时，在所述存储设备和所述主机之间执行低速模式链路启动操作，

其中，所述高速模式链路启动操作比所述低速模式链路启动操作更快地实现所述主机和所述存储设备之间的连接状态。

17.根据权利要求16所述的链路启动方法，其中，确定是否接收到所述线复位信号包括：确定是否存在所述线具有正差分线电压的线复位时间段。

18.一种包括存储设备和主机的存储系统的链路启动方法，所述链路启动方法包括：

在所述存储设备和所述主机之间执行高速模式链路启动操作；

确定所述高速模式链路启动操作是否完成；

当确定所述高速模式链路启动操作完成时，确定作为所述高速模式链路启动操作的结果的所述存储设备和所述主机之间的连接是否成功；以及

当所述连接不成功时，在所述存储设备和所述主机之间执行低速模式链路启动操作，

其中，所述高速模式链路启动操作比所述低速模式链路启动操作更快地实现所述主机和所述存储设备之间的连接状态。

19.根据权利要求18所述的链路启动方法，其中，确定所述高速模式链路启动操作是否完成包括：确定距所述高速模式链路启动操作的开始是否经过了阈值时间。

20.根据权利要求18所述的链路启动方法，其中，执行所述高速模式链路启动操作包括：

执行在所述存储设备和所述主机之间交换发送通路和接收通路的物理通路数量的第一触发事件；

执行在所述存储设备和所述主机之间交换关于所述发送通路的信息和关于所述接收通路的信息的第二触发事件；以及

执行在所述存储设备和所述主机之间交换关于所述发送通路和所述接收通路的逻辑通路信息的第三触发事件。

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