JPH0845996A - 半導体装置用試験装置 - Google Patents
半導体装置用試験装置Info
- Publication number
- JPH0845996A JPH0845996A JP17787194A JP17787194A JPH0845996A JP H0845996 A JPH0845996 A JP H0845996A JP 17787194 A JP17787194 A JP 17787194A JP 17787194 A JP17787194 A JP 17787194A JP H0845996 A JPH0845996 A JP H0845996A
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- JP
- Japan
- Prior art keywords
- probe card
- board
- probe
- semiconductor device
- test board
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- Pending
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Abstract
(57)【要約】
【目的】ウェハー段階の半導体チップの試験判定ミスを
低減して、半導体装置の生産性を向上させる。 【構成】テストヘッド１のポゴピン（外部接続端子）２
が、従来使用されている中継ボードを介することなく、
直線的に最短距離にて探針５に接続されるように、当該
テストボード３とプローブカード基板６とが配置されて
形成されており、これにより、配線分布容量によるノイ
ズが抑制されて、良品の半導体素子が不良品と判定され
る検査障害が排除され、半導体装置の生産性が向上され
る。
低減して、半導体装置の生産性を向上させる。 【構成】テストヘッド１のポゴピン（外部接続端子）２
が、従来使用されている中継ボードを介することなく、
直線的に最短距離にて探針５に接続されるように、当該
テストボード３とプローブカード基板６とが配置されて
形成されており、これにより、配線分布容量によるノイ
ズが抑制されて、良品の半導体素子が不良品と判定され
る検査障害が排除され、半導体装置の生産性が向上され
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置用試験装置に
関し、特に半導体装置における半導体素子のウェハー段
階において、当該半導体素子の電気的特性または半導体
集積回路の回路特性を測定するために用いられる半導体
装置用試験装置に関する。
関し、特に半導体装置における半導体素子のウェハー段
階において、当該半導体素子の電気的特性または半導体
集積回路の回路特性を測定するために用いられる半導体
装置用試験装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置用試験装置に
おいては、ウェハー段階における半導体素子の電気的特
性または半導体集積回路の回路特性等を測定するため
に、通常プローブカードが用いられている。例えば特開
昭６２−２０３３４２号公報に記載されている「プロー
ブカード」においては、当該プローブカードの断面図が
図４に示されるように、外部端子１０、１１および１２
と、探針１３、１４、１５、１６および１７が、第１層
基板１９、第２層基板２０および第３層基板２１の各層
基板における配線２２、２３および２４と垂直に接続さ
れている。そして、更に当該プローブカードを含む要部
の側面図が図５に示されるように、上記のプローブカー
ド３２は、中継ボード（アタッチメントボード）３１お
よびテストボード３０を重ね合わせる形でテストベッド
２７に接続されている。
おいては、ウェハー段階における半導体素子の電気的特
性または半導体集積回路の回路特性等を測定するため
に、通常プローブカードが用いられている。例えば特開
昭６２−２０３３４２号公報に記載されている「プロー
ブカード」においては、当該プローブカードの断面図が
図４に示されるように、外部端子１０、１１および１２
と、探針１３、１４、１５、１６および１７が、第１層
基板１９、第２層基板２０および第３層基板２１の各層
基板における配線２２、２３および２４と垂直に接続さ
れている。そして、更に当該プローブカードを含む要部
の側面図が図５に示されるように、上記のプローブカー
ド３２は、中継ボード（アタッチメントボード）３１お
よびテストボード３０を重ね合わせる形でテストベッド
２７に接続されている。
【０００３】図４に示される探針１３、１４、１５、１
６および１７から、図５に示されるテストヘッド２７の
側に配置されるポゴピン（外部接続端子）２９および２
８までの配線は、当該テストヘッド２７に対して、内部
配線ルート３５、３４および３３を経由し、中継ボード
（アタッチメントボード）３１およびテストボード３０
を介して水平または垂直に配線されている。
６および１７から、図５に示されるテストヘッド２７の
側に配置されるポゴピン（外部接続端子）２９および２
８までの配線は、当該テストヘッド２７に対して、内部
配線ルート３５、３４および３３を経由し、中継ボード
（アタッチメントボード）３１およびテストボード３０
を介して水平または垂直に配線されている。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
装置用試験装置においては、図５に示されるように、プ
ローブカード３２の探針の先からテストヘッド３０のポ
ビコン２８に至るまで、内部配線ルート３５、３４およ
び３３に対応して、垂直または水平に配線接続が行われ
ているために、余分な配線長を要する状態となって分布
容量が増大し、ノイズ発生の要因となり、場合により良
品の半導体チップをも不良品と判定してしまうという半
導体装置検査上の障害要因になるという欠点がある。
装置用試験装置においては、図５に示されるように、プ
ローブカード３２の探針の先からテストヘッド３０のポ
ビコン２８に至るまで、内部配線ルート３５、３４およ
び３３に対応して、垂直または水平に配線接続が行われ
ているために、余分な配線長を要する状態となって分布
容量が増大し、ノイズ発生の要因となり、場合により良
品の半導体チップをも不良品と判定してしまうという半
導体装置検査上の障害要因になるという欠点がある。
【０００５】また、図５におけるポゴピン２８および２
９を含めて接点の数が多いために、これらの接点の接触
が不良である場合には、当該半導体装置の検査が不可能
となり、その調整のために徒らに時間を要し、半導体装
置の生産効率化を阻害するという欠点がある。
９を含めて接点の数が多いために、これらの接点の接触
が不良である場合には、当該半導体装置の検査が不可能
となり、その調整のために徒らに時間を要し、半導体装
置の生産効率化を阻害するという欠点がある。
【０００６】本発明の目的は、上記の欠点を解決して、
生産性をより向上させることのできる半導体装置用試験
装置を実現することにある。
生産性をより向上させることのできる半導体装置用試験
装置を実現することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置用試
験装置は、ウェハー上の半導体素子の良否をテストボー
ドおよびプローブカードを介して検査する半導体装置用
試験装置において、所定のＬＳＩテスタの外部接続端子
と接触するテストボードと、検査対象の半導体素子の電
極パッドに接触されるプローブカードとの間に介在する
中継ボード（アタッチメントボード）を排除し、前記検
査対象の半導体素子の電極パッドに接触されるプローブ
カードの探針と、前記ＬＳＩテスタの外部接続端子と接
触するテストボードの外部接続端子接触部との間の配線
経路が、前記プローブカードおよび前記テストボードを
介して、物理的に最短距離となるように直線的に設定さ
れることを特徴としている。
験装置は、ウェハー上の半導体素子の良否をテストボー
ドおよびプローブカードを介して検査する半導体装置用
試験装置において、所定のＬＳＩテスタの外部接続端子
と接触するテストボードと、検査対象の半導体素子の電
極パッドに接触されるプローブカードとの間に介在する
中継ボード（アタッチメントボード）を排除し、前記検
査対象の半導体素子の電極パッドに接触されるプローブ
カードの探針と、前記ＬＳＩテスタの外部接続端子と接
触するテストボードの外部接続端子接触部との間の配線
経路が、前記プローブカードおよび前記テストボードを
介して、物理的に最短距離となるように直線的に設定さ
れることを特徴としている。
【０００８】なお、本半導体装置用試験装置は、ウェハ
ー上の半導体素子の良否判定時に、前記ＬＳＩテスタの
外部接続端子が、前記テストボード上に直線的に設定さ
れる表面導電性を有するテストボード上配線の一方の端
末を形成する外部接続端子接触部に接触され、前記テス
トボード上配線の他方の端末が直接前記プローブカード
の探針に接続されて、前記探針が前記プローブカードの
基板に対して固定されるとともに、当該プローブカード
の基板が所定のプローブカードの固定ボードにより固定
されるように、前記テストボードならびにプローブカー
ドを形成してもよい。
ー上の半導体素子の良否判定時に、前記ＬＳＩテスタの
外部接続端子が、前記テストボード上に直線的に設定さ
れる表面導電性を有するテストボード上配線の一方の端
末を形成する外部接続端子接触部に接触され、前記テス
トボード上配線の他方の端末が直接前記プローブカード
の探針に接続されて、前記探針が前記プローブカードの
基板に対して固定されるとともに、当該プローブカード
の基板が所定のプローブカードの固定ボードにより固定
されるように、前記テストボードならびにプローブカー
ドを形成してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例の要部の側断面図
であり、テストヘッド１、ポビコン（外部接続端子）
２、テストボード３、プローブカード固定ボード４、探
針５、プローブカード基板６および開口部７を含む断面
図が示されており、図２（ａ）および（ｂ）には、それ
ぞれ、本実施例における探針５、プローブカード基板６
および開口部７を含むプローブカードの要部の平面図、
および当該プローブカード要部のＡ−Ａ′線断面図が示
されている。また、図３（ａ）および（ｂ）には、それ
ぞれ本実施例における開口部７、ボード上配線８および
ポビコン接続部９を含むテストボード３の要部の部分平
面図、およびテストボード３のＢ−Ｂ′線断面図が示さ
れている。
であり、テストヘッド１、ポビコン（外部接続端子）
２、テストボード３、プローブカード固定ボード４、探
針５、プローブカード基板６および開口部７を含む断面
図が示されており、図２（ａ）および（ｂ）には、それ
ぞれ、本実施例における探針５、プローブカード基板６
および開口部７を含むプローブカードの要部の平面図、
および当該プローブカード要部のＡ−Ａ′線断面図が示
されている。また、図３（ａ）および（ｂ）には、それ
ぞれ本実施例における開口部７、ボード上配線８および
ポビコン接続部９を含むテストボード３の要部の部分平
面図、およびテストボード３のＢ−Ｂ′線断面図が示さ
れている。
【００１１】図１に示されるように、テストヘッド１の
ポビコン（外部接続端子）２はテストボード３に接触し
ているが、実際に接触しているのは、図３（ａ）に示さ
れるテストボード３におけるポビコン接触部９の部分で
ある。そして、図３（ａ）における表面導電性を有する
テストボード上配線８と、図２（ｂ）に示される探針５
とが接触されている。このような接触状態において、図
１に示されるテストボード３とプローブカード基板６と
の相互位置関係が維持されており、図２（ａ）および
（ｂ）に示される探針５はプローブカード基板６に対し
て固定され、またプローブカード固定ボード４によりプ
ローブカード基板６が固定されている。
ポビコン（外部接続端子）２はテストボード３に接触し
ているが、実際に接触しているのは、図３（ａ）に示さ
れるテストボード３におけるポビコン接触部９の部分で
ある。そして、図３（ａ）における表面導電性を有する
テストボード上配線８と、図２（ｂ）に示される探針５
とが接触されている。このような接触状態において、図
１に示されるテストボード３とプローブカード基板６と
の相互位置関係が維持されており、図２（ａ）および
（ｂ）に示される探針５はプローブカード基板６に対し
て固定され、またプローブカード固定ボード４によりプ
ローブカード基板６が固定されている。
【００１２】このように半導体装置用試験装置の要部を
形成することにより、本実施例においては、図１に示さ
れるポビコン２から探針５の先端部に至る配線経路を直
線的に形成することが可能となり、必要最短経路による
配線長とすることができる。これにより配線分布容量が
低減され、従来の半導体装置用試験装置における余分な
配線長に起因するノイズ発生が抑制されて、良品の半導
体チップを不良品と判定してしまうという事態は未然に
回避される。また、従来必要とされている中継ボード
（図５における中継ボード３１を参照）を廃止したこと
により、接点が１端子（探針）につき１個削減されるこ
とになり、探針における接触不良による障害要因がその
分低減され、半導体装置の試験がより安定化して行われ
る状態が得られるために、半導体装置の生産性向上が期
待されるという利点がある。
形成することにより、本実施例においては、図１に示さ
れるポビコン２から探針５の先端部に至る配線経路を直
線的に形成することが可能となり、必要最短経路による
配線長とすることができる。これにより配線分布容量が
低減され、従来の半導体装置用試験装置における余分な
配線長に起因するノイズ発生が抑制されて、良品の半導
体チップを不良品と判定してしまうという事態は未然に
回避される。また、従来必要とされている中継ボード
（図５における中継ボード３１を参照）を廃止したこと
により、接点が１端子（探針）につき１個削減されるこ
とになり、探針における接触不良による障害要因がその
分低減され、半導体装置の試験がより安定化して行われ
る状態が得られるために、半導体装置の生産性向上が期
待されるという利点がある。
【００１３】
【発明の効果】以上説明したように、本発明は、プロー
ブカードの形成に当り、テストヘッドのポビコン接触部
からプローブカードの探針先端部に至るまでの配線経路
を直線化して、当該配線を最短距離に設定して配線分布
容量を低減することにより、ノイズの発生を抑制するこ
とが可能となり、これにより半導体装置の試験を安定に
行うことができ、当該半導体装置の生産性を向上させる
ことができるという効果がある。
ブカードの形成に当り、テストヘッドのポビコン接触部
からプローブカードの探針先端部に至るまでの配線経路
を直線化して、当該配線を最短距離に設定して配線分布
容量を低減することにより、ノイズの発生を抑制するこ
とが可能となり、これにより半導体装置の試験を安定に
行うことができ、当該半導体装置の生産性を向上させる
ことができるという効果がある。
【図１】本発明の一実施例の要部を示す側断面図であ
る。
る。
【図２】前記実施例におけるプローブカードの要部を示
す部分平面図および部分断面図である。
す部分平面図および部分断面図である。
【図３】前記実施例におけるテストボードの要部を示す
部分平面図および部分断面図である。
部分平面図および部分断面図である。
【図４】従来例におけるプローブカードの側断面図であ
る。
る。
【図５】従来例の要部を示す側面図である。
１、２７ テストヘッド ２、２８、２９ ポゴピン ３、３０ テストボード ４ プローブカード固定ボード ５、１３〜１７ 探針 ６ プローブカード基板 ７、１８ 開口部 ８ ボード上配線 ９ ポビコン接触部 １０〜１２ 外部接続端子 １９ 第１基板 ２０ 第２基板 ２１ 第３基板 ２２〜２４ 配線 ２５、２６ 針 ３１ 中継ボード ３２ プローブカード ３３〜３５ 内部配線ルート
Claims (2)
- 【請求項１】 ウェハー上の半導体素子の良否を、テス
トボードおよびプローブカードを介して検査する半導体
装置用試験装置において、 所定のＬＳＩテスタの外部接続端子と接触するテストボ
ードと、検査対象の半導体素子の電極パッドに接触され
るプローブカードとの間に介在する中継ボード（アタッ
チメントボード）を排除し、前記検査対象の半導体素子
の電極パッドに接触されるプローブカードの探針と、前
記ＬＳＩテスタの外部接続端子と接触するテストボード
の外部接続端子接触部との間の配線経路が、前記プロー
ブカードおよび前記テストボードを介して、物理的に最
短距離となるように直線的に設定されることを特徴とす
る半導体装置用試験装置。 - 【請求項２】 ウェハー上の半導体素子の良否判定時
に、前記ＬＳＩテスタの外部接続端子が、前記テストボ
ード上に直線的に設定される表面導電性を有するテスト
ボード上配線の一方の端末を形成する外部接続端子接触
部に接触され、前記テストボード上配線の他方の端末が
直接前記プローブカードの探針に接続されて、前記探針
が前記プローブカードの基板に対して固定されるととも
に、当該プローブカードの基板が所定のプローブカード
の固定ボードにより固定されるように、前記テストボー
ドならびにプローブカードが形成される請求項１記載の
半導体装置用試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17787194A JPH0845996A (ja) | 1994-07-29 | 1994-07-29 | 半導体装置用試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17787194A JPH0845996A (ja) | 1994-07-29 | 1994-07-29 | 半導体装置用試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845996A true JPH0845996A (ja) | 1996-02-16 |
Family
ID=16038522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17787194A Pending JPH0845996A (ja) | 1994-07-29 | 1994-07-29 | 半導体装置用試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0845996A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187642A (ja) * | 1987-01-30 | 1988-08-03 | Hitachi Ltd | 半導体素子検査装置 |
| JPS647632A (en) * | 1987-06-30 | 1989-01-11 | Hitachi Ltd | Inspection device for semiconductor element |
| JPH0547869A (ja) * | 1991-08-16 | 1993-02-26 | Nippon Telegr & Teleph Corp <Ntt> | プロ―ブカ―ド装置 |
| JPH05302939A (ja) * | 1992-04-28 | 1993-11-16 | Rohm Co Ltd | プローブカードおよび高周波素子の測定法 |
| JP3090081B2 (ja) * | 1997-03-12 | 2000-09-18 | 日本電気株式会社 | 半導体装置 |
-
1994
- 1994-07-29 JP JP17787194A patent/JPH0845996A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187642A (ja) * | 1987-01-30 | 1988-08-03 | Hitachi Ltd | 半導体素子検査装置 |
| JPS647632A (en) * | 1987-06-30 | 1989-01-11 | Hitachi Ltd | Inspection device for semiconductor element |
| JPH0547869A (ja) * | 1991-08-16 | 1993-02-26 | Nippon Telegr & Teleph Corp <Ntt> | プロ―ブカ―ド装置 |
| JPH05302939A (ja) * | 1992-04-28 | 1993-11-16 | Rohm Co Ltd | プローブカードおよび高周波素子の測定法 |
| JP3090081B2 (ja) * | 1997-03-12 | 2000-09-18 | 日本電気株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |