JPS631097A - 電子部品搭載基板 - Google Patents
電子部品搭載基板Info
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- JPS631097A JPS631097A JP61142994A JP14299486A JPS631097A JP S631097 A JPS631097 A JP S631097A JP 61142994 A JP61142994 A JP 61142994A JP 14299486 A JP14299486 A JP 14299486A JP S631097 A JPS631097 A JP S631097A
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- 229910000679 solder Inorganic materials 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 238000009413 insulation Methods 0.000 description 16
- 230000007547 defect Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 6
- 239000000919 ceramic Substances 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 235000008375 Decussocarpus nagi Nutrition 0.000 description 1
- 244000309456 Decussocarpus nagi Species 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910001120 nichrome Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000005028 tinplate Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路チップ等の電子部品の高密度実装基板
に係り、特に抵抗を内蔵した基板の絶縁不良が検査可能
な電子部品搭載基板に関する６〔従来の技術〕 情報・通信関連機器の高速化要求に伴い、集積回路チッ
プ等の電子部品を高密度に搭載することができる基板が
望まれている。これは高密度化によって部品間距離が短
かくなり、このため部品間を渡る信号の伝送延遅時間が
短くでき、従って高速化が実現できることによる。
に係り、特に抵抗を内蔵した基板の絶縁不良が検査可能
な電子部品搭載基板に関する６〔従来の技術〕 情報・通信関連機器の高速化要求に伴い、集積回路チッ
プ等の電子部品を高密度に搭載することができる基板が
望まれている。これは高密度化によって部品間距離が短
かくなり、このため部品間を渡る信号の伝送延遅時間が
短くでき、従って高速化が実現できることによる。
ここで、高密度実装化が可能な集積回路チップ搭載基板
として、表面に搭載する集積回路チップをできるだけ数
多くするため、基板内部に抵抗素子を内蔵させてしまう
（１τ造が従来技術として知られている。なお、この種
の構造として関連するものには例えば特開昭５７−４９
２５５号、特開昭５７−９７６６０号等が挙げられる。
として、表面に搭載する集積回路チップをできるだけ数
多くするため、基板内部に抵抗素子を内蔵させてしまう
（１τ造が従来技術として知られている。なお、この種
の構造として関連するものには例えば特開昭５７−４９
２５５号、特開昭５７−９７６６０号等が挙げられる。
しかし、上記従来技術では内蔵された抵抗素子の一端と
別の内蔵された抵抗素子の一端が互いに電気的に接続さ
れた状態で既に基板内部に作りつけられている場合、面
抵抗素子の残された一端に接続された配線同士で電気導
通検査を行っても、絶縁不良を観測できないという問題
点があった。
別の内蔵された抵抗素子の一端が互いに電気的に接続さ
れた状態で既に基板内部に作りつけられている場合、面
抵抗素子の残された一端に接続された配線同士で電気導
通検査を行っても、絶縁不良を観測できないという問題
点があった。
これは、面配線間の絶縁状態の良否にかかわらず検査の
際、常に電流が内蔵抵抗を通して流れてしまうためであ
る。
際、常に電流が内蔵抵抗を通して流れてしまうためであ
る。
本発明の目的は、上記絶縁不良が検査可能な抵抗内蔵基
板を提供することにある。
板を提供することにある。
この目的は、上記面抵抗素子の残された一端に接続され
た配線間に１両端が面抵抗素子の接続されている電源層
と電気的に接続されていない配線（以下、ダミー配線と
呼ぶ）を設けることにより達成される。
た配線間に１両端が面抵抗素子の接続されている電源層
と電気的に接続されていない配線（以下、ダミー配線と
呼ぶ）を設けることにより達成される。
〔作用〕
絶縁不良の原因は、配線形成の後に配線間に残されたエ
ツチング残り等の金属による配線間の架橋である。被検
査配線間に設けられた、ダミー配線は、この配線と被検
査配線間の電気導通検査を行った場合、上記電気的架橋
があればこれを通して電流が流れ、絶縁不良が確認でき
る。絶縁状態が良好であれば、ダミー配線は内蔵抵抗と
は電気的に接続された構造に無いため電流は流れない。
ツチング残り等の金属による配線間の架橋である。被検
査配線間に設けられた、ダミー配線は、この配線と被検
査配線間の電気導通検査を行った場合、上記電気的架橋
があればこれを通して電流が流れ、絶縁不良が確認でき
る。絶縁状態が良好であれば、ダミー配線は内蔵抵抗と
は電気的に接続された構造に無いため電流は流れない。
以下１本発明の一実施例を第１図により説明する。配＠
２と配ａ３の間の絶縁体不良を検査するために配線（ダ
ミー配線）１が設けられている。
２と配ａ３の間の絶縁体不良を検査するために配線（ダ
ミー配線）１が設けられている。
配線１の一端は配線２．配線３と同様にスルーホール４
を通して基板表面１３の端子１０に接続され、他の一端
は電源層１４とは電気的に接続されていない。内蔵抵抗
７，８はその一端がそれぞれ配線２，３に接続されてお
り、他の一端は基板内の電源層１４に共通に接続されて
いる。５．６はそれぞれ配線２，３のスルーホールであ
り、１１゜１２はそれぞれ配線２，３の端子である。９
は絶縁不良の原因となるエツチング残り等の短終抵抗で
ある。図に示すように、端子１０，１１．１２以外の部
品はすべて基板内部に設置されている。
を通して基板表面１３の端子１０に接続され、他の一端
は電源層１４とは電気的に接続されていない。内蔵抵抗
７，８はその一端がそれぞれ配線２，３に接続されてお
り、他の一端は基板内の電源層１４に共通に接続されて
いる。５．６はそれぞれ配線２，３のスルーホールであ
り、１１゜１２はそれぞれ配線２，３の端子である。９
は絶縁不良の原因となるエツチング残り等の短終抵抗で
ある。図に示すように、端子１０，１１．１２以外の部
品はすべて基板内部に設置されている。
抵抗７，８の値をＲ７、Ｒｇ とすると、−般にＥＣＬ
回路等の終端抵抗の場合Ｒ７＝ Ｒｓ ＝ ５０Ωであ
る。−方短絡抵抗９の値Ｒ８は１０４にΩ以上と高抵抗
である。このため本発明における配線１が無い場合、端
子１１と端子１２の間の抵抗Ｒを計っても Ｒ＝（Ｒ７＋Ｒａ）（２Ｒｓ）／（Ｒ７＋Ｒ８＋２Ｒｓ
）より、Ｒｅ ＝１０’ＫＱ 、Ｒ７＝Ｒｓ ＝５００
とするとＲ＝９９．９５Ω であり、これは絶縁不良が
無かった場合、即ちＲｅ＝ωΩの場合のＲ＝１００Ωと
ほぼ同じ値となる。実際は各内蔵抵抗の抵抗値に５％程
度のばらつきがあるため、この差は端子１１と端子１２
の間の抵抗を計っても検出できなかった。−方２本発明
による配線１を設けることによってその端子１０と内蔵
抵抗に接続された配線の端子１１ （又は端子１２）間
の抵抗を計れば、それは絶縁不良による高抵抗Ｒｓを直
接側ることになり、容易に高抵抗な絶縁不良を検査でき
る。
回路等の終端抵抗の場合Ｒ７＝ Ｒｓ ＝ ５０Ωであ
る。−方短絡抵抗９の値Ｒ８は１０４にΩ以上と高抵抗
である。このため本発明における配線１が無い場合、端
子１１と端子１２の間の抵抗Ｒを計っても Ｒ＝（Ｒ７＋Ｒａ）（２Ｒｓ）／（Ｒ７＋Ｒ８＋２Ｒｓ
）より、Ｒｅ ＝１０’ＫＱ 、Ｒ７＝Ｒｓ ＝５００
とするとＲ＝９９．９５Ω であり、これは絶縁不良が
無かった場合、即ちＲｅ＝ωΩの場合のＲ＝１００Ωと
ほぼ同じ値となる。実際は各内蔵抵抗の抵抗値に５％程
度のばらつきがあるため、この差は端子１１と端子１２
の間の抵抗を計っても検出できなかった。−方２本発明
による配線１を設けることによってその端子１０と内蔵
抵抗に接続された配線の端子１１ （又は端子１２）間
の抵抗を計れば、それは絶縁不良による高抵抗Ｒｓを直
接側ることになり、容易に高抵抗な絶縁不良を検査でき
る。
第２図は上述した一実施例が実現された基板を、内蔵抵
抗７，８を含み、配線り、２．３と直角な方向ａ−ａ’
（図１中）で切った際の断面図である。１がダミー配線
の断面、２．３が内蔵抵抗につながった配線の断面であ
る。電源層１４は例えばアルミナ製のセラミック錫板２
１等の中に形成されており、内蔵抵抗となる抵抗層１５
と配線層１６．１８はセラミック基板２１上の絶縁層２
０−１．２０−２．２０−３の間に形成されている。
抗７，８を含み、配線り、２．３と直角な方向ａ−ａ’
（図１中）で切った際の断面図である。１がダミー配線
の断面、２．３が内蔵抵抗につながった配線の断面であ
る。電源層１４は例えばアルミナ製のセラミック錫板２
１等の中に形成されており、内蔵抵抗となる抵抗層１５
と配線層１６．１８はセラミック基板２１上の絶縁層２
０−１．２０−２．２０−３の間に形成されている。
電ｇ層１４の材料はモリブデンやタングステンなどであ
る。抵抗層、配ａ層、絶縁層の材料はそれぞれ、例えば
ニクロム、アルミニュウム、ポリイミドなどがあげられ
る。配Ｓ泉１，２．，３は灼己線す刃１８に形成されて
おり、配線２，３はスルーホール１９−１，１９−２を
通して配線層１６と？！！気的に接続されている。内蔵
抵抗７，８は例えばスルーホール１９−１．１９−２と
配線層］６との接続部の周囲を１７の如くエツチング等
で除去することによって実現される。なぜならば、配線
２゜３から電源層１４に流れる電流は該エツチング等に
よって配線層が除去された部分については抵抗［１５だ
けを通過するためで、即ち該エツチングによって上部扉
、［１１６が除去された抵抗層１５の一部が内蔵抵抗７
，８に当る。−方、抵抗層１５の上に配線層１６が残っ
ている部分では、電流は抵抗層に比べ十分抵抗の低い配
線層を流れる。
る。抵抗層、配ａ層、絶縁層の材料はそれぞれ、例えば
ニクロム、アルミニュウム、ポリイミドなどがあげられ
る。配Ｓ泉１，２．，３は灼己線す刃１８に形成されて
おり、配線２，３はスルーホール１９−１，１９−２を
通して配線層１６と？！！気的に接続されている。内蔵
抵抗７，８は例えばスルーホール１９−１．１９−２と
配線層］６との接続部の周囲を１７の如くエツチング等
で除去することによって実現される。なぜならば、配線
２゜３から電源層１４に流れる電流は該エツチング等に
よって配線層が除去された部分については抵抗［１５だ
けを通過するためで、即ち該エツチングによって上部扉
、［１１６が除去された抵抗層１５の一部が内蔵抵抗７
，８に当る。−方、抵抗層１５の上に配線層１６が残っ
ている部分では、電流は抵抗層に比べ十分抵抗の低い配
線層を流れる。
９が配線層１８に配線パターンを形成する際の工程で生
じた例えばエツチング残り等の短絡抵抗である。なお本
図に示す断面には表われないため記していないが、スル
ーホール４，５．６も、１９−１．１９−２と同様な構
造で絶縁層２０−１に形成されている。また本実施例は
３層の絶縁層構成となっているが、これは更に多層化が
可能であることは言うまでもない。
じた例えばエツチング残り等の短絡抵抗である。なお本
図に示す断面には表われないため記していないが、スル
ーホール４，５．６も、１９−１．１９−２と同様な構
造で絶縁層２０−１に形成されている。また本実施例は
３層の絶縁層構成となっているが、これは更に多層化が
可能であることは言うまでもない。
本発明のもう一つの実施例を第３図によって説明する。
第３図は電子部品であるＬＳＩチップ２２がはん田ボー
ル２３によって基板２５上の電極パッド２４に接続され
た状態の断面図である。
ル２３によって基板２５上の電極パッド２４に接続され
た状態の断面図である。
この構造ではＬＳＩチップ領域Ｃより、はん田ボール領
域Ｂの方が常に小さいためその差分領域Ａが存在する。
域Ｂの方が常に小さいためその差分領域Ａが存在する。
この領域ＡはＬＳＩチップ２２をはん田ボール２３で接
続した後は、検査針やワイヤボンデングのヘッドを入れ
ることができないため補修用の電極等を設置できず、従
来未使用とされていた１本実施例は本発明による配線１
の端子１０をこの領域Ａに設置している。これにより、
端子１０を設置してもそれは本来未使用の領域にあるた
め、基板２５の１つのＬＳＩチップを搭載するのに必要
な、補修パッド領域等を含めた領域を拡大することはな
く、従って実装密度を下げることはない、なお、絶縁不
良の検査はＬＳＩチップ２２をはん印付けするＨに行う
ため、ＬＳＩチップ２２のはん印付は後は端子１０に検
査針等を触れる必要の無いことは言うまでもない。
続した後は、検査針やワイヤボンデングのヘッドを入れ
ることができないため補修用の電極等を設置できず、従
来未使用とされていた１本実施例は本発明による配線１
の端子１０をこの領域Ａに設置している。これにより、
端子１０を設置してもそれは本来未使用の領域にあるた
め、基板２５の１つのＬＳＩチップを搭載するのに必要
な、補修パッド領域等を含めた領域を拡大することはな
く、従って実装密度を下げることはない、なお、絶縁不
良の検査はＬＳＩチップ２２をはん印付けするＨに行う
ため、ＬＳＩチップ２２のはん印付は後は端子１０に検
査針等を触れる必要の無いことは言うまでもない。
更に本発明のもう１つの実施例を第４図によって説明す
る。１．１’は絶縁不良を検査するために設けられた配
線（ダミー配線）で、４，４′はそれぞれスルーホール
、１０．１０’はそれぞれ基板表面１３上に設けられた
端子である。ここで配線１と配置％１’ は配置！１９
によってその両端同士が電気的に接続されており、丁度
−本のダミー配線の両端を基板表面１３上の端子１０．
１０’に電気的に接続した構造となっている。この構造
によれば、端子１０あるいは端子１０’ と端子１１あ
るいは端子１２の間の抵抗を測定することによって短絡
抵抗９を検査することができる他に、ダミー配線系（配
線１．１’ 、スルーホール４゜４′、端子１０．１０
’ ）の途中に生じた開放による誤測定も検査できる。
る。１．１’は絶縁不良を検査するために設けられた配
線（ダミー配線）で、４，４′はそれぞれスルーホール
、１０．１０’はそれぞれ基板表面１３上に設けられた
端子である。ここで配線１と配置％１’ は配置！１９
によってその両端同士が電気的に接続されており、丁度
−本のダミー配線の両端を基板表面１３上の端子１０．
１０’に電気的に接続した構造となっている。この構造
によれば、端子１０あるいは端子１０’ と端子１１あ
るいは端子１２の間の抵抗を測定することによって短絡
抵抗９を検査することができる他に、ダミー配線系（配
線１．１’ 、スルーホール４゜４′、端子１０．１０
’ ）の途中に生じた開放による誤測定も検査できる。
即ち、もし図中■で配線が途切れ５開放状態になってい
た場合、絶縁不良による短絡抵抗９があるにもかかわら
ず端子１０と端子１２の間の抵抗値は短絡抵抗が無い場
合の高抵抗値となり、従って絶縁不良は無いものと誤っ
て判断されることがある。本実施例による構造ではこの
開放状態を端子１０と端子１０’の間の電気導通を調べ
ることで検査（びば放している箇所がある場合は電気導
通無し、開放している箇所が無い場合は電気導通あり）
できる。なお、ダミー配線】、１′を結ぶ配線２６は１
例えば第２図で説明した配線層と、スルーホールを用い
れば容易に実現できる。
た場合、絶縁不良による短絡抵抗９があるにもかかわら
ず端子１０と端子１２の間の抵抗値は短絡抵抗が無い場
合の高抵抗値となり、従って絶縁不良は無いものと誤っ
て判断されることがある。本実施例による構造ではこの
開放状態を端子１０と端子１０’の間の電気導通を調べ
ることで検査（びば放している箇所がある場合は電気導
通無し、開放している箇所が無い場合は電気導通あり）
できる。なお、ダミー配線】、１′を結ぶ配線２６は１
例えば第２図で説明した配線層と、スルーホールを用い
れば容易に実現できる。
本発明によれば、内蔵抵抗に接続された配線の絶縁不良
を検出することができるので、集積回路チップ搭載基板
の信頼性の向上に効果がある。
を検出することができるので、集積回路チップ搭載基板
の信頼性の向上に効果がある。
第１図は本発明の一実施例を示す回路図である。
第２図は第１図に示す実施例の断面図である。第３図は
本発明の他の実施例の断面図である。第４図は本発明の
更に他の実施例を示す回路図である。 １．１′・・・配線（ダミー配線）、２．３・・・配線
、４．４’ 、５．６・・・スルーホール、１０．１０
’ 。 １１．１２・・・端子、７，８・・・内蔵抵抗、９・・
・短絡抵抗、１３・・・基板表面、１４・・・電源層、
１５・・・抵抗層、１６．１８・・・配線層、１７・・
・エツチングによる除去部、１９−１．１９−２・・・
スルーホール、２０−１．２０−２．２０−３−・・絶
斥層、２１ ＝・セラミック基板、２２・・・ＬＳＩチ
ップ、２３・・・はん田ボール、２４・・・電極パッド
、２５・・・基板、２６・・・配線。 ？￥テ ノ ｎ σ 第２凪 ′ｖＪＢ凹 寓４図
本発明の他の実施例の断面図である。第４図は本発明の
更に他の実施例を示す回路図である。 １．１′・・・配線（ダミー配線）、２．３・・・配線
、４．４’ 、５．６・・・スルーホール、１０．１０
’ 。 １１．１２・・・端子、７，８・・・内蔵抵抗、９・・
・短絡抵抗、１３・・・基板表面、１４・・・電源層、
１５・・・抵抗層、１６．１８・・・配線層、１７・・
・エツチングによる除去部、１９−１．１９−２・・・
スルーホール、２０−１．２０−２．２０−３−・・絶
斥層、２１ ＝・セラミック基板、２２・・・ＬＳＩチ
ップ、２３・・・はん田ボール、２４・・・電極パッド
、２５・・・基板、２６・・・配線。 ？￥テ ノ ｎ σ 第２凪 ′ｖＪＢ凹 寓４図
Claims (1)
- 【特許請求の範囲】 １、内蔵抵抗と電気的に接続された配線の間に、該内蔵
抵抗が電気的に接続された電源層とはその両端が電気的
に接続されていない配線を設置したことを特徴とする電
子部品搭載基板。 ２、内蔵抵抗が電気的に接続された電源層とは、その両
端が電気的に接続されていない配線の一端が、電子部品
をはん田ボールで基板に接続した時の基板表面上の電子
部品領域であつて、はん田ボール領域でない領域に設置
された端子に電気的に接続された構造を特徴とする特許
請求範囲第１項記載の電子部品搭載基板。 ３、内蔵抵抗が電気的に接続された電源層とは、その両
端が電気的に接続されていない配線の該両端が、基板表
面上に設置された電極端子にそれぞれ電気的に接続され
た構造を特徴とする特許請求範囲第１項記載、あるいは
第２項記載の電子部品搭載基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142994A JPS631097A (ja) | 1986-06-20 | 1986-06-20 | 電子部品搭載基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142994A JPS631097A (ja) | 1986-06-20 | 1986-06-20 | 電子部品搭載基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS631097A true JPS631097A (ja) | 1988-01-06 |
Family
ID=15328471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142994A Pending JPS631097A (ja) | 1986-06-20 | 1986-06-20 | 電子部品搭載基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04328895A (ja) * | 1991-04-26 | 1992-11-17 | Toshiba Chem Corp | 内層抵抗入り多層プリント配線板 |
| JP2012523564A (ja) * | 2009-04-09 | 2012-10-04 | テラダイン、 インコーポレイテッド | 内蔵型直列絶縁抵抗器を有する試験信号伝達チャネルを利用した自動試験装置 |
-
1986
- 1986-06-20 JP JP61142994A patent/JPS631097A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04328895A (ja) * | 1991-04-26 | 1992-11-17 | Toshiba Chem Corp | 内層抵抗入り多層プリント配線板 |
| JP2012523564A (ja) * | 2009-04-09 | 2012-10-04 | テラダイン、 インコーポレイテッド | 内蔵型直列絶縁抵抗器を有する試験信号伝達チャネルを利用した自動試験装置 |
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