JPH06252338A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH06252338A JPH06252338A JP3364293A JP3364293A JPH06252338A JP H06252338 A JPH06252338 A JP H06252338A JP 3364293 A JP3364293 A JP 3364293A JP 3364293 A JP3364293 A JP 3364293A JP H06252338 A JPH06252338 A JP H06252338A
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- semiconductor device
- element isolation
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Abstract
(57)【要約】
【構成】静電気などの過大入力からトランジスタを保護
するための保護回路を有した半導体装置において、少な
くとも保護回路の一部に形成され耐圧を任意に設定でき
る寄生バイポーラトランジスタを保護回路に適用する。
保護回路の少なくとも一部分の第１導電型の高濃度の不
純物拡散層の深さが、保護回路以外の第１導電型の高濃
度の不純物拡散層の深さより深く形成する。また保護回
路の一部分の素子分離用酸化膜の膜厚が他の膜厚より薄
い。また保護回路の一部分の素子分離用酸化膜の直下の
不純物濃度が他の不純物の濃度よりも低いこと等からな
る。 【効果】内部回路のジャンクションリークやジャンクシ
ョン容量を増大させる事なく保護回路の耐圧を任意に低
下させることができるので、外部からの過大な静電気な
どによるサージ入力や製造途中で発生する静電気に対し
て高い信頼性を有する半導体装置を消費電流や遅延時間
を増大することなく実現できる。
するための保護回路を有した半導体装置において、少な
くとも保護回路の一部に形成され耐圧を任意に設定でき
る寄生バイポーラトランジスタを保護回路に適用する。
保護回路の少なくとも一部分の第１導電型の高濃度の不
純物拡散層の深さが、保護回路以外の第１導電型の高濃
度の不純物拡散層の深さより深く形成する。また保護回
路の一部分の素子分離用酸化膜の膜厚が他の膜厚より薄
い。また保護回路の一部分の素子分離用酸化膜の直下の
不純物濃度が他の不純物の濃度よりも低いこと等からな
る。 【効果】内部回路のジャンクションリークやジャンクシ
ョン容量を増大させる事なく保護回路の耐圧を任意に低
下させることができるので、外部からの過大な静電気な
どによるサージ入力や製造途中で発生する静電気に対し
て高い信頼性を有する半導体装置を消費電流や遅延時間
を増大することなく実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の構造に係わ
り、特に過大入力から内部トランジスタを保護するため
の保護回路の構造に関する。
り、特に過大入力から内部トランジスタを保護するため
の保護回路の構造に関する。
【０００２】
【従来の技術】一般に半導体装置は外部からの静電気な
どによる過大なサージ入力や半導体装置の製造途中で発
生する静電気などによりトランジスタのゲート絶縁膜が
破壊されてしまう。この問題を解決する手段として従来
は拡散層その他の抵抗や拡散層のダイオード、あるいは
寄生バイポーラトランジスタを利用して保護回路を形成
していた。
どによる過大なサージ入力や半導体装置の製造途中で発
生する静電気などによりトランジスタのゲート絶縁膜が
破壊されてしまう。この問題を解決する手段として従来
は拡散層その他の抵抗や拡散層のダイオード、あるいは
寄生バイポーラトランジスタを利用して保護回路を形成
していた。
【０００３】
【発明が解決しようとする課題】従来のダイオ−ドを利
用していた保護回路ではダイオードに高濃度拡散層とウ
ェルのジャンクションを使用していたため、ダイオード
の逆方向の耐圧が１１〜１８Ｖとなっていた。しかし素
子の微細化に伴いゲート膜も薄膜化し、例えば０．５μ
ｍルールではゲート膜厚は約１０ｎｍとなりゲート膜耐
圧は約１０Ｖとなっている。このため例えば０．５μｍ
ルールの半導体装置ではゲート膜耐圧より入力保護ダイ
オードの耐圧の方が高くなるため、保護回路が動作する
以前にゲート膜を破壊してしまうため保護回路として機
能しないという問題点があった。また、保護ダイオード
の耐圧を低下させるために高濃度拡散層の濃度分布を変
更すると、リーク電流や電気的容量が増大するため消費
電流の増大や遅延時間の増大を引き起こすという問題点
を有していた。更に寄生バイポーラトランジスタを利用
した保護回路の場合には実効的なベース幅が小さくなら
ない上エミッタ及びコレクタとなっている高濃度拡散層
も深さが１００〜２００ｎｍ程度であるため、耐圧が１
０Ｖ以上となるだけでなく保護回路の許容電流値が小さ
いという問題点があった。
用していた保護回路ではダイオードに高濃度拡散層とウ
ェルのジャンクションを使用していたため、ダイオード
の逆方向の耐圧が１１〜１８Ｖとなっていた。しかし素
子の微細化に伴いゲート膜も薄膜化し、例えば０．５μ
ｍルールではゲート膜厚は約１０ｎｍとなりゲート膜耐
圧は約１０Ｖとなっている。このため例えば０．５μｍ
ルールの半導体装置ではゲート膜耐圧より入力保護ダイ
オードの耐圧の方が高くなるため、保護回路が動作する
以前にゲート膜を破壊してしまうため保護回路として機
能しないという問題点があった。また、保護ダイオード
の耐圧を低下させるために高濃度拡散層の濃度分布を変
更すると、リーク電流や電気的容量が増大するため消費
電流の増大や遅延時間の増大を引き起こすという問題点
を有していた。更に寄生バイポーラトランジスタを利用
した保護回路の場合には実効的なベース幅が小さくなら
ない上エミッタ及びコレクタとなっている高濃度拡散層
も深さが１００〜２００ｎｍ程度であるため、耐圧が１
０Ｖ以上となるだけでなく保護回路の許容電流値が小さ
いという問題点があった。
【０００４】本発明は保護回路に任意に耐圧を低下させ
た寄生バイポーラトランジスタを用いることにより、高
い性能と高い信頼性を有する半導体装置を提供すること
を目的とする。
た寄生バイポーラトランジスタを用いることにより、高
い性能と高い信頼性を有する半導体装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】（１）本発明の半導体装
置は第１導電型トランジスタと、過大入力から内部トラ
ンジスタを保護するための保護回路を少なくとも有した
半導体装置において、保護回路の少なくとも一部分の第
１導電型の高濃度の不純物拡散層の深さが、保護回路以
外の第１導電型の高濃度の不純物拡散層の深さより深く
形成されていることを特徴とする。
置は第１導電型トランジスタと、過大入力から内部トラ
ンジスタを保護するための保護回路を少なくとも有した
半導体装置において、保護回路の少なくとも一部分の第
１導電型の高濃度の不純物拡散層の深さが、保護回路以
外の第１導電型の高濃度の不純物拡散層の深さより深く
形成されていることを特徴とする。
【０００６】（２）本発明の半導体装置の製造方法は第
１導電型トランジスタと、過大入力から内部トランジス
タを保護するための保護回路を少なくとも有した半導体
装置において、第１導電型の半導体基板に選択的に素子
分離用酸化膜を形成する工程と、第２導電型の不純物を
イオン注入することにより第１の深さの第２導電型高濃
度不純物拡散層を少なくとも保護回路の一部を除いた部
分に形成する工程と、保護回路の少なくとも一部分に第
２導電型の不純物をイオン注入することにより第１の深
さよりも深い第２の深さの第２導電型高濃度不純物拡散
層を形成する工程を少なくとも含むことを特徴とする （３）本発明の半導体装置の製造方法は（２）記載の半
導体装置の製造方法において、少なくとも保護回路の一
部を除いた部分に第２導電型高濃度不純物拡散層を形成
する際に砒素をイオン注入し、保護回路の少なくとも一
部分に第２導電型高濃度不純物拡散層を形成する際に燐
をイオン注入することを特徴とする。
１導電型トランジスタと、過大入力から内部トランジス
タを保護するための保護回路を少なくとも有した半導体
装置において、第１導電型の半導体基板に選択的に素子
分離用酸化膜を形成する工程と、第２導電型の不純物を
イオン注入することにより第１の深さの第２導電型高濃
度不純物拡散層を少なくとも保護回路の一部を除いた部
分に形成する工程と、保護回路の少なくとも一部分に第
２導電型の不純物をイオン注入することにより第１の深
さよりも深い第２の深さの第２導電型高濃度不純物拡散
層を形成する工程を少なくとも含むことを特徴とする （３）本発明の半導体装置の製造方法は（２）記載の半
導体装置の製造方法において、少なくとも保護回路の一
部を除いた部分に第２導電型高濃度不純物拡散層を形成
する際に砒素をイオン注入し、保護回路の少なくとも一
部分に第２導電型高濃度不純物拡散層を形成する際に燐
をイオン注入することを特徴とする。
【０００７】（４）本発明の半導体装置は第１導電型ト
ランジスタと、過大入力から内部トランジスタを保護す
るための保護回路を少なくとも有した半導体装置におい
て、保護回路の少なくとも一部分の素子分離用酸化膜の
膜厚が保護回路以外の素子分離用酸化膜の膜厚より薄い
ことを特徴とする。
ランジスタと、過大入力から内部トランジスタを保護す
るための保護回路を少なくとも有した半導体装置におい
て、保護回路の少なくとも一部分の素子分離用酸化膜の
膜厚が保護回路以外の素子分離用酸化膜の膜厚より薄い
ことを特徴とする。
【０００８】（５）本発明の半導体装置は第１導電型ト
ランジスタと、過大入力から内部トランジスタを保護す
るための保護回路を少なくとも有した半導体装置におい
て、保護回路の少なくとも一部分の素子分離用酸化膜の
直下の不純物濃度が保護回路以外の素子分離用酸化膜の
直下の不純物の濃度よりも低いことを特徴とする。
ランジスタと、過大入力から内部トランジスタを保護す
るための保護回路を少なくとも有した半導体装置におい
て、保護回路の少なくとも一部分の素子分離用酸化膜の
直下の不純物濃度が保護回路以外の素子分離用酸化膜の
直下の不純物の濃度よりも低いことを特徴とする。
【０００９】
【作用】本発明の保護回路は一部の寄生バイポーラトラ
ンジスタの耐圧を任意に低下させて保護ダイオードに使
用することにより高濃度拡散層とウェルのジャンクショ
ン耐圧を低下させる必要が無いため、ジャンクションリ
ーク電流の増大による消費電流の増大やジャンクション
容量の増大による遅延時間の増大を引き起こすことが無
く、しかも保護回路の許容電流値が大きいため高い性能
と高い信頼性を有する半導体装置を提供することができ
る。
ンジスタの耐圧を任意に低下させて保護ダイオードに使
用することにより高濃度拡散層とウェルのジャンクショ
ン耐圧を低下させる必要が無いため、ジャンクションリ
ーク電流の増大による消費電流の増大やジャンクション
容量の増大による遅延時間の増大を引き起こすことが無
く、しかも保護回路の許容電流値が大きいため高い性能
と高い信頼性を有する半導体装置を提供することができ
る。
【００１０】
【実施例】以下に本発明の第１の実施例を図１を用いて
説明する。１０１は比抵抗５〜２０オーム程度のＰ型不
純物を含むシリコン基板である。このシリコン基板表面
には１Ｅ１６ｃｍ-3程度のＰ型不純物を導入してある。
１０２は素子分離用に選択的に形成された４００ｎｍか
ら８００ｎｍのシリコン酸化膜である。１０３は低濃度
のＮ型不純物拡散層であり、不純物濃度が１Ｅ１７〜５
Ｅ１９ｃｍ-3程度となる様にゲート電極１０４を形成し
た後に燐イオンを４０〜１００ｋｅＶ程度の加速エネル
ギーで１Ｅ１２ｃｍ-2〜５Ｅ１４ｃｍ-2程度のドーズ量
でイオン注入することにより形成する。１０５はシリコ
ン酸化膜によりゲート電極の脇に形成されたサイドウォ
ールスペーサである。１０６はトランジスタのソースや
ドレインなどに用いられる高濃度のＮ型不純物拡散層で
あり、深さは１００〜２００ｎｍ程度で不純物濃度は１
Ｅ２０〜１Ｅ２１ｃｍ-3程度となる様に砒素を３０〜８
０ｋｅＶの加速エネルギーで１Ｅ１５〜６Ｅ１５ｃｍ-2
程度のドーズ量でイオン注入することにより所定の部分
に形成される。１０７は保護回路の少なくとも一部分に
形成された高濃度のＮ型不純物拡散層であり、深さは２
００〜４００ｎｍ程度で不純物濃度は１Ｅ２０〜１Ｅ２
１ｃｍ-3程度となる様に燐を５０〜１００ｋｅＶ程度の
加速エネルギーで１Ｅ１５〜６Ｅ１５ｃｍ-2程度のドー
ズ量でイオン注入することにより形成される。
説明する。１０１は比抵抗５〜２０オーム程度のＰ型不
純物を含むシリコン基板である。このシリコン基板表面
には１Ｅ１６ｃｍ-3程度のＰ型不純物を導入してある。
１０２は素子分離用に選択的に形成された４００ｎｍか
ら８００ｎｍのシリコン酸化膜である。１０３は低濃度
のＮ型不純物拡散層であり、不純物濃度が１Ｅ１７〜５
Ｅ１９ｃｍ-3程度となる様にゲート電極１０４を形成し
た後に燐イオンを４０〜１００ｋｅＶ程度の加速エネル
ギーで１Ｅ１２ｃｍ-2〜５Ｅ１４ｃｍ-2程度のドーズ量
でイオン注入することにより形成する。１０５はシリコ
ン酸化膜によりゲート電極の脇に形成されたサイドウォ
ールスペーサである。１０６はトランジスタのソースや
ドレインなどに用いられる高濃度のＮ型不純物拡散層で
あり、深さは１００〜２００ｎｍ程度で不純物濃度は１
Ｅ２０〜１Ｅ２１ｃｍ-3程度となる様に砒素を３０〜８
０ｋｅＶの加速エネルギーで１Ｅ１５〜６Ｅ１５ｃｍ-2
程度のドーズ量でイオン注入することにより所定の部分
に形成される。１０７は保護回路の少なくとも一部分に
形成された高濃度のＮ型不純物拡散層であり、深さは２
００〜４００ｎｍ程度で不純物濃度は１Ｅ２０〜１Ｅ２
１ｃｍ-3程度となる様に燐を５０〜１００ｋｅＶ程度の
加速エネルギーで１Ｅ１５〜６Ｅ１５ｃｍ-2程度のドー
ズ量でイオン注入することにより形成される。
【００１１】更にここで本発明の第１の実施例の製造方
法を図２を用いて説明する。まず比抵抗５〜２０オーム
程度のＰ型不純物を含むシリコン基板２０１に、ボロン
を加速エネルギー１００〜１５０ｋｅＶ程度で５Ｅ１２
〜５Ｅ１３ｃｍ-2程度のドーズ量でイオン注入を行った
後１０００〜１１５０℃程度の温度で４〜１５時間程度
の熱処理を行うことによりシリコン基板表面に１Ｅ１６
ｃｍ-3程度のＰ型不純物を導入する。次に素子分離用に
選択的に４００ｎｍから８００ｎｍのシリコン酸化膜２
０２を形成する。次にシリコン基板上に１０〜２０ｎｍ
程度のシリコン酸化膜からなるゲート絶縁膜を介してゲ
ート電極２０３を形成する。次に燐イオンを４０〜１０
０ｋｅＶ程度の加速エネルギーで５Ｅ１２ｃｍ-2〜５Ｅ
１３ｃｍ-2程度のドーズ量でイオン注入することにより
低濃度のＮ型不純物拡散層２０４を形成する。次にシリ
コン酸化膜によりゲート電極の脇にサイドウォールスペ
ーサ２０５を形成する。次に保護回路の少なくとも一部
分をフォトレジスト２０６によりマスクして砒素を３０
〜８０ｋｅＶの加速エネルギーで１Ｅ１５〜６Ｅ１５ｃ
ｍ-2程度のドーズ量でイオン注入することにより深さが
１００〜２００ｎｍ程度の高濃度のＮ型不純物拡散層２
０７を形成する。次に少なくとも一部の保護回路を除い
た部分をフォトレジスト２０８によりマスクした状態で
燐を５０〜１００ｋｅＶ程度の加速エネルギーで１Ｅ１
５〜６Ｅ１５ｃｍ-2程度のドーズ量でイオン注入するこ
とにより深さが２００〜４００ｎｍ程度の高濃度のＮ型
不純物拡散層２０９を形成する。最後に図には示してい
ないがコンタクト穴とアルミ配線を形成することにより
本発明の半導体装置を得ることができる。
法を図２を用いて説明する。まず比抵抗５〜２０オーム
程度のＰ型不純物を含むシリコン基板２０１に、ボロン
を加速エネルギー１００〜１５０ｋｅＶ程度で５Ｅ１２
〜５Ｅ１３ｃｍ-2程度のドーズ量でイオン注入を行った
後１０００〜１１５０℃程度の温度で４〜１５時間程度
の熱処理を行うことによりシリコン基板表面に１Ｅ１６
ｃｍ-3程度のＰ型不純物を導入する。次に素子分離用に
選択的に４００ｎｍから８００ｎｍのシリコン酸化膜２
０２を形成する。次にシリコン基板上に１０〜２０ｎｍ
程度のシリコン酸化膜からなるゲート絶縁膜を介してゲ
ート電極２０３を形成する。次に燐イオンを４０〜１０
０ｋｅＶ程度の加速エネルギーで５Ｅ１２ｃｍ-2〜５Ｅ
１３ｃｍ-2程度のドーズ量でイオン注入することにより
低濃度のＮ型不純物拡散層２０４を形成する。次にシリ
コン酸化膜によりゲート電極の脇にサイドウォールスペ
ーサ２０５を形成する。次に保護回路の少なくとも一部
分をフォトレジスト２０６によりマスクして砒素を３０
〜８０ｋｅＶの加速エネルギーで１Ｅ１５〜６Ｅ１５ｃ
ｍ-2程度のドーズ量でイオン注入することにより深さが
１００〜２００ｎｍ程度の高濃度のＮ型不純物拡散層２
０７を形成する。次に少なくとも一部の保護回路を除い
た部分をフォトレジスト２０８によりマスクした状態で
燐を５０〜１００ｋｅＶ程度の加速エネルギーで１Ｅ１
５〜６Ｅ１５ｃｍ-2程度のドーズ量でイオン注入するこ
とにより深さが２００〜４００ｎｍ程度の高濃度のＮ型
不純物拡散層２０９を形成する。最後に図には示してい
ないがコンタクト穴とアルミ配線を形成することにより
本発明の半導体装置を得ることができる。
【００１２】ここで保護回路の少なくとも一部分に形成
した寄生バイポーラトランジスタはジャンクションを深
くする事によりエミッタとコレクタの対向面積が大きく
なるだけでなく、横方向にも大きく広がることによりエ
ミッタとコレクタの距離を短くすることができるので実
効的に寄生バイポーラトランジスタのベース幅を小さく
することができるため耐圧を低くすることができる。例
えば一部の保護回路に燐を加速エネルギーが６０ｋｅＶ
でドーズ量が５Ｅ１５ｃｍ-2程度のイオン注入を行なっ
た場合寄生バイポーラトランジスタの実効的ベース幅は
約３００ｎｍとなるため耐圧は約８Ｖとなる。この寄生
バイポーラトランジスタを保護回路に用いることにより
保護回路の耐圧はゲート膜耐圧１０Ｖよりも十分低くな
るため静電気などの過大入力があった場合でもトランジ
スタを保護することができる。またこの寄生バイポーラ
トランジスタの耐圧はイオン注入条件及び素子分離領域
の幅を変更することにより任意の値を得ることが出来
る。この実験結果を図８に示す。本実施例はこの寄生バ
イポーラトランジスタを保護回路に利用することにより
内部回路のジャンクションリークやジャンクション容量
を増大することなく任意の耐圧を有する保護回路を形成
することが可能となる。
した寄生バイポーラトランジスタはジャンクションを深
くする事によりエミッタとコレクタの対向面積が大きく
なるだけでなく、横方向にも大きく広がることによりエ
ミッタとコレクタの距離を短くすることができるので実
効的に寄生バイポーラトランジスタのベース幅を小さく
することができるため耐圧を低くすることができる。例
えば一部の保護回路に燐を加速エネルギーが６０ｋｅＶ
でドーズ量が５Ｅ１５ｃｍ-2程度のイオン注入を行なっ
た場合寄生バイポーラトランジスタの実効的ベース幅は
約３００ｎｍとなるため耐圧は約８Ｖとなる。この寄生
バイポーラトランジスタを保護回路に用いることにより
保護回路の耐圧はゲート膜耐圧１０Ｖよりも十分低くな
るため静電気などの過大入力があった場合でもトランジ
スタを保護することができる。またこの寄生バイポーラ
トランジスタの耐圧はイオン注入条件及び素子分離領域
の幅を変更することにより任意の値を得ることが出来
る。この実験結果を図８に示す。本実施例はこの寄生バ
イポーラトランジスタを保護回路に利用することにより
内部回路のジャンクションリークやジャンクション容量
を増大することなく任意の耐圧を有する保護回路を形成
することが可能となる。
【００１３】次に本発明の第２の実施例を図３を用いて
説明する。３０１は比抵抗５〜１０オーム程度のＰ型不
純物を含むシリコン基板である。シリコン基板表面には
１Ｅ１６〜１Ｅ１７ｃｍ-3程度のＰ型不純物を拡散して
ある。３０２は少なくとも保護回路の一部を除いて選択
的に形成された５００〜８００ｎｍ程度の膜厚の素子分
離用のシリコン酸化膜である。３０３は少なくとも保護
回路の一部に選択的に形成された２００〜５００ｎｍ程
度の膜厚の素子分離用のシリコン酸化膜である。この様
に少なくとも保護回路の一部に形成された素子分離用の
シリコン酸化膜は他の部分よりも酸化膜厚が薄く、その
ためバーズビーク量も少なくなるので素子分離幅を小さ
くすることが出来る。３０５は低濃度のＮ型不純物拡散
層であり、不純物濃度としては１Ｅ１７〜５Ｅ１９ｃｍ
-3程度となる様にゲート電極３０４を形成した後に燐イ
オンを４０〜１００ｋｅＶ程度の加速エネルギーで５Ｅ
１２ｃｍ-2〜５Ｅ１３ｃｍ-2程度のドーズ量でイオン注
入することにより形成する。３０６はシリコン酸化膜に
よりゲート電極の脇に形成されたサイドウォールスペー
サである。３０７は高濃度のＮ型不純物拡散層であり、
不純物濃度は１Ｅ２０〜１Ｅ２１ｃｍ-3程度となる様に
砒素を３０〜８０ｋｅＶの加速エネルギーで１Ｅ１５〜
６Ｅ１５ｃｍ-2程度のドーズ量でイオン注入することに
より所定の部分に形成される。
説明する。３０１は比抵抗５〜１０オーム程度のＰ型不
純物を含むシリコン基板である。シリコン基板表面には
１Ｅ１６〜１Ｅ１７ｃｍ-3程度のＰ型不純物を拡散して
ある。３０２は少なくとも保護回路の一部を除いて選択
的に形成された５００〜８００ｎｍ程度の膜厚の素子分
離用のシリコン酸化膜である。３０３は少なくとも保護
回路の一部に選択的に形成された２００〜５００ｎｍ程
度の膜厚の素子分離用のシリコン酸化膜である。この様
に少なくとも保護回路の一部に形成された素子分離用の
シリコン酸化膜は他の部分よりも酸化膜厚が薄く、その
ためバーズビーク量も少なくなるので素子分離幅を小さ
くすることが出来る。３０５は低濃度のＮ型不純物拡散
層であり、不純物濃度としては１Ｅ１７〜５Ｅ１９ｃｍ
-3程度となる様にゲート電極３０４を形成した後に燐イ
オンを４０〜１００ｋｅＶ程度の加速エネルギーで５Ｅ
１２ｃｍ-2〜５Ｅ１３ｃｍ-2程度のドーズ量でイオン注
入することにより形成する。３０６はシリコン酸化膜に
よりゲート電極の脇に形成されたサイドウォールスペー
サである。３０７は高濃度のＮ型不純物拡散層であり、
不純物濃度は１Ｅ２０〜１Ｅ２１ｃｍ-3程度となる様に
砒素を３０〜８０ｋｅＶの加速エネルギーで１Ｅ１５〜
６Ｅ１５ｃｍ-2程度のドーズ量でイオン注入することに
より所定の部分に形成される。
【００１４】次に本発明の第２の実施例の素子分離領域
の形成方法の例を説明する。まず表面に１Ｅ１６ｃｍ-3
程度のＰ型不純物を導入してあるシリコン基板表面に２
０〜４０ｎｍ程度のシリコン酸化膜を介して１００〜３
００ｎｍ程度のシリコン窒化膜を形成し、少なくとも保
護回路の一部を除いてパターニングを行う。次にウェッ
ト雰囲気中で酸化処理を行うことにより素子分離用のシ
リコン酸化膜を選択的に５００〜８００ｎｍ程度の膜厚
で形成する。次に前記シリコン窒化膜を剥離した後、再
度シリコン基板表面にシリコン酸化膜を介して１００〜
３００ｎｍ程度のシリコン窒化膜を形成し、今度は少な
くとも保護回路の一部にパターニングを行う。次にウェ
ット雰囲気中で酸化処理を行うことにより少なくとも保
護回路の一部に素子分離用のシリコン酸化膜を選択的に
２００〜５００ｎｍ程度の膜厚で形成する。この様にし
て素子分離領域を形成することにより少なくとも保護回
路の一部に形成された素子分離用のシリコン酸化膜は他
の部分よりも膜厚が薄く、バーズビーク量も少なくする
ことができる。又、第２の実施例の素子分離領域は次の
ような形成方法でも実現することができる。まず表面に
１Ｅ１６ｃｍ-3程度のＰ型不純物を導入してあるシリコ
ン基板表面に２０〜４０ｎｍ程度のシリコン酸化膜を介
して１００〜３００ｎｍ程度のシリコン窒化膜を形成
し、少なくとも保護回路の一部を除いてパターニングを
行う。次に第１の酸化処理を温度約１１５０℃でウェッ
ト雰囲気中で約５０分行うことにより素子分離用のシリ
コン酸化膜を選択的に約５００ｎｍ程度の膜厚で形成す
る。次に少なくとも保護回路の一部の前記シリコン窒化
膜をパターニングしてから、第２の酸化処理を温度約１
１５０℃でウェット雰囲気中で約３０分間行った後、前
記シリコン窒化膜を剥離する。以上のような方法で形成
することにより素子分離領域のシリコン酸化膜厚を、少
なくとも保護回路の一部は約４００ｎｍ、それ以外の部
分では約６００ｎｍとすることができる。また、少なく
とも保護回路の一部では内部回路などよりも素子分離用
のシリコン酸化膜のバーズビーク量も少なくすることが
できる。
の形成方法の例を説明する。まず表面に１Ｅ１６ｃｍ-3
程度のＰ型不純物を導入してあるシリコン基板表面に２
０〜４０ｎｍ程度のシリコン酸化膜を介して１００〜３
００ｎｍ程度のシリコン窒化膜を形成し、少なくとも保
護回路の一部を除いてパターニングを行う。次にウェッ
ト雰囲気中で酸化処理を行うことにより素子分離用のシ
リコン酸化膜を選択的に５００〜８００ｎｍ程度の膜厚
で形成する。次に前記シリコン窒化膜を剥離した後、再
度シリコン基板表面にシリコン酸化膜を介して１００〜
３００ｎｍ程度のシリコン窒化膜を形成し、今度は少な
くとも保護回路の一部にパターニングを行う。次にウェ
ット雰囲気中で酸化処理を行うことにより少なくとも保
護回路の一部に素子分離用のシリコン酸化膜を選択的に
２００〜５００ｎｍ程度の膜厚で形成する。この様にし
て素子分離領域を形成することにより少なくとも保護回
路の一部に形成された素子分離用のシリコン酸化膜は他
の部分よりも膜厚が薄く、バーズビーク量も少なくする
ことができる。又、第２の実施例の素子分離領域は次の
ような形成方法でも実現することができる。まず表面に
１Ｅ１６ｃｍ-3程度のＰ型不純物を導入してあるシリコ
ン基板表面に２０〜４０ｎｍ程度のシリコン酸化膜を介
して１００〜３００ｎｍ程度のシリコン窒化膜を形成
し、少なくとも保護回路の一部を除いてパターニングを
行う。次に第１の酸化処理を温度約１１５０℃でウェッ
ト雰囲気中で約５０分行うことにより素子分離用のシリ
コン酸化膜を選択的に約５００ｎｍ程度の膜厚で形成す
る。次に少なくとも保護回路の一部の前記シリコン窒化
膜をパターニングしてから、第２の酸化処理を温度約１
１５０℃でウェット雰囲気中で約３０分間行った後、前
記シリコン窒化膜を剥離する。以上のような方法で形成
することにより素子分離領域のシリコン酸化膜厚を、少
なくとも保護回路の一部は約４００ｎｍ、それ以外の部
分では約６００ｎｍとすることができる。また、少なく
とも保護回路の一部では内部回路などよりも素子分離用
のシリコン酸化膜のバーズビーク量も少なくすることが
できる。
【００１５】この様にして素子分離酸化膜を形成するこ
とにより保護回路の部分では素子分離幅が狭くなること
から寄生バイポーラトランジスタの実効的なベース幅が
小さく、また素子分離酸化膜の膜厚が薄いことからエミ
ッタとコレクタの実効的な対抗面積が大きくなるため寄
生バイポーラトランジスタの耐圧は８Ｖ程度に低下し、
ゲート膜耐圧の１０Ｖより十分に低くなるため静電気な
どの過大入力があった場合でもトランジスタを保護する
ことができる。また、この寄生バイポーラトランジスタ
は入出力部分の素子分離酸化膜の形成条件を変更するだ
けで任意の耐圧を得ることが出来る。本実施例はこの寄
生バイポーラトランジスタを利用することにより内部回
路のジャンクションリークやジャンクション容量を増大
することなく任意の耐圧を有する保護回路を形成するこ
とが可能となる。
とにより保護回路の部分では素子分離幅が狭くなること
から寄生バイポーラトランジスタの実効的なベース幅が
小さく、また素子分離酸化膜の膜厚が薄いことからエミ
ッタとコレクタの実効的な対抗面積が大きくなるため寄
生バイポーラトランジスタの耐圧は８Ｖ程度に低下し、
ゲート膜耐圧の１０Ｖより十分に低くなるため静電気な
どの過大入力があった場合でもトランジスタを保護する
ことができる。また、この寄生バイポーラトランジスタ
は入出力部分の素子分離酸化膜の形成条件を変更するだ
けで任意の耐圧を得ることが出来る。本実施例はこの寄
生バイポーラトランジスタを利用することにより内部回
路のジャンクションリークやジャンクション容量を増大
することなく任意の耐圧を有する保護回路を形成するこ
とが可能となる。
【００１６】次に本発明の第３の実施例を図４を用いて
説明する。４０１は比抵抗５〜１０オーム程度のＰ型不
純物を含むシリコン基板である。シリコン基板表面には
１Ｅ１６〜１Ｅ１７ｃｍ-3程度の濃度のＰ型不純物を導
入してある。４０２は３００〜６００ｎｍ程度の膜厚で
選択的に形成された素子分離用のシリコン酸化膜であ
る。４０３は少なくとも保護回路の一部を除いた素子分
離領域の直下に形成され、１Ｅ１７〜１Ｅ１９ｃｍ-3程
度の濃度のＰ型不純物を導入してある領域である。ここ
で少なくとも一部の保護回路の素子分離領域の直下はＰ
型不純物の濃度が５Ｅ１５〜１Ｅ１７ｃｍ-3程度と他の
部分より低くなっている。４０４は低濃度のＮ型不純物
拡散層であり、不純物濃度としては１Ｅ１７〜５Ｅ１９
ｃｍ-3程度となる様にゲート電極４０５を形成した後に
燐イオンを４０〜１００ｋｅＶ程度の加速エネルギーで
５Ｅ１２ｃｍ-2〜５Ｅ１３ｃｍ-2程度のドーズ量でイオ
ン注入することにより形成する。４０６はシリコン酸化
膜によりゲート電極の脇に形成されたサイドウォールス
ペーサである。４０７は高濃度のＮ型不純物拡散層であ
り、不純物濃度は１Ｅ２０〜１Ｅ２１ｃｍ-3程度となる
様に砒素を３０〜８０ｋｅＶの加速エネルギーで１Ｅ１
５〜６Ｅ１５ｃｍ-2程度のドーズ量でイオン注入するこ
とにより所定の部分に形成される。
説明する。４０１は比抵抗５〜１０オーム程度のＰ型不
純物を含むシリコン基板である。シリコン基板表面には
１Ｅ１６〜１Ｅ１７ｃｍ-3程度の濃度のＰ型不純物を導
入してある。４０２は３００〜６００ｎｍ程度の膜厚で
選択的に形成された素子分離用のシリコン酸化膜であ
る。４０３は少なくとも保護回路の一部を除いた素子分
離領域の直下に形成され、１Ｅ１７〜１Ｅ１９ｃｍ-3程
度の濃度のＰ型不純物を導入してある領域である。ここ
で少なくとも一部の保護回路の素子分離領域の直下はＰ
型不純物の濃度が５Ｅ１５〜１Ｅ１７ｃｍ-3程度と他の
部分より低くなっている。４０４は低濃度のＮ型不純物
拡散層であり、不純物濃度としては１Ｅ１７〜５Ｅ１９
ｃｍ-3程度となる様にゲート電極４０５を形成した後に
燐イオンを４０〜１００ｋｅＶ程度の加速エネルギーで
５Ｅ１２ｃｍ-2〜５Ｅ１３ｃｍ-2程度のドーズ量でイオ
ン注入することにより形成する。４０６はシリコン酸化
膜によりゲート電極の脇に形成されたサイドウォールス
ペーサである。４０７は高濃度のＮ型不純物拡散層であ
り、不純物濃度は１Ｅ２０〜１Ｅ２１ｃｍ-3程度となる
様に砒素を３０〜８０ｋｅＶの加速エネルギーで１Ｅ１
５〜６Ｅ１５ｃｍ-2程度のドーズ量でイオン注入するこ
とにより所定の部分に形成される。
【００１７】ここで少なくとも一部の保護回路以外の部
分ではＰ型不純物の濃度を十分上げてあるため素子分離
が可能であるが、少なくとも一部の保護回路の部分では
素子分離酸化膜の下部のＰ型不純物の濃度が低いために
十分に素子分離をする事ができなくなるため、一部の保
護回路では耐圧が約８Ｖに低下するためゲート膜の耐圧
１０Ｖより十分に低くなるため静電気などによる過大入
力があってもトランジスタを保護することができる。本
実施例ではこの素子分離構造を保護回路に使用すること
により内部回路のジャンクションリークやジャンクショ
ン容量を増大することなく低い耐圧を有する保護回路を
工程数を増加する事なく形成することが可能となる。
分ではＰ型不純物の濃度を十分上げてあるため素子分離
が可能であるが、少なくとも一部の保護回路の部分では
素子分離酸化膜の下部のＰ型不純物の濃度が低いために
十分に素子分離をする事ができなくなるため、一部の保
護回路では耐圧が約８Ｖに低下するためゲート膜の耐圧
１０Ｖより十分に低くなるため静電気などによる過大入
力があってもトランジスタを保護することができる。本
実施例ではこの素子分離構造を保護回路に使用すること
により内部回路のジャンクションリークやジャンクショ
ン容量を増大することなく低い耐圧を有する保護回路を
工程数を増加する事なく形成することが可能となる。
【００１８】次に本発明の第１の実施例で説明した寄生
バイポーラトランジスタを保護回路に適用した例を図５
の回路図を用いて説明する。５０１、５０２は外部から
の接続を行なうボンディングパッドであり、５０１は入
力端子、５０２は出力端子である。５０３、５０４はＰ
チャネルトランジスタ、５０５、５０６はＮチャネルト
ランジスタであり、それぞれインバータを構成してい
る。５０７、５０８は本発明の第１の実施例を適用して
耐圧を低下させた寄生バイポーラトランジスタである。
このようにして本発明を保護回路に使用することによ
り、外部から静電気などによる過大入力があったとして
も内部回路を保護することができる。
バイポーラトランジスタを保護回路に適用した例を図５
の回路図を用いて説明する。５０１、５０２は外部から
の接続を行なうボンディングパッドであり、５０１は入
力端子、５０２は出力端子である。５０３、５０４はＰ
チャネルトランジスタ、５０５、５０６はＮチャネルト
ランジスタであり、それぞれインバータを構成してい
る。５０７、５０８は本発明の第１の実施例を適用して
耐圧を低下させた寄生バイポーラトランジスタである。
このようにして本発明を保護回路に使用することによ
り、外部から静電気などによる過大入力があったとして
も内部回路を保護することができる。
【００１９】次に本発明の第１の実施例で説明した寄生
バイポーラトランジスタをＣＭＯＳを用いた半導体装置
の電源間に使用した例を説明する。図６は本発明を電源
間に適用した回路図の例である。６０１、６０２は外部
からの接続を行なうボンディングパッドである。６０３
と６０４はＰチャネルトランジスタ、６０５と６０６は
Ｎチャネルトランジスタであり各々インバータを形成し
ている。６０７は本発明の第１の実施例を適用して耐圧
を低下させた寄生バイポーラトランジスタである。６０
８はＶＤＤ端子、６０９はＶＳＳ端子である。このよう
にして本発明を電源間に使用することにより、電源間に
静電気などの過大な入力があった場合でも低耐圧の寄生
バイポーラトランジスタを介して電荷を逃がすことがで
きるため内部回路を保護することができる。また、図７
は本発明を電源間に適用した断面図の例である。７０１
はＰ型不純物を導入した半導体基板で表面はＰウェルで
あり、７０２はＮ型不純物を導入したＮウェルである。
７０３は素子分離用のシリコン酸化膜、７０４はゲート
電極、７０５は低濃度のＰ型不純物拡散領域、７０６は
低濃度のＮ型不純物拡散領域、７０７はゲート電極脇に
形成されたサイドウォール、７０８は高濃度のＰ型不純
物拡散領域、７０９は深さが１００〜２００ｎｍ程度の
高濃度のＮ型不純物拡散領域、７１０は深さが２００〜
４００ｎｍ程度の高濃度のＮ型不純物拡散領域である。
Ｎウェルの端部の少なくとも一部分に形成された高濃度
のＮ型不純物拡散領域はＶＤＤに接続されていて、Ｐウ
ェル内の少なくとも一部分に形成された高濃度のＰ型不
純物拡散領域はＶＳＳに接続されている。このようにし
て本発明の寄生バイポーラトランジスタを電源間に適用
することにより、電源間に静電気などの過大な入力があ
った場合でも内部回路を保護することが出来る。
バイポーラトランジスタをＣＭＯＳを用いた半導体装置
の電源間に使用した例を説明する。図６は本発明を電源
間に適用した回路図の例である。６０１、６０２は外部
からの接続を行なうボンディングパッドである。６０３
と６０４はＰチャネルトランジスタ、６０５と６０６は
Ｎチャネルトランジスタであり各々インバータを形成し
ている。６０７は本発明の第１の実施例を適用して耐圧
を低下させた寄生バイポーラトランジスタである。６０
８はＶＤＤ端子、６０９はＶＳＳ端子である。このよう
にして本発明を電源間に使用することにより、電源間に
静電気などの過大な入力があった場合でも低耐圧の寄生
バイポーラトランジスタを介して電荷を逃がすことがで
きるため内部回路を保護することができる。また、図７
は本発明を電源間に適用した断面図の例である。７０１
はＰ型不純物を導入した半導体基板で表面はＰウェルで
あり、７０２はＮ型不純物を導入したＮウェルである。
７０３は素子分離用のシリコン酸化膜、７０４はゲート
電極、７０５は低濃度のＰ型不純物拡散領域、７０６は
低濃度のＮ型不純物拡散領域、７０７はゲート電極脇に
形成されたサイドウォール、７０８は高濃度のＰ型不純
物拡散領域、７０９は深さが１００〜２００ｎｍ程度の
高濃度のＮ型不純物拡散領域、７１０は深さが２００〜
４００ｎｍ程度の高濃度のＮ型不純物拡散領域である。
Ｎウェルの端部の少なくとも一部分に形成された高濃度
のＮ型不純物拡散領域はＶＤＤに接続されていて、Ｐウ
ェル内の少なくとも一部分に形成された高濃度のＰ型不
純物拡散領域はＶＳＳに接続されている。このようにし
て本発明の寄生バイポーラトランジスタを電源間に適用
することにより、電源間に静電気などの過大な入力があ
った場合でも内部回路を保護することが出来る。
【００２０】
【発明の効果】本発明の半導体装置及び半導体装置の製
造方法に依れば内部回路のジャンクションリークやジャ
ンクション容量を増大させる事なく保護回路の耐圧を任
意に低下させることができるので、外部からの過大な静
電気などによるサージ入力や製造途中で発生する静電気
に対して高い信頼性を有する半導体装置を消費電流や遅
延時間を増大することなく実現する事ができる。
造方法に依れば内部回路のジャンクションリークやジャ
ンクション容量を増大させる事なく保護回路の耐圧を任
意に低下させることができるので、外部からの過大な静
電気などによるサージ入力や製造途中で発生する静電気
に対して高い信頼性を有する半導体装置を消費電流や遅
延時間を増大することなく実現する事ができる。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第１の実施例の製造方法の主要工程に
おける断面図である。
おける断面図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】本発明の第３の実施例を示す断面図である。
【図５】本発明のひとつの例を示す回路図である。
【図６】本発明のひとつの例を示す回路図である。
【図７】本発明のひとつの例を示す断面図である。
【図８】本発明の寄生バイポーラトランジスタの耐圧を
示す線図である。
示す線図である。
１０１、２０１、３０１、４０１、７０１・・・シリコ
ン基板 １０２、２０２、３０２、３０３、４０２、７０３・・
・素子分離酸化膜 １０３、２０４、３０５、４０４、７０５・・・低濃度
Ｎ型不純物拡散層 １０４、２０３、３０４、４０５、７０４・・・ゲート
電極 １０５、２０５、３０６、４０６、７０７・・・サイド
ウォール １０６、１０７、２０７、２０９、３０７、４０７、７
０９、７１０・・・高濃度Ｎ型不純物拡散層 ２０６、２０８・・・フォトレジスト ４０３、７０６・・・低濃度Ｐ型不純物拡散領域 ７０８・・・高濃度Ｐ型不純物拡散領域 ５０１、５０２、６０１、６０２・・・ボンディングパ
ッド ５０３、５０４、６０３、６０４・・・Ｐチャネルトラ
ンジスタ ５０５、５０６、６０５、６０６・・・Ｎチャネルトラ
ンジスタ ５０７、５０８、６０７・・・寄生バイポーラトランジ
スタ ７０２・・・Ｎウェル ６０８・・・ＶＤＤ ６０９・・・ＶＳＳ
ン基板 １０２、２０２、３０２、３０３、４０２、７０３・・
・素子分離酸化膜 １０３、２０４、３０５、４０４、７０５・・・低濃度
Ｎ型不純物拡散層 １０４、２０３、３０４、４０５、７０４・・・ゲート
電極 １０５、２０５、３０６、４０６、７０７・・・サイド
ウォール １０６、１０７、２０７、２０９、３０７、４０７、７
０９、７１０・・・高濃度Ｎ型不純物拡散層 ２０６、２０８・・・フォトレジスト ４０３、７０６・・・低濃度Ｐ型不純物拡散領域 ７０８・・・高濃度Ｐ型不純物拡散領域 ５０１、５０２、６０１、６０２・・・ボンディングパ
ッド ５０３、５０４、６０３、６０４・・・Ｐチャネルトラ
ンジスタ ５０５、５０６、６０５、６０６・・・Ｎチャネルトラ
ンジスタ ５０７、５０８、６０７・・・寄生バイポーラトランジ
スタ ７０２・・・Ｎウェル ６０８・・・ＶＤＤ ６０９・・・ＶＳＳ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ 8427−4Ｍ
Claims (5)
- 【請求項１】第１導電型トランジスタと、過大入力から
内部トランジスタを保護するための保護回路を少なくと
も有した半導体装置において、保護回路の少なくとも一
部分の第１導電型の高濃度の不純物拡散層の深さが、保
護回路以外の第１導電型の高濃度の不純物拡散層の深さ
より深く形成されていることを特徴とする半導体装置。 - 【請求項２】第１導電型トランジスタと、過大入力から
内部トランジスタを保護するための保護回路を少なくと
も有した半導体装置において、第１導電型の半導体基板
に選択的に素子分離用酸化膜を形成する工程と、第２導
電型の不純物をイオン注入することにより第１の深さの
第２導電型高濃度不純物拡散層を少なくとも保護回路の
一部を除いた部分に形成する工程と、保護回路の少なく
とも一部分に第２導電型の不純物をイオン注入すること
により第１の深さよりも深い第２の深さの第２導電型高
濃度不純物拡散層を形成する工程を少なくとも含むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】請求項２記載の半導体装置の製造方法にお
いて、少なくとも保護回路の一部を除いた部分に第２導
電型高濃度不純物拡散層を形成する際に砒素をイオン注
入し、保護回路の少なくとも一部分に第２導電型高濃度
不純物拡散層を形成する際に燐をイオン注入することを
特徴とする半導体装置の製造方法。 - 【請求項４】第１導電型トランジスタと、過大入力から
内部トランジスタを保護するための保護回路を少なくと
も有した半導体装置において、保護回路の少なくとも一
部分の素子分離用酸化膜の膜厚が保護回路以外の素子分
離用酸化膜の膜厚より薄いことを特徴とする半導体装
置。 - 【請求項５】第１導電型トランジスタと、過大入力から
内部トランジスタを保護するための保護回路を少なくと
も有した半導体装置において、保護回路の少なくとも一
部分の素子分離用酸化膜の直下の不純物濃度が保護回路
以外の素子分離用酸化膜の直下の不純物の濃度よりも低
いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3364293A JPH06252338A (ja) | 1993-02-23 | 1993-02-23 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3364293A JPH06252338A (ja) | 1993-02-23 | 1993-02-23 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252338A true JPH06252338A (ja) | 1994-09-09 |
Family
ID=12392106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3364293A Pending JPH06252338A (ja) | 1993-02-23 | 1993-02-23 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252338A (ja) |
-
1993
- 1993-02-23 JP JP3364293A patent/JPH06252338A/ja active Pending
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