CN100527419C - 静电放电保护设备及其制造方法 - Google Patents

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Abstract

提供了一种ESD保护设备及其制造方法。该ESD保护设备包括第一和第二器件隔离层、第一和第二高浓度第二导电类型杂质区、高浓度第一导电类型杂质区、以及低浓度第一导电类型杂质区。在第一导电类型的半导体衬底上的场区中形成该第一和第二器件隔离层。第一和第二高浓度第二导电类型杂质区形成在第一导电类型半导体衬底上。高浓度第一导电类型杂质区形成在位于第二高浓度第二导电类型杂质区的一侧上的部分第一半导体衬底上。低浓度第一导电类型杂质区形成在位于第一高浓度第二导电类型杂质区的下部的部分半导体衬底中。

Description

静电放电保护设备及其制造方法
技术领域
本发明涉及静电放电(ESD)保护设备及其制造方法。
背景技术
通常，当由于摩擦和感应而带有静电的用户接触电子元件时发生ESD。同样，集成电路(IC)，特别是包括金属氧化物半导体(MOS)晶体管的IC易受ESD的损坏。ESD电荷可传输到输入/输出焊盘、电源引脚或其他IC焊盘，导致对半导体结、介质、互连部件或IC的元件的致命损坏。
对于在尺寸上减小而在集成度上提高的现有技术半导体器件，ESD保护设备用于保护对ESD敏感的组件。这里，ESD保护设备使用栅接地的NMOS(GGNMOS)，其使用MOS晶体管的横向寄生双极特性。
即，具有GGNMOS结构的现有技术ESD保护设备用于使用MOS晶体管的横向寄生双极特性来旁路静电。
具有GGNMOS结构的现有技术ESD保护设备对于对漏电流不敏感的数字输入/输出(I/O)器件而言相当高效。然而，由于这种具有GGNMOS结构的ESD保护设备具有高的漏电流，在ESD保护设备用于对于漏电流相对敏感的模拟I/O设备的情况下，在电路设计中不期望地产生了许多限制。
特别地，由于器件的尺寸变得越来越小，GGNMOS结构具有更高的漏电流，由于栅绝缘层的厚度的减小、P型半导体衬底的P型杂质浓度的增加、轻掺杂的漏(LDD)浓度的增加等。由于此原因，对于微小的电流变化相对敏感的模拟I/O设备具有在保护器件不受ESD影响方面的限制。
同样，由于栅电极对具有GGNMOS结构的现有技术来说是至关重要的，难以减小尺寸。
因此，使用没有栅电极的场晶体管的ESD保护设备受到关注。
场晶体管可以期望地减小漏电流，因为它没有栅电极。
同样，场晶体管不产生栅引导的阻挡降低(GIBL)效应，并因此获得相对高的ESD触发电压。
然而，现有技术场晶体管具有高的击穿电压，这使得其难以保护内部组件不受ESD影响。因此，现有技术场晶体管不适于ESD保护设备。
发明内容
因此，本发明涉及ESD保护设备及其制造方法，其基本上避免了由于现有技术的限制和不利所导致的一个或多个问题。
本发明的一个目标是提供ESD保护设备，其通过施加额外的杂质离子注入工序来允许场晶体管具有低的击穿电压，并具有不包括栅电极的场晶体管结构，与GGNMOS不同，因此使得漏电流减小，并因此保护内部元件，以及制造其的方法。
本发明的额外优势、目标和特性将部分地在随后的部分中阐述，部分对于本领域普通技术人员来说，在审查下文时是显而易见的，或者可以从本发明的实践中学习。可以在文本的说明及其权利要求以及附图中所具体指出的结构来实现并获得本发明的目标和优势。
为了获得这些目标和其他优势，并与本发明的目标相一致，提供了一种静电放电(ESD)保护设备，包括：在第一导电类型的半导体衬底上的场区中形成的第一和第二器件隔离层；第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区，由第一器件隔离层所隔离并形成在第一导电类型半导体衬底上；第三浓度第一导电类型杂质区，由第二器件隔离层所隔离，并形成在位于第二浓度第二导电类型杂质区的一侧上的部分第一导电类型半导体衬底上；以及第四浓度第一导电类型杂质区，在位于第一浓度第二导电类型杂质区的下部的部分第一导电类型半导体衬底中形成，以降低击穿电压，其中第四浓度第一导电类型杂质区具有比第一导电类型半导体衬底高的浓度，且该第四浓度第一导电类型杂质区具有比第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区低的浓度，其中所述第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区具有相同的浓度。
在本发明的另一方面，提供了一种制造ESD保护设备的方法，该方法包括：在第一导电类型半导体衬底的场区中形成第一器件隔离层和第二器件隔离层；在第一导电类型半导体衬底中形成第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区，使得第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区由第一器件隔离层所隔离；在位于第二浓度第二导电类型杂质区的一侧上的部分第一导电类型半导体衬底中形成第三浓度第一导电类型杂质区，使得第三浓度第一导电类型杂质区由第二器件隔离层所隔离；以及在位于第一浓度第二导电类型杂质区的下部的部分半导体衬底中形成第四浓度第一导电类型杂质区，以降低击穿电压，其中第四浓度第一导电类型杂质区具有比第一导电类型半导体衬底高的浓度，且该第四浓度第一导电类型杂质区具有比第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区低的浓度，其中所述第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区具有相同的浓度。
应理解，本发明的上述概括描述和下面详细描述是示例性的和说明性的，并且旨在提供如所要求的本发明的进一步解释。
附图说明
附图，包括以提供本发明的进一步理解并合并在此并构成本申请一部分，说明了本发明的实施例，并连同说明书一起用于解释本发明的原理。在附图中：
图1是根据本发明的实施例的ESD保护设备的截面图；以及
图2至7是根据本发明的实施例说明ESD保护设备的制造工序的截面图。
具体实施方式
现在将详细参照本发明的优选实施例，在附图中说明了其实例。
现在将详细参照附图说明根据本发明的实施例的ESD保护设备及其制造方法。
图1是根据本发明的实施例的ESD保护设备的截面图。
尽管在本实施例中示例性地描述了ESD保护设备使用P型半导体衬底，本发明不限制于此。
同样，尽管在本实施例中示例性地说明ESD保护设备使用场晶体管，本发明不限制于此。
参照图1，根据本发明的实施例的ESD保护设备包括P型半导体衬底30，在其中限定有源区和场区，以及场区中的多个器件隔离层。可以通过在P型半导体衬底30的场区中形成浅沟槽，并使用绝缘材料填充沟槽以形成浅沟槽隔离层，来形成器件隔离层32。
在位于有源区中的P型半导体衬底30的表面部分中，通过高浓度N型杂质离子注入形成第一高浓度N型杂质区36a和第二高浓度N型杂质区36b。可在位于第二高浓度N型杂质区36b的一侧上的部分P型半导体衬底30中形成高浓度P型杂质区37。第一和第二高浓度N型杂质区36a和36b，以及高浓度P型杂质区37通过器件隔离层32彼此隔离。
这里，第一高浓度N型杂质区36a用作漏区，以及第二高浓度N型杂质区36b用作源区。
P型半导体衬底30具有1 x 1016-1 x 1017原子/cm3的浓度，使得将在下面描述的低浓度P型杂质区31可控制击穿电压，而没有漏电流。
同样，每个第一和第二高浓度N型杂质区36a和36b具有1 x 1020-1 x 1022原子/cm3的浓度，以允许低浓度P型杂质区31控制击穿电压，而没有漏电流。
可在位于第一高浓度N型杂质区36a之下的部分P型半导体衬底30中形成用于降低击穿电压的低浓度P型杂质区31。
低浓度P型杂质区31可具有1 x 1017-1 x 1019原子/cm3的浓度。
即，低浓度P型杂质区31的浓度比P型半导体衬底30高，并且比第一和第二高浓度N型杂质区36a和36b低。即，低浓度P型杂质区31可控制击穿电压，而没有漏电流。
如果低浓度P型杂质区31具有小于P型半导体衬底30的浓度，其不能用作掺杂区。
同样，如果低浓度P型杂质区31具有大于第一和第二高浓度N型杂质区36a和36b的浓度，漏电流显著地增加。
可以在高浓度N型杂质区36a和36b和以上述方式形成的高浓度P型杂质区37的表面上形成硅化物层40。
可以在具有上述结构的衬底的整个表面上形成层间绝缘层38。在层间绝缘层38中形成接触孔，使得露出高浓度N型杂质区36a和36b和高浓度P型杂质区37上的部分硅化物层40。
分别在接触孔中形成多个接触插塞39，以电连接到高浓度N型杂质区36a和36b和高浓度P型杂质区37上的硅化物层40。形成多个金属线41以连接到接触插塞39。
下面将描述制造具有上述结构的ESD保护设备的方法。
图2至7是根据本发明的实施例说明ESD保护设备的制造工序的截面图。
参照图2，在P型半导体衬底30上限定有源区和场区。并将场区蚀刻至预设深度，以形成浅沟槽。使用例如氧化物层的绝缘层来填充该沟槽，并执行化学机械抛光(CMP)工序来形成多个器件隔离层32，使得绝缘层保留在沟槽内。半导体衬底30不限制于P型半导体衬底30。
参照图3，可以通过在半导体衬底30的整个表面上淀积第一光敏层42、使用曝光和显影工序构图第一光敏层42、以及使用所构图的第一光敏层42作为掩模，将高浓度N型杂质离子注入有源区，来形成第一和第二高浓度N型杂质区36a和36b。
这样，可以使用例如具有1015原子/cm2或更大的浓度以及50KeV或更小的离子注入能量的如P和AS的N型杂质离子，来执行注入高浓度N型杂质离子的工序。因此，每一个第一和第二高浓度N型杂质区36a和36b可具有1 x 1020-1 x 1022原子/cm3的浓度，其允许低浓度P型杂质区31能够控制击穿电压，而没有漏电流。
参照图4，在除去第一光敏层42之后，在半导体衬底30的整个表面上淀积第二光敏层43，使用曝光和显影工序来构图第二光敏层43。
接下来，通过使用所构图的第二光敏层43作为掩模，将高浓度P型杂质离子注入有源区来形成高浓度P型杂质区37。
这样，可以通过使用20KeV或更小的离子注入能量注入例如具有1015原子/cm2或更大的浓度的B的P型杂质离子，来执行高浓度P型杂质离子的注入工序。
参照图5，在除去第二光敏层43之后，在半导体衬底30的整个表面上淀积第三光敏层44，使用曝光和显影工序来构图第三光敏层44。
接下来，通过使用所构图的第三光敏层44作为掩模，将P型杂质离子注入第一高浓度N型杂质区36a的下部，来形成低浓度P型杂质区31，以控制场晶体管的击穿电压。
这样，可以通过使用60-100KeV的离子注入能量注入例如具有3 x 1013-7 x 1013原子/cm3的浓度的B的P型杂质离子，来执行高浓度P型杂质离子的注入工序。因此，用于控制击穿电压的低浓度P型杂质区31可具有1 x 1017-1 x 1019原子/cm3的浓度。
即，低浓度P型杂质区31的浓度比P型半导体衬底30高，并且比第一和第二高浓度N型杂质区36a和36b低，以控制击穿电压，而没有漏电流。
参照图6，在除去第三光刻胶层44之后，执行硅化工序以在第一和第二高浓度N型杂质区36a和36b以及高浓度P型杂质区37上形成硅化物层40，并且在包括硅化物层40的衬底的整个表面上形成层间绝缘层38。
这样，在硅化工序期间，在半导体衬底30的整个表面上淀积并退火具有高熔点的金属(未示出)，在其中具有高熔点的金属接触半导体衬底30的表面上形成硅化物层40，并除去所淀积金属的未接触部分。
参照图7，在层间绝缘层38中形成接触孔，以露出在第一和第二高浓度N型杂质区36a和36b以及高浓度P型杂质区37的表面上形成的硅化物层40。在每个接触孔中形成接触插塞39。形成金属线41以连接到接触插塞39。
上述ESD保护设备及其制造方法提供下面的效果。
即，使用场晶体管形成ESD保护设备，而没有栅电极，并通过注入杂质离子而降低场晶体管的高击穿电压。因此，可以提供具有低击穿电压和低漏电流的ESD保护设备。
同样，根据本发明，漏电流减小，因此用于对电流变化敏感的模拟输入/输出设备的ESD设备。
对于本领域技术人员来说，很明显可以在本发明中做出各种改进和变化。因此，本发明旨在包括本发明的这些改进和变化，只要它们落入所附权利要求及其等效的范围之内。

Claims (17)

1.一种ESD(静电放电)保护设备，包括：
第一和第二器件隔离层，在第一导电类型半导体衬底上的场区中形成；
第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区，由第一器件隔离层所隔离，并形成在第一导电类型半导体衬底中；
第三浓度第一导电类型杂质区，由第二器件隔离层所隔离，并形成在位于第二浓度第二导电类型杂质区的一侧上的部分第一导电类型半导体衬底上；以及
第四浓度第一导电类型杂质区，形成在位于第一浓度第二导电类型杂质区的下部的部分第一导电类型半导体衬底中，以降低击穿电压；
其中所述第四浓度第一导电类型杂质区具有比第一导电类型半导体衬底高的浓度，且该第四浓度第一导电类型杂质区具有比第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区低的浓度，
其中所述第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区具有相同的浓度。
2.如权利要求1所述的ESD保护设备，还包括：
硅化物层，形成在第一浓度第二导电类型杂质区、第二浓度第二导电类型杂质区以及第三浓度第一导电类型杂质区的表面上；
层间绝缘层，在硅化物层上并形成在第一导电类型半导体衬底的整个表面上，其中在层间绝缘层中形成接触孔；
接触插塞，形成在接触孔中；以及
金属线，形成为连接到接触插塞。
3.如权利要求1所述的ESD保护设备，其中第四浓度第一导电类型杂质区具有1x1017-1x1019原子/cm3的浓度。
4.如权利要求1所述的ESD保护设备，其中第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区具有1x1020-1x1022原子/cm3的浓度。
5.如权利要求1所述的ESD保护设备，其中第一导电类型半导体衬底具有1x1016-1x1017原子/cm3的浓度。
6.如权利要求1所述的ESD保护设备，其中ESD保护设备包括场晶体管。
7.如权利要求1所述的ESD保护设备，其中第一浓度第二导电类型杂质区是漏区，以及第二浓度第二导电类型杂质区是源区。
8.一种制造ESD保护设备的方法，该方法包括：
在第一导电类型半导体衬底的场区中形成第一器件隔离层和第二器件隔离层；
在第一导电类型半导体衬底中形成第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区，使得第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区由第一器件隔离层所隔离；
在位于第二浓度第二导电类型杂质区的一侧上的部分第一导电类型半导体衬底中形成第三浓度第一导电类型杂质区，使得第三浓度第一导电类型杂质区由第二器件隔离层所隔离；以及
在位于第一浓度第二导电类型杂质区的下部的部分第一导电类型半导体衬底中形成第四浓度第一导电类型杂质区，以降低击穿电压；
其中所述第四浓度第一导电类型杂质区具有比第一导电类型半导体衬底高的浓度，且该第四浓度第一导电类型杂质区具有比第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区低的浓度，
其中所述第一浓度第二导电类型杂质区和第二浓度第二导电类型杂质区具有相同的浓度。
9.如权利要求8所述的方法，还包括：
在第一浓度第二导电类型杂质区、第二浓度第二导电类型杂质区以及第三浓度第一导电类型杂质区的表面上形成硅化物层；
在第一导电类型半导
体衬底的整个表面上在硅化物层上形成层间绝缘层，其中在层间绝缘层中形成接触孔；
在接触孔中形成接触插塞；以及
形成金属线，以连接到接触插塞。
10.如权利要求8所述的方法，其中通过注入具有1015原子/cm2或更大的浓度以及50KeV或更小的离子注入能量的N型杂质离子，来形成第一和第二浓度第二导电类型杂质区。
11.如权利要求8所述的方法，其中第一和第二浓度第二导电类型杂质区形成为具有1x1020-1x1022原子/cm3的浓度。
12.如权利要求8所述的方法，其中通过注入具有1015原子/cm2或更大的浓度以及20KeV或更小的离子注入能量的P型杂质离子，来形成第三浓度第一导电类型杂质区。
13.如权利要求8所述的方法，其中通过注入具有3x1013-7x1013原子/cm3的浓度的P型杂质离子来形成第四浓度第一导电类型杂质区。
14.如权利要求8所述的方法，其中第四浓度第一导电类型杂质区形成为具有1x1017-1x1019原子/cm3的浓度。
15.如权利要求13所述的方法，其中P型杂质离子包括硼。
16.如权利要求8所述的方法，其中通过以60-100KeV的能量注入P型杂质离子来形成第四浓度第一导电类型杂质区。
17.如权利要求8所述的方法，其中第一导电类型半导体衬底形成为具有1x1016-1x1017原子/cm3的浓度。
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