JP2003209059A - エピタキシャルシリコン単結晶ウェーハ並びにその製造方法 - Google Patents

エピタキシャルシリコン単結晶ウェーハ並びにその製造方法

Info

Publication number
JP2003209059A
JP2003209059A JP2002007094A JP2002007094A JP2003209059A JP 2003209059 A JP2003209059 A JP 2003209059A JP 2002007094 A JP2002007094 A JP 2002007094A JP 2002007094 A JP2002007094 A JP 2002007094A JP 2003209059 A JP2003209059 A JP 2003209059A
Authority
JP
Japan
Prior art keywords
single crystal
silicon single
crystal wafer
epitaxial
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002007094A
Other languages
English (en)
Other versions
JP4165073B2 (ja
Inventor
Hideki Tsuya
英樹 津屋
Masaharu Ninomiya
正晴 二宮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumitomo Mitsubishi Silicon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Mitsubishi Silicon Corp filed Critical Sumitomo Mitsubishi Silicon Corp
Priority to JP2002007094A priority Critical patent/JP4165073B2/ja
Publication of JP2003209059A publication Critical patent/JP2003209059A/ja
Application granted granted Critical
Publication of JP4165073B2 publication Critical patent/JP4165073B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

(57)【要約】 【課題】 本発明は、高濃度にボロンドープされたシリ
コン単結晶ウェーハであって、該ウェーハを基板に用い
てエピタキシャル成長されたミスフィット転位の発生し
ない低濃度のボロンドープシリコン単結晶エピタキシャ
ルウェーハを提供する。 【解決手段】 高濃度ボロンドープシリコン単結晶ウェ
ーハであって、該ウェーハ表面及びその近傍にゲルマニ
ウムがドープされたウェーハを、該ウェーハの表面に低
濃度ボロンドープのエピタキシャル層が形成されたエピ
タキシャルウェーハとすることにより解決できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、エピタキシャル
層とその基板の格子定数が著しく異なる場合、その界面
に発生するミスフィット転位を抑制したエピタキシャル
シリコン単結晶ウェーハとその製造方法に関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴはプレーナ構造から
ゲートを基板に埋め込んだＵ溝構造となり、さらに微細
化による低オン抵抗化が進められている。パワーＭＯＳ
ＦＥＴのオン抵抗はチャネル抵抗値とエピタキシャル層
の抵抗値と基板の抵抗値の和で表されるので、オン抵抗
を低下させるためには、個々の抵抗値を低下させればよ
いことになる。
【０００３】チャネル抵抗値の低抵抗化は微細化で対応
が進められている。またエピタキシャル層の低抵抗化に
はエピタキシャル層を薄くするか、またはエピタキシャ
ル層を高濃度化すればよいが、その場合にはソースドレ
イン間の耐圧が劣化するという問題が生じる。さらに基
板の低抵抗化には基板を薄くするか、高濃度化にすれば
よいことになるが、基板を薄くすると、機械的強度が弱
くなってしまう。従って基板を高濃度化することがカギ
になる。しかし、エピタキシャル層の濃度を下げずに、
基板を高濃度化すると、格子定数の差が著しくなり、そ
の界面にミスフィット転位が発生するという問題が生じ
る。
【０００４】図１はｐ/ｐ+エピタキシャルウェーハにお
けるミスフィット転位発生のエピタキシャル膜厚と基板
比抵抗の関係を示したものである（ 超LSIプロセス制御
工学：津屋英樹：丸善、P.166,1995 ）。基板の比抵抗
が２〜３ｍΩ・ｃｍの場合、エピ膜厚が１μｍでもミス
フィット転位が発生する。このときのエピタキシャル層
の比抵抗は０．５Ω・ｃｍである。
【０００５】近い将来要求されているパワーＭＯＳＦＥ
Ｔはいっそうのオン抵抗を低下させるために、基板の比
抵抗が２〜３ｍΩ・ｃｍ、エピタキシャル層の膜厚が３
〜１０μｍ、比抵抗０．５〜１Ω・ｃｍ程度のものが求
められている。
【０００６】
【発明が解決しようとする課題】本発明はこのような問
題点に鑑みてなされたもので、ミスフィット転位の発生
しない高濃度のボロンドープシリコン単結晶ウェーハと
低濃度のボロンドープエピタキシャル層からなるエピタ
キシャルシリコン単結晶ウェーハ、及び該エピタキシャ
ルシリコン単結晶ウェーハを高い生産性で製造し供給す
ることを主たる目的とする。
【０００７】
【課題を解決するための手段】比較的低濃度のボロンを
ドープしたエピタキシャル層とボロンを高濃度にドープ
したウェーハの界面に発生するミスフィット転位を定量
的に考察してみる。シリコン単結晶の (100) 面に平行
な格子定数は、ボロン濃度が５×１０16ａｔｍｓ／ｃｍ
3 程度の比較的低濃度の場合には５．４３１Åとほぼ一
定である。しかし、ボロンを５×１０19ａｔｍｓ／ｃｍ
3 （２ｍΩ・ｃｍに相当）ドープした場合の格子定数は
５．４２９Åと小さくなる。これはボロンの共有結合半
径が０．９８Åで、シリコンの共有結合半径１．１７Å
よりも小さいからである。
【０００８】いま基板の格子定数をＡｓ、エピタキシャ
ル層の格子定数をＡｅとすると、格子定数のミスマッチ
によって生じる歪εは(1)式で与えられる。 ε＝│Ａs-Ａe│/Ａs ・・・ (1) (1)式でボロン濃度が５×１０16ａｔｍｓ／ｃｍ3 程度
の比較的低濃度の場合の格子定数５．４３１Åと、ボロ
ンを５×１０19ａｔｍｓ／ｃｍ3ドープした場合の格子
定数５．４２９Åを計算すると、この場合は歪εは３．
７×１０-4となる。
【０００９】エピタキシャルウェーハの界面に歪が生じ
る場合、エピタキシャル膜厚が一定の値を超えると、ミ
スフィット転位が発生する。この値を臨界膜厚といい、
ｔcで表す。ｔcとεの間には理論的に(2)式の関係があ
る。（ J.H.van der Merwe:J.Appl.Phys.,34,123(196
3).） ｌnε＋ｌn２π/ｅ（１−ν）＋４π（１−ν）2 εｔc/（１−２ν）Ａs ＝ ０ ・・・ (2) ポアソン比ν＝０．３を用いて（２）式から臨界膜厚ｔ
cを計算すると、０．６５μｍとなる。この値は図１で
示した通りである。つまり２ｍΩ・ｃｍの基板に０．５
Ω・ｃｍのエピタキシャル層を５μｍ成長させると、原
理的にミスフィット転位が発生することは避けられな
い。
【００１０】本発明はミスフィット転位の発生しないエ
ピタキシャルウェーハとその製造方法を提供するもので
ある。ボロンの共有結合半径はシリコンと比べて小さい
ので、本発明ではシリコンよりも共有結合半径が大き
く、かつ原子価がシリコンに等しい４価のゲルマニウム
をウェーハ表面及びその近傍に供給し、ボロンによって
生じる歪を補償するすることを特徴とする。なお、ゲル
マニウムの共有結合半径は１．２２Åである。
【００１１】シリコンとゲルマニウムは全律固溶であ
り、もしゲルマニウムが１００％シリコンにおき換わる
と、歪量は４％に達することが知られている。ボロンを
５×１０19ａｔｍｓ／ｃｍ3 ドープしたウェーハにボロ
ンを５×１０16ａｔｍｓ／ｃｍ 3 ドープしたエピタキシ
ャル層を成長するときに生じる歪３．７×１０-4を補償
するためのゲルマニウム濃度を計算すると、５×１０20
ａｔｍｓ／ｃｍ3 となる。
【００１２】基板のボロン濃度が３ｍΩ・ｃｍのやや高
抵抗、エピタキシャル膜厚が５μｍの場合、補償するゲ
ルマニウム濃度は１×１０20ａｔｍｓ／ｃｍ3 である。
パワーＭＯＳＦＥＴの基板比抵抗は２〜３ｍΩ・ｃｍ、
エピタキシャル膜厚はたかだか５μｍかそれ以下である
から、基板の歪を補償するゲルマニウム濃度は１×１０
20ａｔｍｓ／ｃｍ3 以上５×１０20ａｔｍｓ／ｃｍ3 以
下であればよいことになる。
【発明の実施の形態】
【００１３】高濃度のボロンがドープされた基板の表面
及びその近傍にゲルマニウムを数ｎｍ程度ドープするた
めの生産性の高い方法は、化学気相エピタキシャル成長
法とそれに続く押し込み拡散プロセスまたは化学気相エ
ピタキシャル成長法により拡散近似のエピタキシャル層
プロファイルを形成するのが最適である。なぜならこの
プロセス後に、低濃度のボロンをドープしたエピタキシ
ャル層を同じエピタキシャル成長装置で成長し、すべて
同一の装置で行うことができるからである。
【００１４】本発明の実施例を挙げて具体的に説明する
が、本発明はそれらに限定されるものではない。
【００１５】
【実施例１】チョクラルスキー法で育成したボロン濃度
が１×１０19ａｔｍｓ／ｃｍ3 から５×１０19ａｔｍｓ
／ｃｍ3 のシリコン単結晶インゴットからウェーハ加工
し、直径２００ｍｍの (100) 鏡面ウェーハを用意し
た。
【００１６】枚葉型、ランプ加熱方式のエピタキシャル
成長装置に該ウェーハを設置し、クリーニングのため１
１００℃、水素雰囲気で熱処理した。次いで６５０℃、
６０Ｔｏｒｒ（８ｋＰａ）の条件で、ＳｉＨ4 及びＧｅ
Ｈ4 反応ガスを供給し、ＳｉＧｅエピタキシャル層２０
ｎｍを成長した。シリコン中のゲルマニウム濃度を制御
するためには、ＧｅＨ4 ガスの濃度を変えてもよいし、
流量を変えてもよい。
【００１７】本実施例１では１％濃度のＧｅＨ4 ガスを
用い、流量は５０ｓｃｃｍとした。ＳｉＨ4 の流量は２
０ｓｃｃｍとした。ＳｉＨ4 の代わりにＳｉＨ2Ｃｌ2
を使ってもよいが、この場合の流量は１００ｓｃｃｍと
すればよい。ここでｓｃｃｍとは、０℃、１気圧の下で
の１分間の流量をｃｃで表したもので、標準体積を指
す。
【００１８】２０ｎｍのＳｉＧｅエピタキシャル層を成
長するためには、４００ｓｅｃ要した。該ウェーハを１
０００℃の温度で５時間熱処理してゲルマニウムを基板
中に拡散させた。拡散後、エピタキシャル成長装置を常
圧にし、ボロン濃度が５×１０16ａｔｍｓ／ｃｍ3 のエ
ピタキシャル層を５μｍ成長させた。この場合はＳｉＨ
Ｃｌ3 を用い、成長時間は１８０ｓｅｃ要した。
【００１９】エピタキシャル成長終了後、二次イオン質
量分析装置でゲルマニウムの分布を測定したところ、ゲ
ルマニウムがエピタキシャル層の界面からウェーハ内へ
１５ｎｍ拡散したことが確認された。さらにＸ線トポグ
ラフ装置を用いてミスフィット転位の発生状態を調べた
ところ、ミスフィット転位は発生していないことが分か
った。
【００２０】
【実施例２】実施例１と同じくチョクラルスキー法で育
成したボロン濃度が１×１０19ａｔｍｓ／ｃｍ3 から５
×１０19ａｔｍｓ／ｃｍ3 のシリコン単結晶インゴット
からウェーハ加工し、直径２００ｍｍの (100) 鏡面ウ
ェーハを用意した。
【００２１】枚葉型、ランプ加熱方式のエピタキシャル
成長装置に該ウェーハを設置し、クリーニングのため１
１００℃、水素雰囲気で熱処理した。次いで６５０℃、
６０Ｔｏｒｒ（８ｋＰａ）の条件で、ＳｉＨ4 及びＧｅ
Ｈ4 反応ガスとドーピングガスであるＢ2Ｈ6 を供給
し、ウェーハと同じ濃度のボロンがドープされたＳｉＧ
ｅエピタキシャル層１０ｎｍを成長した。
【００２２】次に６５０℃、６０Ｔｏｒｒ（８ｋＰａ）
の条件で、ＳｉＨ4 及びＧｅＨ4 反応ガスを流しＳｉＧ
ｅエピタキシャル層１０ｎｍを成長した。シリコン中の
ゲルマニウム濃度を制御するためには、ＧｅＨ4 ガスの
濃度を変えてもよいし、流量を変えてもよい。
【００２３】本実施例２では１％濃度のＧｅＨ4 ガスを
用い、流量は５０ｓｃｃｍとした。ＳｉＨ4 の流量は２
０ｓｃｃｍとした。ＳｉＨ4 の代わりにＳｉＨ2Ｃｌ2
を使ってもよいが、この場合の流量は１００ｓｃｃｍと
すればよい。トータル２０ｎｍのＳｉＧｅエピタキシャ
ル層を成長するためには、４００ｓｅｃ要した。
【００２４】次に、反応部を常圧にし、ボロン濃度が５
×１０16ａｔｍｓ／ｃｍ3 のエピタキシャル層を５μｍ
成長させた。この場合はＳｉＨＣｌ3 を用い、成長時間
は１８０ｓｅｃ要した。
【００２５】エピタキシャル成長終了後、二次イオン質
量分析装置でゲルマニウムの分布を測定したところ、ゲ
ルマニウムがボロン濃度が５×１０16ａｔｍｓ／ｃｍ3
のエピタキシャル層の界面から２０ｎｍの深さまで存在
することが確認された。さらにＸ線トポグラフ装置を用
いてミスフィット転位の発生状態を調べたところ、ミス
フィット転位は発生していないことが分かった。
【００２６】
【発明の効果】以上説明したように、本発明では、高濃
度ボロンドープシリコンウェーハの表面及びその近傍に
ゲルマニウムをドープ（添加）することにより、ウェー
ハとエピタキシャル層界面に発生するミスフィット転位
を抑制し、高品質のボロン低濃度のエピタキシャルウェ
ーハを提供し、かつ高い生産性で作製することができ
る。
【図面の簡単な説明】
【図１】ｐ/ｐ+エピウェーハにおけるミスフィット転位
発生のエピタキシャル膜厚とウェーハ比抵抗の関係を示
す図
【図２】本発明によるエピタキシャルシリコン単結晶ウ
ェーハの模式図
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K030 AA03 AA05 AA06 AA20 BA29 CA04 CA12 5F045 AA03 AB40 AC01 AC05 AD10 AE23 AF03 BB12 CA05 HA03 5F052 KA01 KA05

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ボロンがドープされたシリコン単結晶ウ
    ェーハの表面近傍にゲルマニウムをドープしていること
    を特徴とするエピタキシャルシリコン単結晶ウェーハ。
  2. 【請求項２】 請求項１記載のシリコン単結晶ウェーハ
    のボロン濃度が７×１０18ａｔｍｓ／ｃｍ3 以上である
    ことを特徴とするエピタキシャルシリコン単結晶ウェー
    ハ。
  3. 【請求項３】 請求項１記載のシリコン単結晶ウェーハ
    の表面近傍にドープされたゲルマニウムは表面から２０
    ｎｍ以内の深さに亘ってドープしていることを特徴とす
    るエピタキシャルシリコン単結晶ウェーハ。
  4. 【請求項４】 請求項１ないし請求項３記載のボロンド
    ープシリコン単結晶ウェーハの表面近傍にドープされた
    ゲルマニウム濃度が１×１０20ａｔｍｓ／ｃｍ3 以上５
    ×１０20ａｔｍｓ／ｃｍ3 以下であることを特徴とする
    エピタキシャルシリコン単結晶ウェーハ。
  5. 【請求項５】 請求項１ないし請求項４記載のエピタキ
    シャル層の膜厚は２μｍ以上２０μｍ以下であることを
    特徴とするエピタキシャルシリコン単結晶ウェーハ。
  6. 【請求項６】 請求項１ないし請求項５記載のエピタキ
    シャル層のボロン濃度は５×１０16ａｔｍｓ／ｃｍ3 以
    下であることを特徴とするエピタキシャルシリコン単結
    晶ウェーハ。
  7. 【請求項７】 請求項１ないし請求項６記載のボロンド
    ープシリコン単結晶ウェーハの表面にゲルマニウムをド
    ープする方法は、化学気相エピタキシャル法を用いるこ
    とを特徴とするエピタキシャルシリコン単結晶ウェーハ
    の製造方法。
  8. 【請求項８】 請求項７記載のエピタキシャルシリコン
    単結晶ウェーハの製造方法は、シリコン単結晶ウェーハ
    を同一エピタキシャル成長装置内で熱処理を続けて行
    い、拡散によりゲルマニウムを表面から２０ｎｍ以内に
    分布させることを特徴とするエピタキシャルシリコン単
    結晶ウェーハの製造方法。
  9. 【請求項９】 請求項７記載のエピタキシャルシリコン
    単結晶ウェーハの製造方法は、常圧下で化学気相エピタ
    キシャル成長を行うことを特徴とするエピタキシャルシ
    リコン単結晶ウェーハの製造方法。
JP2002007094A 2002-01-16 2002-01-16 エピタキシャルシリコン単結晶ウェーハ並びにその製造方法 Expired - Fee Related JP4165073B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002007094A JP4165073B2 (ja) 2002-01-16 2002-01-16 エピタキシャルシリコン単結晶ウェーハ並びにその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002007094A JP4165073B2 (ja) 2002-01-16 2002-01-16 エピタキシャルシリコン単結晶ウェーハ並びにその製造方法

Publications (2)

Publication Number Publication Date
JP2003209059A true JP2003209059A (ja) 2003-07-25
JP4165073B2 JP4165073B2 (ja) 2008-10-15

Family

ID=27645689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002007094A Expired - Fee Related JP4165073B2 (ja) 2002-01-16 2002-01-16 エピタキシャルシリコン単結晶ウェーハ並びにその製造方法

Country Status (1)

Country Link
JP (1) JP4165073B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6905771B2 (en) * 2002-11-11 2005-06-14 Sumitomo Mitsubishi Silicon Corporation Silicon wafer
JP2005223092A (ja) * 2004-02-04 2005-08-18 Sumitomo Mitsubishi Silicon Corp エピタキシャルシリコンウェーハの製造方法及びその方法で製造されたシリコンウェーハ
JP2007123469A (ja) * 2005-10-27 2007-05-17 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
KR100751960B1 (ko) 2004-08-12 2007-08-24 실트로닉 아게 실리콘으로부터의 도핑된 반도체 웨이퍼 및 그 제조 방법
JP2010177355A (ja) * 2009-01-28 2010-08-12 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法並びにエピタキシャル成長用シリコン単結晶基板
JP2011187651A (ja) * 2010-03-08 2011-09-22 Sumco Corp エピタキシャルウェーハ製造方法
KR101082709B1 (ko) * 2008-06-05 2011-11-15 가부시키가이샤 섬코 실리콘 에피택셜 웨이퍼 및 그 제조 방법
EP2418676A1 (en) * 2010-08-09 2012-02-15 Siltronic AG Silicon wafer and production method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100500931C (zh) * 2004-04-30 2009-06-17 鸿富锦精密工业（深圳）有限公司 真空镀膜装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6905771B2 (en) * 2002-11-11 2005-06-14 Sumitomo Mitsubishi Silicon Corporation Silicon wafer
JP2005223092A (ja) * 2004-02-04 2005-08-18 Sumitomo Mitsubishi Silicon Corp エピタキシャルシリコンウェーハの製造方法及びその方法で製造されたシリコンウェーハ
JP4590876B2 (ja) * 2004-02-04 2010-12-01 株式会社Ｓｕｍｃｏ エピタキシャルシリコンウェーハの製造方法及びその方法で製造されたシリコンウェーハ
KR100751960B1 (ko) 2004-08-12 2007-08-24 실트로닉 아게 실리콘으로부터의 도핑된 반도체 웨이퍼 및 그 제조 방법
JP2007123469A (ja) * 2005-10-27 2007-05-17 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
KR101082709B1 (ko) * 2008-06-05 2011-11-15 가부시키가이샤 섬코 실리콘 에피택셜 웨이퍼 및 그 제조 방법
JP2010177355A (ja) * 2009-01-28 2010-08-12 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法並びにエピタキシャル成長用シリコン単結晶基板
JP2011187651A (ja) * 2010-03-08 2011-09-22 Sumco Corp エピタキシャルウェーハ製造方法
EP2418676A1 (en) * 2010-08-09 2012-02-15 Siltronic AG Silicon wafer and production method thereof

Also Published As

Publication number Publication date
JP4165073B2 (ja) 2008-10-15

Similar Documents

Publication Publication Date Title
JP5571287B2 (ja) 化学気相成長によって置換的に炭素でドーピングされた結晶性Ｓｉ含有材料を製造する方法
US7648853B2 (en) Dual channel heterostructure
JP4417625B2 (ja) トリシランを用いる混合基板への成膜方法、および、ベース構造の製造方法
TWI404123B (zh) 半導體膜之選擇性磊晶成長
CN103228827B (zh) 外延碳化硅单晶基板的制造方法
US20120032229A1 (en) Silicon Wafer And Production Method Thereof
US20080026149A1 (en) Methods and systems for selectively depositing si-containing films using chloropolysilanes
TWI382456B (zh) 鬆弛矽化鍺層的磊晶成長
JP6304699B2 (ja) エピタキシャル炭化珪素ウエハの製造方法
JPH01161826A (ja) 気相エピタキシャル成長法
WO2016133089A1 (ja) エピタキシャル炭化珪素単結晶ウエハの製造方法及びエピタキシャル炭化珪素単結晶ウエハ
JP2003209059A (ja) エピタキシャルシリコン単結晶ウェーハ並びにその製造方法
CN117672815A (zh) 一种SiC外延片及其制备方法
JP5463693B2 (ja) シリコンエピタキシャルウェーハの製造方法
JP4158607B2 (ja) 半導体基板の製造方法
US8216921B2 (en) Method for production of silicon wafer for epitaxial substrate and method for production of epitaxial substrate
JPWO2002099890A1 (ja) 半導体層及びその形成方法、並びに半導体装置及びその製造方法
CN113913930A (zh) 一种具有n型缓冲层的外延结构及其制备方法
JP2004281591A (ja) 半導体エピタキシャルウエハとその製法，半導体装置及びその製法
CN112136203A (zh) SiC外延基板的制造方法
JP2003318110A (ja) 半導体基板とその製法，半導体装置の製法
JP7218832B1 (ja) ヘテロエピタキシャルウェーハの製造方法
JP7259906B2 (ja) ヘテロエピタキシャルウェーハの製造方法
JPH09306844A (ja) 半導体装置の製造方法および半導体装置
JPH04298022A (ja) 単結晶シリコン薄膜の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060731

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070619

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070820

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080708

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080721

R150 Certificate of patent or registration of utility model

Ref document number: 4165073

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120808

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130808

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees