JP2004247393A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】生産性を高めつつも、ICチップと配線基板との導通を確実に取ることが可能となる半導体装置の製造方法を提供する。
【解決手段】樹脂シート20には、ICチップ5および配線基板3の各端子11,13に対応する位置に貫通孔が形成され、その貫通孔に導体9が充填されている。この樹脂シート20を配線基板3上に配置し、さらにICチップ5を配置する。そして、ICチップ5と配線基板3との間に圧力をかけながら樹脂シート20を加熱して樹脂充填部7を形成するとともに、導体9を介してICチップ5と配線基板3とを電気的に接続する。これにより、ICチップ5が配線基板3にフリップチップ実装された半導体装置1を得る。
【選択図】 図4

Description

【0001】
【発明の属する技術分野】
本発明は、配線基板上にICチップ(半導体IC)が実装されてなる半導体装置の製造方法に関する。
【0002】
【従来の技術】
携帯電話、パソコンといった電子機器の小型化、高機能化を進める際の課題の一つに、いかに多くの部品を配線基板上に実装するかということがある。これを受けて近年は、抵抗やコンデンサといった受動素子だけでなく、ICチップについても、パッケージや引出しリードをなくした実装方法、すなわち、ベアチップそのものを基板上に実装した構造のフリップチップ実装が主流になりつつある。フリップチップ実装は、高密度実装を実現する有力な形態であるとともに、接続配線長が短くなる、ボンディングワイヤによるインダクタ成分が除去される、などの理由から電気特性の向上も見込まれる。
【0003】
フリップチップ実装を採用した場合、ICチップと配線基板の熱膨張差による応力で、両者の接続部に断線を引き起こす可能性があるため、ICチップと配線基板との間に樹脂が充填される。この技術は、アンダーフィルと呼ばれ、ICチップと配線基板との接続部への負荷を低減する、ICチップを配線基板に確実に固定する、ICチップの表面を保護する、などの目的のための重要な技術である。半田接続によりICチップと配線基板との導通を図る従来の方法においては、リフロー工程の終了後、ICチップと配線基板との間に樹脂を注入し、さらに加熱して硬化させる方法がとられている。その一方、生産効率の向上のため、ICチップの下に予め樹脂シートを載置してキュアする方法もある。ACF(Anisotropic Conductive Film)を用いてフリップチップ実装する方法は、その代表的なものである(たとえば下記特許文献1)。
【0004】
【特許文献1】
特開2002−359264号公報(図1等)
【0005】
【発明が解決しようとする課題】
ICチップの下に予め樹脂シートを載置する方法は、生産効率が高い、樹脂の充填不良よるボイドが発生しにくいなどの利点を有する半面、半田リフローの後で樹脂を注入する方法に比べ、不利な点もある。たとえば、ACFは、金属粒子等の導電物質を樹脂中に分散させたものであるため、端子の挟ピッチ化が進むにつれて絶縁確保に不安が残る。そのため、製品(半導体装置)の信頼性を、より一層高めることが可能な方法が望まれている。
【0006】
本発明の課題は、生産性を高めつつも、ICチップと配線基板との導通を確実に取ることが可能となる半導体装置の製造方法を提供することにある。
【0007】
【課題を解決するための手段及び作用・効果】
上記課題を解決するために本発明は、配線基板上にICチップが実装されてなる半導体装置の製造方法において、ICチップおよび配線基板の各端子に対応する位置に貫通孔が形成され、その貫通孔に導体が充填された樹脂シートを配線基板上に配置する工程と、樹脂シートの上に前記ICチップを配置する工程と、樹脂シートを加熱することにより、ICチップと配線基板との間に樹脂充填部を形成するとともに、導体を介して前記ICチップと配線基板とを電気的に接続する工程と、を含むことを特徴とする。
【0008】
上記本発明の製造方法は、ACFを用いたフリップチップ実装と同様に、ICチップをマウントした後でアンダーフィル材を注入する工程を省略できるので、高生産効率を実現できる。ACFを用いる場合と異なるのは、樹脂シートの貫通孔に充填した導体でICチップの端子と、配線基板の端子とを電気的に接続するという点である。すなわち、本発明の製造方法によると、隣り合う導体同士が接触する恐れもほとんどなく、絶縁確保の観点ではACFよりも有利である。そのため、端子の挟ピッチ化にも対応しやすい。また、導体を充填した樹脂シートを用いるので、ICチップおよび配線基板の双方にバンプを形成する必要が無く、配線基板製造時の工程数削減にも寄与する。
【0009】
好適な態様において、上記樹脂シートとして、第1の樹脂層と第2の樹脂層が積層され且つ貫通孔に導体が充填されたものを用いる。そして、その樹脂シートを配線基板とICチップとの間に配置して加熱する際には、第2の樹脂層は剥離および除去する。
【0010】
上記の態様において、第2の樹脂層を第1の樹脂層から剥離させると、第2の樹脂層の厚さ分、第1の樹脂層の貫通孔から導体がせり出す。そしてこの樹脂シート(この時点では第1の樹脂層)を、ICチップと配線基板との間に配置すると、導体のうち、貫通孔からせり出した部分がICチップまたは配線基板の端子に確実に接触するので、接続不良の発生する可能性を低くできる。
【0011】
具体的に樹脂シートは、第1の樹脂層と、それを挟む1対の第2の樹脂層とで構成することができる。このようにすれば、上記した効果が、配線基板側およびICチップ側の双方で得られることになる。また、製品となる第1の樹脂層が第2の樹脂層で保護されるので、ゴミなどのパーティクルが第1の樹脂層部分に付着することを防止できる。また、第2の樹脂層がある分、樹脂シート全体の厚さが増し、第1の樹脂層だけの場合よりもハンドリング容易性が向上する。
【0012】
また、第1の樹脂層としては、半硬化状態(Bステージ)の熱硬化性樹脂からなるものが好適である。すなわち、Bステージの熱硬化性樹脂を用いれば、加熱温度の調整により、樹脂をいったん溶融させることによりICチップと配線基板との隙間を十分に埋めつつ、硬化させることが容易にできる。また、Bステージ樹脂は劣化しやすいので、これを第1の樹脂層として使用するにあたっては、上記したように第2の樹脂層で両面を保護しておくことが望ましい。
【0013】
なお、樹脂シートに充填する導体としては、導電ペーストからなるものを使用できる。導電ペーストは、比較的簡単に貫通孔への充填もでき、半田バンプと遜色ない低抵抗率を得られるので好適である。なお、場合によっては半田ペーストを導体として充填することも考えられる。
【0014】
【発明の実施の形態】
以下、添付の図面を参照しつつ本発明の実施形態を説明する。
図1は、本発明にかかる半導体装置1の断面模式図であり、図2は図1の要部を拡大して示すものである。半導体装置1は、配線基板3とICチップ5とを備えている。ICチップ5は、配線基板3の上にフリップチップ実装されている。配線基板3は、樹脂絶縁層と配線パターンとが交互に積層された多層配線基板として構成されている。配線基板3とICチップ5との間には、それら双方に接するように樹脂充填部7が設けられている
【0015】
図2の要部拡大図に示すように、ICチップ5は、Al、Au、Cuあるいはそれらを含む合金などの金属からなる端子13を、配線基板3と向かい合う側に備えている。配線基板3は、その最表面にCuメッキにより形成された端子11を備えている。端子11は、バイア12を介して下層の配線パターン(図示省略)との導通が取られている。本実施形態において、バイア12は、Cuメッキまたは導電ペーストが充填されたフィルドバイア12とされている。ICチップ5の端子13と配線基板3の端子11とは、導体9を介して導通している。
【0016】
次に、図1および図2に示した半導体装置1の製造方法について説明する。ICチップ5を配線基板3に実装することに先立って、樹脂充填部7および導体9を形成するための樹脂シート20について示す。図3は、そのような樹脂シート20の作製方法を説明する図である。まず、第1の樹脂層7’の上下に1対の第2の樹脂層15,15を貼り合わせたものを準備する(図3−▲1▼)。
【0017】
第1の樹脂層7’は、エポキシ系、ポリイミド系、フェノール系などの公知の熱硬化性樹脂により構成されるものであり、半硬化状態(いわゆるBステージ)となるようにいったん加工してある。Bステージ熱硬化性樹脂の代わりに、熱可塑性樹脂を用いることも可能である。この第1の樹脂層7’の厚さは、配線基板3に実装するべきICチップ5の大きさや種類にも左右されるが、たとえば20μm以上70μm以下の範囲で調整されるものである。すなわち、第1の樹脂層7’は、製品(半導体装置1)の樹脂充填部7(図2参照)となるものであるから、これが薄すぎる(20μm未満)と、ICチップ5と配線基板3との間に空隙(ボイド)が生じる原因となる。逆に厚すぎる(70μmを超える)と、ICチップ5と配線基板3との導通不良を招きやすくなる。
【0018】
また、第2の樹脂層15は、ポリエチレンテレフタラート、ポリエチレン、ポリプロピレン等の樹脂により構成されるものであり、たとえば15μm以上50μm以下の厚さのものを使用するのがよい。上記厚さが15μm未満であると、後述する導体9のせり出し量が不十分となり、導体9と配線基板3の端子11、さらには導体9とICチップ5の端子13との良好な接触を図れない恐れがあるので、好ましくない。逆に、50μmを超えると、後述するレーザ加工に手間がかかるため、好ましくない。このような第2の樹脂層15上に、前述した熱硬化性樹脂を塗布および半硬化処理を施すことにより第1の樹脂層7’を形成し、さらに第2の樹脂層15で被覆すれば、図3−▲1▼に示す積層品を得ることができる。
【0019】
次に、第1の樹脂層7’と第2の樹脂層15との積層品に、レーザービームLBを照射して貫通孔16を形成する(図3−▲2▼)。この貫通孔16は、ICチップ5および配線基板3の各端子11,13に整合する位置に形成されるものである。貫通孔16の径は、たとえば50μm以上150μm以下に調整される。このような貫通孔16に、導体9を充填することにより、樹脂シート20が得られる(図3−▲3▼)。導体9の充填は、スクリーン印刷法等により行うことができる。また、導体9の材料としては、アクリル系、エポキシ系、ポリイミド系、シリコーン系などの樹脂にAg、W等の金属の微粉末を配合した導電ペースト(導電接着剤の概念を含む)から構成されるものを使用することができる。もちろん、半田ペーストを充填することもできる。
【0020】
上記のようにして作製した樹脂シート20を、配線基板3の所定位置に載置するわけであるが、そのときは、第2の樹脂シート15,15のうち、少なくとも一方を剥離除去しておく(図3−▲4▼)。第2の樹脂層15,15は、Bステージの第1の樹脂層7’の変質を防ぐための保護膜としての機能を有しながら、以下のような利点も有する。つまり、図3−▲4▼に示すように、第2の樹脂層15を除去すると、その厚さ分の導体9が貫通孔16から若干せり出した形になるので、ICチップ5および配線基板3の各端子13,11との初期接触が確実に取れるようになる。導体9のせり出し量は、第2の樹脂層15の厚さ調整により行うことが可能である。
【0021】
次に、図4に示すのは、ICチップ5を配線基板3に実装する工程を説明する図である。まず、別途用意した完成済み配線基板3上に、導体9と端子11とが重なり合うように位置合わせしつつ、第2の樹脂層15,15のうち、一方または両方を除去した樹脂シート20載置する(図4−▲1▼)。このときの配線基板3は、図4に示すように、半田バンプが形成されていない。したがって、配線基板3の製造工程においては、半田バンプの形成工程が省略され、生産効率が向上し、配線基板3の生産コストも低減される。また、前述したように、導体9が第1の樹脂層7’に形成された貫通孔から、ややせり出しているため、樹脂シート20を配線基板3の所定位置に載置したときの、導体9と端子11との初期接触は確実に取れる。
【0022】
なお、配線基板3の端子11の径としては、たとえば80μm以上170μm以下に調整されるものである。また、端子11は、最上層の樹脂絶縁層の表面からの高さが0μm以上20μm以下であることが、空隙の形成を防止するうえも望ましい。
【0023】
配線基板3上に樹脂シート20を配置したのち、端子13が導体9に重なるように、樹脂シート20の上にICチップ5を配置する(図4−▲2▼)。ICチップ5が位置することとなる側の第2の樹脂シート15は、剥離および除去しておく。もちろん、ICチップ5の端子13と導体9との接触についても、配線基板3のときと同様の効果(導体9と端子13との確実な初期接触の効果等)が見込める。なお、ICチップ5が位置する側の第2の樹脂シート15は、樹脂シート20を配線基板3の所定位置に載置した後で除去してもよいし、樹脂シート20を配線基板3上に配置する前に除去するようにしてもよい。
【0024】
樹脂シート20をICチップ5と配線基板3とで挟み込んだのち、ICチップ5と配線基板3との間に圧力をかけながら樹脂シート20(このときは第1の樹脂層7’)を加熱することにより、両者の間に樹脂充填部7を形成するとともに、導体9を介してICチップ5と配線基板3とを電気的に接続する(図4−▲3▼)。このとき、Bステージの樹脂からなる第1の樹脂層7’が、昇温過程においていったん溶融し、その後に硬化するように温度管理を行う。以上のようにして、図1に示す半導体装置1が得られる。
【図面の簡単な説明】
【図1】半導体装置の断面模式図。
【図2】図1の要部を拡大した図。
【図3】図1の半導体装置に使用される樹脂シートの作製方法を説明する図。
【図4】ICチップを配線基板に実装する工程を説明する図。
【符号の説明】
1 半導体装置
3 配線基板
5 ICチップ
7 樹脂充填部
7’ 第1の樹脂層
9 導体
11 配線基板の端子
13 ICチップの端子
15 第2の樹脂層

Claims (4)

  1. 配線基板上にICチップが実装されてなる半導体装置の製造方法において、前記ICチップおよび前記配線基板の各端子に対応する位置に貫通孔が形成され、その貫通孔に導体が充填された樹脂シートを前記配線基板上に配置する工程と、前記樹脂シートの上に前記ICチップを配置する工程と、前記樹脂シートを加熱することにより、前記ICチップと前記配線基板との間に樹脂充填部を形成するとともに、前記導体を介して前記ICチップと前記配線基板とを電気的に接続する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記樹脂シートとして、第1の樹脂層と第2の樹脂層とが積層され且つ前記貫通孔に前記導体が充填されたものを用い、その樹脂シートを前記配線基板と前記ICチップとの間に配置して加熱する際には、前記第2の樹脂層を剥離および除去する請求項1記載の半導体装置の製造方法。
  3. 前記樹脂シートは、前記第1の樹脂層と、それを挟む1対の前記第2の樹脂層とで構成されている請求項2記載の半導体装置の製造方法。
  4. 前記第1の樹脂層は、半硬化状態の熱硬化性樹脂からなる請求項2または3記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10660216B1 (en) 2018-11-18 2020-05-19 Lenovo (Singapore) Pte. Ltd. Method of manufacturing electronic board and mounting sheet
JP2020191437A (ja) * 2019-05-22 2020-11-26 レノボ・シンガポール・プライベート・リミテッド インターポーザー、電子基板および電子基板の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10660216B1 (en) 2018-11-18 2020-05-19 Lenovo (Singapore) Pte. Ltd. Method of manufacturing electronic board and mounting sheet
CN111200913A (zh) * 2018-11-18 2020-05-26 联想(新加坡)私人有限公司 电子基板的制造方法及安装用片
CN111200913B (zh) * 2018-11-18 2023-12-15 联想(新加坡)私人有限公司 电子基板的制造方法及安装用片
JP2020191437A (ja) * 2019-05-22 2020-11-26 レノボ・シンガポール・プライベート・リミテッド インターポーザー、電子基板および電子基板の製造方法

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