KR20220015193A - 반도체 패키지 - Google Patents

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KR20220015193A
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layer
pillar
redistribution
substrate
metal part
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KR1020200095416A
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정현수
유태원
정명기
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

하부 패키지; 및 상기 하부 패키지 상의 상부 재배선층; 을 포함하되, 상기 하부 패키지는: 기판; 상기 기판 상의 반도체 칩; 상기 기판에서 위로 연장되며 상기 반도체 칩과 이격 배치된 도전성 기둥; 및 상기 기판 상에 위치하되, 상기 반도체 칩 및 상기 도전성 기둥의 측면을 감싸는 몰딩막; 을 포함하며, 상기 도전성 기둥은: 상기 기판과 상기 상부 재배선층을 전기적으로 연결하는 연결 기둥; 및 상기 연결 기둥과 이격된 정렬 기둥; 을 포함하고, 상기 상부 재배선층은: 상기 연결 기둥과 전기적으로 연결되는 재배선 금속 패턴; 및 상기 재배선 금속 패턴의 상면에 접하는 제1 절연층; 을 포함하되, 상기 정렬 기둥의 상면은 상기 제1 절연층과 접촉하는 반도체 패키지가 제공된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 재배선층 형성을 위한 마스크를 정확하게 정렬할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 등의 기판 상에 반도체 칩이 실장되어 만들어진다. 하나의 반도체 패키지 내에는 복수 개의 반도체 칩이 실장될 수 있다. 복수 개의 반도체 칩은 다양한 기능을 가질 수 있다. 복수 개의 반도체 칩은 하나의 기판 상에 적층될 수 있다. 최근 하나의 반도체 패키지 상에, 다른 반도체 패키지 등을 올리는 POP(Package On Package) 구조가 사용되고 있다. POP 구조를 위해서, 하부 반도체 패키지 상에 재배선층(RDL, Redistribution Layer) 등이 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 재배선층을 정확하게 형성할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 재배선 금속 패턴과 도전성 기둥의 안정적인 연결을 확보할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 제조과정이 용이한 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 수율을 향상시킬 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 하부 패키지; 및 상기 하부 패키지 상의 상부 재배선층; 을 포함하되, 상기 하부 패키지는: 기판; 상기 기판 상의 반도체 칩; 상기 기판에서 위로 연장되며 상기 반도체 칩과 이격 배치된 도전성 기둥; 및 상기 기판 상에 위치하되, 상기 반도체 칩 및 상기 도전성 기둥의 측면을 감싸는 몰딩막; 을 포함하며, 상기 도전성 기둥은: 상기 기판과 상기 상부 재배선층을 전기적으로 연결하는 연결 기둥; 및 상기 연결 기둥과 이격된 정렬 기둥; 을 포함하고, 상기 상부 재배선층은: 상기 연결 기둥과 전기적으로 연결되는 재배선 금속 패턴; 및 상기 재배선 금속 패턴의 상면에 접하는 제1 절연층; 을 포함하되, 상기 정렬 기둥의 상면은 상기 제1 절연층과 접촉할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 하부 패키지; 상기 하부 패키지 상의 상부 재배선층; 및 상기 상부 재배선층 상의 상부 패키지; 를 포함하되, 상기 하부 패키지는: 기판; 상기 기판 상의 반도체 칩; 상기 기판에서 위로 연장되며 상기 반도체 칩과 이격 배치된 도전성 기둥; 및 상기 기판 상에 위치하되, 상기 반도체 칩의 측면 및 상기 도전성 기둥의 측면을 감싸는 몰딩막; 을 포함하며, 상기 도전성 기둥은: 상기 기판과 상기 상부 재배선층을 전기적으로 연결하는 연결 기둥; 및 상기 기판 상에서 상기 연결 기둥과 이격된 정렬 기둥; 을 포함하고, 상기 상부 재배선층은: 상기 몰딩막 상의 경계층; 상기 연결 기둥과 전기적으로 연결되는 재배선 금속 패턴; 및 상기 경계층과 상기 재배선 금속 패턴 상의 제1 절연층; 을 포함하되, 상기 정렬 기둥은 상기 재배선 금속 패턴과 전기적으로 절연될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 기판; 상기 기판 상의 반도체 칩; 상기 기판에서 위로 연장되며 상기 반도체 칩과 이격 배치된 복수 개의 도전성 기둥; 상기 기판 상에 위치하되, 상기 반도체 칩 및 상기 복수 개의 도전성 기둥의 각각의 측면을 감싸는 몰딩막; 및 상기 몰딩막 상의 상부 재배선층; 을 포함하며, 상기 복수 개의 도전성 기둥의 각각은: 상기 기판에서 위로 연장되는 제1 금속부; 및 상기 제1 금속부 상의 제2 금속부; 를 포함하고, 상기 제1 금속부 및 상기 제2 금속부는 서로 다른 물질을 포함하되, 상기 제2 금속부의 상면의 레벨은 상기 몰딩막의 상면의 레벨보다 낮을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 재배선층을 정확하게 형성할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 재배선 금속 패턴과 도전성 기둥의 안정적인 연결을 확보할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 제조과정이 용이할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 수율을 향상시킬 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 평면도이다.
도 3은 도 1의 실시 예들에 따른 반도체 패키지에서 1A 부분을 확대한 모습을 나타낸 단면도이다.
도 4는 도 1의 실시 예들에 따른 반도체 패키지에서 1B 부분을 확대한 모습을 나타낸 단면도이다.
도 5는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 6 내지 도 25는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법에 의해 반도체 패키지를 제조하는 과정을 순차적으로 나타낸 단면도이다.
도 26은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 27은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 평면도이다. 도 1은 도 2의 I-I'을 따라 절단한 단면도일 수 있다. 도 2는 도 1에서 상부 패키지(UP), 상부 재배선층(UR) 및 몰딩막(M) 등을 제외하고 표현한 평면도일 수 있다.
이하에서, 도 1의 D1을 제1 방향, D2를 제2 방향, 제1 방향(D1) 및 제2 방향(D2)에 실질적으로 수직한 D3를 제3 방향이라 칭할 수 있다.
도 1 및 도 2를 참고하면, 반도체 패키지(P)가 제공될 수 있다. 반도체 패키지(P)는 하부 패키지(BP), 상부 재배선층(UR) 및 상부 패키지(UP) 등을 포함할 수 있다.
하부 패키지(BP)는 기판(1), 반도체 칩(3), 몰딩막(M) 및 도전성 기둥(5, 도 2 참고)을 포함할 수 있다.
기판(1)은 인쇄회로기판(Printed Circuit Board, PCB) 및/또는 재배선 기판 등을 포함할 수 있다. 이하에서, 편의 상 기판(1)은 PCB 기판을 기준으로 서술하도록 한다. 기판(1)은 기판 몸체(11), 상부 패드(11u), 하부 패드(11b) 및 외부 연결 볼(11s) 등을 포함할 수 있다. 기판 몸체(11)는 절연성 물질을 포함할 수 있다. 기판 몸체(11) 내에 배선(미도시)이 위치할 수 있다. 배선은 상부 패드(11u) 및 하부 패드(11b)를 서로 전기적으로 연결시킬 수 있다. 배선은 정렬 기둥(53)과 전기적으로 연결되지 아니할 수 있다. 보다 구체적으로, 기판(1) 내의 배선은 정렬 기둥(53)의 하부에 위치한 패드에 전기적으로 연결되지 아니할 수 있다. 상부 패드(11u)는 기판 몸체(11)의 상면에 의해 노출될 수 있다. 실시 예들에서, 상부 패드(11u)는 복수 개가 제공될 수 있다. 복수 개의 상부 패드(11u)는 제2 방향(D2) 및 제3 방향(D3)으로 서로 이격될 수 있다. 이하에서, 편의 상 상부 패드(11u)는 단수로 서술하도록 한다. 상부 패드(11u)는 반도체 칩(3) 및/또는 도전성 기둥(5) 등에 전기적으로 연결될 수 있다. 하부 패드(11b)는 기판 몸체(11)의 하면에 의해 노출될 수 있다. 실시 예들에서, 하부 패드(11b)는 복수 개가 제공될 수 있다. 복수 개의 하부 패드(11b)는 제2 방향(D2) 및 제3 방향(D3)으로 서로 이격될 수 있다. 이하에서, 편의 상 하부 패드(11b)는 단수로 서술하도록 한다. 하부 패드(11b)는 외부 연결 볼(11s)과 전기적으로 연결될 수 있다. 외부 연결 볼(11s)은 하부 패드(11b)에 결합될 수 있다. 외부 연결 볼(11s)에 의해, 하부 패드(11b)는 외부에 전기적으로 연결될 수 있다.
반도체 칩(3)은 기판(1) 상에 위치할 수 있다. 반도체 칩(3)은 상부 패드(11u)에 전기적으로 연결될 수 있다. 반도체 칩(3)은 상부 패드(11u)를 통해 외부 연결 볼(11s) 및 상부 재배선층(UR) 등에 전기적으로 연결될 수 있다.
몰딩막(M)은 기판(1) 상에 위치할 수 있다. 몰딩막(M)은 절연물질을 포함할 수 있다. 예를 들어, 몰딩막(M)은 EMC(Epoxy Molding Compound) 등을 포함할 수 있다. 몰딩막(M)은 반도체 칩(3) 및/또는 도전성 기둥(5) 등을 감쌀 수 있다. 보다 구체적으로, 몰딩막(M)은 반도체 칩(3)의 측면 및/또는 상면을 둘러쌀 수 있다. 몰딩막(M)은 도전성 기둥(5)의 측면을 둘러쌀 수 있다. 몰딩막(M)은 반도체 칩(3) 및/또는 도전성 기둥(5)을 외부의 충격 등으로부터 보호할 수 있다.
도전성 기둥(5)은 기판(1)으로부터 위로 연장될 수 있다. 보다 구체적으로, 도전성 기둥(5)은 기판 몸체(11)의 상면으로부터 제1 방향(D1)으로 연장될 수 있다. 도전성 기둥(5)은 도전성 물질을 포함할 수 있다. 예를 들어, 도전성 기둥(5)은 구리(Cu) 및/또는 니켈(Ni) 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 이에 대한 상세한 내용은 후술하도록 한다. 도전성 기둥(5)은 연결 기둥(51) 및 정렬 기둥(53)을 포함할 수 있다.
연결 기둥(51)은 상부 패드(11u) 상에 위치할 수 있다. 연결 기둥(51)은 상부 패드(11u)에 전기적으로 연결될 수 있다. 연결 기둥(51)은 복수 개가 제공될 수 있다. 복수 개의 연결 기둥(51)은 제2 방향(D2) 및/또는 제3 방향(D3)으로 서로 이격될 수 있다. 연결 기둥(51)은 상부 재배선층(UR)에 전기적으로 연결될 수 있다. 이에 대한 상세한 내용은 후술하도록 한다.
정렬 기둥(53)은 연결 기둥(51)으로부터 제2 방향(D2) 및/또는 제3 방향(D3)으로 이격될 수 있다. 정렬 기둥(53)은 상부 재배선층(UR)과 전기적으로 연결되지 아니할 수 있다. 보다 체적으로, 정렬 기둥(53)은 재배선 금속 패턴(RM1, 도 3 참고) 및 제2 재배선 금속 패턴(RM2, 도 3 참고) 등과 전기적으로 연결되지 아니할 수 있다. 또한 정렬 기둥(53)은 기판(1) 내의 배선과 전기적으로 연결되지 아니할 수 있다. 이에 대한 상세한 내용은 후술하도록 한다.
상부 재배선층(UR)은 하부 패키지(BP) 상에 위치할 수 있다. 상부 재배선층(UR)은 하부패키지(BP)와 상부 패키지(UP)를 전기적으로 연결시킬 수 있다. 상부 재배선층(UR)에 대한 상세한 내용은 도 3 및 도 4 등을 참고하여 후술하도록 한다.
상부 패키지(UP)는 상부 재배선층(UR) 상에 위치할 수 있다. 상부 패키지(UP)는 상부 재배선층(UR)과 전기적으로 연결될 수 있다. 상부 패키지(UP)는 상부 재배선층(UR)을 통해 하부 패키지(BP)와 전기적으로 연결될 수 있다.
도 3은 도 1의 실시 예들에 따른 반도체 패키지에서 1A 부분을 확대한 모습을 나타낸 단면도이다.
도 3을 참고하면, 연결 기둥(51)은 제1 금속부(511) 및 제2 금속부(513)를 포함할 수 있다. 제1 금속부(511)는 기판(1, 도 1 등 참고)으로부터 위로 연장될 수 있다. 제1 금속부(511)는 구리(Cu) 등을 포함할 수 있다. 제2 금속부(513)는 제1 금속부(511) 상에 위치할 수 있다. 제2 금속부(513)는 제1 금속부(511)와 다른 물질을 포함할 수 있다. 예를 들어, 제2 금속부(513)는 니켈(Ni) 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 제2 금속부(513)는 제1 금속부(511)를 구성하는 물질에 대해 식각 선택성이 있는 다른 물질을 포함할 수도 있다. 제2 금속부(513)의 상면(51u)은 연결 기둥(51)의 상면이 될 수 있다. 제2 금속부(513)의 상면(51u)의 레벨은 몰딩막(M)의 상면(MU)의 레벨보다 낮을 수 있다. 예를 들어, 제2 금속부(513)의 상면(51u)의 레벨과 몰딩막(M)의 상면(MU)의 레벨 사이의 높이 차이(r)는 약 5 μm 이하일 수 있다. 보다 구체적으로, 제2 금속부(513)의 상면(51u)의 레벨과 몰딩막(M)의 상면(MU)의 레벨 사이의 높이 차이(r)는 약 3 μm 이하일 수 있다.
상부 재배선층(UR)은 경계층(DL1), 시드-배리어 층(SM1), 재배선 금속 패턴(RM1), 제1 절연층(DL2), 제2 시드-배리어 층(SM2), 제2 재배선 금속 패턴(RM2) 및 제2 절연층(DL3) 등을 포함할 수 있다.
경계층(DL1)은 몰딩막(M)의 상면(MU) 및 제2 금속부(513)의 상면(51u) 상에 위치할 수 있다. 경계층(DL1)은 절연성 물질을 포함할 수 있다. 예를 들어, 경계층(DL1)은 감광성 폴리머를 포함할 수 있다. 보다 구체적으로, 경계층(DL1)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머 및/또는 벤조시클로부텐(benzocyclobutene)계 폴리머 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 경계층(DL1)은 다른 물질을 포함할 수도 있다. 경계층(DL1)은 연결 개구(h1)를 제공할 수 있다. 연결 개구(h1)는 연결 기둥(51) 상에 위치할 수 있다. 연결 개구(h1)는 제2 금속부(513)의 상면(51u)을 평면적 관점에서 노출시킬 수 있다. 보다 구체적으로, 연결 개구(h1)는 제2 금속부(513)의 상면(51u)이 경계층(DL1)에 의해 전부 덮이지 아니하도록, 제2 금속부(513)의 일부를 평면적 관점에서 노출시킬 수 있다. 이에 의해 제2 금속부(513)의 상면(51u)의 일부는 경계층(DL1)이 아닌 시드-배리어 층(SM1)에 접할 수 있다. 시드-배리어 층(SM1)에 접한 제2 금속부(513)는 시드-배리어 층(SM1)과 전기적으로 연결될 수 있다. 연결 개구(h1)의 수평 방향으로의 길이는 연결 기둥(51)의 수평 방향으로의 길이보다 짧을 수 있다. 예를 들어, 연결 기둥(51) 및 연결 개구(h1)가 평면적 관점에서 원 형상을 갖는 경우, 연결 개구(h1)의 지름은 연결 기둥(51)의 지름보다 짧을 수 있다. 시드-배리어 층(SM1)의 하부는 연결 개구(h1) 내에 위치할 수 있다. 시드-배리어 층(SM1)의 하부의 수평 방향으로의 길이는 연결 기둥(51)의 수평 방향으로의 길이보다 짧을 수 있다. 이에 대한 상세한 내용은 도 12 및 도 15를 참고하여 후술하도록 한다.
시드-배리어 층(SM1)의 일부는 연결 기둥(51)의 제2 금속부(513) 상에 위치할 수 있다. 또한 시드-배리어 층(SM1)의 일부는 경계층(DL1) 상에 위치할 수 있다. 시드-배리어 층(SM1)은 연결 기둥(51)과 재배선 금속 패턴(RM1)을 서로 전기적으로 연결시킬 수 있다. 시드-배리어 층(SM1)은 도전성 물질을 포함할 수 있다. 예를 들어, 시드-배리어 층(SM1)은 구리(Cu) 및/또는 티타늄(Ti) 등을 포함할 수 있다.
재배선 금속 패턴(RM1)은 시드-배리어 층(SM1) 상에 위치할 수 있다. 재배선 금속 패턴(RM1)은 도전성 물질을 포함할 수 있다. 예를 들어, 재배선 금속 패턴(RM1)은 구리(Cu) 등을 포함할 수 있다. 재배선 금속 패턴(RM1)은 시드-배리어 층(SM1)을 통해 연결 기둥(51)에 전기적으로 연결될 수 있다.
제1 절연층(DL2)은 재배선 금속 패턴(RM1)을 덮을 수 있다. 제1 절연층(DL2)은 재배선 금속 패턴(RM1)을 다른 구성으로부터 절연시킬 수 있다. 실시 예들에서, 제1 절연층(DL2)은 감광성 폴리머를 포함할 수 있다. 보다 구체적으로, 제1 절연층(DL2)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머 및/또는 벤조시클로부텐(benzocyclobutene)계 폴리머 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 제1 절연층(DL2)은 다른 물질을 포함할 수도 있다.
제2 시드-배리어 층(SM2)은 재배선 금속 패턴(RM1) 상에 위치할 수 있다. 제2 시드-배리어 층(SM2)은 시드-배리어 층(SM1)과 실질적으로 동일 또는 유사한 물질을 포함할 수 있다. 제2 시드-배리어 층(SM2)은 제2 재배선 금속 패턴(RM2)과 재배선 금속 패턴(RM1)을 전기적으로 연결시킬 수 있다.
제2 재배선 금속 패턴(RM2)은 제2 시드-배리어 층(SM2) 상에 위치할 수 있다. 제2 재배선 금속 패턴(RM2)은 재배선 금속 패턴(RM1)과 실질적으로 동일 또는 유사한 물질을 포함할 수 있다. 제2 재배선 금속 패턴(RM2)은 제2 시드-배리어 층(SM2)을 통해 재배선 금속 패턴(RM1)과 전기적으로 연결될 수 있다.
제2 절연층(DL3)은 제2 재배선 금속 패턴(RM2)의 측면을 덮을 수 있다. 제2 절연층(DL3)은 제1 절연층(DL2)과 실질적으로 동일 또는 유사한 물질을 포함할 수 있다.
도 4는 도 1의 실시 예들에 따른 반도체 패키지에서 1B 부분을 확대한 모습을 나타낸 단면도이다.
도 4를 참고하면, 정렬 기둥(53)은 제1 금속부(531) 및 제2 금속부(533)를 포함할 수 있다. 정렬 기둥(53)의 제1 금속부(531)는 도 3을 참고하여 설명한 연결 기둥(51)의 제1 금속부(511)와 실질적으로 동일 또는 유사할 수 있다. 정렬 기둥(53)의 제2 금속부(533)는 도 3을 참고하여 설명한 연결 기둥(51)의 제2 금속부(513)와 실질적으로 동일 또는 유사한 물질을 포함할 수 있다. 제2 금속부(533)의 상면(53u)은 정렬 기둥(53)의 상면이 될 수 있다. 제2 금속부(533)의 상면(53u)의 레벨은 몰딩막(M)의 상면(MU)의 레벨보다 낮을 수 있다. 예를 들어, 제2 금속부(533)의 상면(53u)의 레벨과 몰딩막(M)의 상면(MU)의 레벨 사이의 높이 차이(r')는 약 5 μm 이하일 수 있다. 보다 구체적으로, 제2 금속부(513)의 상면(51u)의 레벨과 몰딩막(M)의 상면(MU)의 레벨 사이의 높이 차이(r')는 약 3 μm 이하일 수 있다.
경계층(DL1)은 정렬 개구(h2)를 더 제공할 수 있다. 정렬 개구(h2)는 정렬 기둥(53) 상에 위치할 수 있다. 정렬 개구(h2)는 제2 금속부(533)의 상면(53u)을 평면적 관점에서 노출시킬 수 있다. 보다 구체적으로, 정렬 개구(h2)는 제2 금속부(533)의 상면(53u)이 경계층(DL1)에 의해 전부 덮이지 아니하도록, 제2 금속부(533)의 일부를 평면적 관점에서 노출시킬 수 있다. 이에 의해 제2 금속부(533)의 상면(53u)은 경계층(DL1)이 아닌 제1 절연층(DL2)과 접할 수 있다. 보다 구체적으로, 제2 금속부(533)의 상면(53u)의 전체가 제1 절연층(DL2)과 완전히 접할 수 있다. 정렬 개구(h2)의 수평 방향으로의 길이는 정렬 기둥(53)의 수평 방향으로의 길이보다 길 수 있다. 예를 들어, 정렬 기둥(53) 및 정렬 개구(h2)가 평면적 관점에서 원 형상을 갖는 경우, 정렬 개구(h2)의 지름은 정렬 기둥(53)의 지름보다 길 수 있다. 이에 의해 제2 금속부(533)의 상면(53u) 전체가 제1 절연층(DL2)에 접할 수 있다. 또한 몰딩막(M)의 상면(MU)의 일부도 정렬 개구(h2)에 의해 평면적 관점에서 노출될 수 있다. 몰딩막(M)의 상면(MU)의 일부도 제1 절연층(DL2)에 접할 수 있다. 이에 대한 상세한 내용은 도 13 등을 참고하여 후술하도록 한다.
도 5는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 5를 참고하면, 반도체 패키지 제조방법(S)은 도전성 기둥을 형성하는 것(S1), 도전성 기둥의 일부를 식각하는 것(S2), 경계층을 형성하는 것(S3), 경계층을 패터닝하는 것(S4), 경계층을 경화하는 것(S5), 시드-배리어 층을 형성하는 것(S6), 희생 절연층을 형성하는 것(S7), 희생 절연층을 패터닝하는 것(S8), 재배선 금속 패턴을 형성하는 것(S9), 희생 절연층을 제거하는 것(S10), 시드-배리어 층의 일부를 식각하는 것(S11), 제1 절연층을 형성하는 것(S12), 제2 재배선 금속 패턴을 형성하는 것(S13), 제2 절연층을 형성하는 것(S14) 및 상부 패키지를 결합시키는 것(S15)을 포함할 수 있다.
이하에서, 도 6 내지 도 25를 참고하여 반도체 패키지 제조방법(S)의 각 단계를 상세히 서술하도록 한다.
도 6 내지 도 25는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법에 의해 반도체 패키지를 제조하는 과정을 순차적으로 나타낸 단면도이다.
도 6 및 도 5를 참고하면, 기판(1)은 칩 연결 패드(11x2)를 더 포함할 수 있다. 반도체 칩(3)은 칩 연결 볼(3s)을 포함할 수 있다. 칩 연결 볼(3s)은 칩 연결 패드(11x2)에 결합될 수 있다. 언더필(ud) 등이 칩 연결 볼(3s) 및/또는 칩 연결 패드(11x2) 등을 감쌀 수 있다.
도전성 기둥을 형성하는 것(S1)에서 연결 기둥(51) 및 정렬 기둥(53)이 형성될 수 있다. 연결 기둥(51) 및 정렬 기둥(53)은 전기 도금 공정 등을 통해 형성될 수 있으나, 이에 한정하는 것은 아니다.
연결 기둥(51)은 제1 금속부(511) 및 제2 금속부(513) 외에, 제3 금속부(515)를 더 포함할 수 있다. 제3 금속부(515)는 제2 금속부(513) 상에 위치할 수 있다. 정렬 기둥(53)은 제1 금속부(531) 및 제2 금속부(533) 외에, 제3 금속부(535)를 더 포함할 수 있다. 제3 금속부(535)는 제2 금속부(533) 상에 위치할 수 있다.
도 7을 참고하면, 연결 기둥(51)의 제3 금속부(515)의 상면(51u')은 몰딩막(M)의 상면(MU)과 실질적으로 동일 또는 유사한 평면 상에 위치할 수 있다.
도 8 및 도 5를 참고하면, 도전성 기둥의 일부를 식각하는 것(S2)은 연결 기둥(51) 및 정렬 기둥(53)의 상측 일부를 식각하는 것을 포함할 수 있다. 식각 공정은 습식 식각 공정을 포함할 수 있다. 식각 공정은 연결 기둥(51)의 제2 금속부(513) 및 정렬 기둥(53)의 제2 금속부(533)가 노출될 때까지 계속될 수 있다. 연결 기둥(51)의 제2 금속부(513) 및 정렬 기둥(53)의 제2 금속부(533)가 연결 기둥(51)의 제1 금속부(511) 및 정렬 기둥(53)의 제1 금속부(531)를 구성하는 물질에 대해 식각 선택성을 가지는 경우, 식각은 연결 기둥(51)의 제2 금속부(513) 및 정렬 기둥(53)의 제2 금속부(533)가 노출될 경우 더 이상 진행되지 아니할 수 있다. 연결 기둥(51)의 제3 금속부(515, 도 6 참고) 및 정렬 기둥(53)의 제3 금속부(535, 도 6 참고)는 제거될 수 있다.
도 9를 참고하면, 식각 공정에 의해 연결 기둥(51)의 제3 금속부(515)가 제거되어 연결 기둥(51)의 제2 금속부(513)가 노출될 수 있다. 제2 금속부(513)의 상면(51u)의 레벨은 몰딩막(M)의 상면(MU)의 레벨보다 낮을 수 있다.
도 10 및 도 5를 참고하면, 경계층을 형성하는 것(S3)은 몰딩막(M), 연결 기둥(51)의 제2 금속부(513) 및 정렬 기둥(53)의 제2 금속부(533) 상에 예비 경계층(DL1')을 형성하는 것을 포함할 수 있다. 예비 경계층(DL1')을 형성하는 것은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다.
도 11 및 도 5를 참고하면, 경계층을 패터닝하는 것(S4)은 예비 경계층(DL1')을 패터닝하여 개구를 형성하는 것을 포함할 수 있다. 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 현상 공정은 포지티브 톤 현상 공정 또는 네거티브 톤 현상 공정일 수 있다. 패터닝된 경계층은 패터닝 경계층(DL1'')이라 칭할 수 있다.
도 12를 참고하면, 패터닝된 경계층(DL1'')은 연결 개구(h1)를 제공할 수 있다. 연결 개구(h1)에 의해 연결 기둥(51)의 상면(51u)은 평면적 관점에서 노출될 수 있다. 연결 개구(h1)의 수평 방향으로의 길이(d2)는 연결 기둥(51)의 수평 방향으로의 길이(d1)보다 짧을 수 있다. 따라서 연결 기둥(51)의 상면(51u)의 일부는 노출되지 아니하고, 패터닝된 경계층(DL1'')에 의해 덮여 있을 수 있다.
도 13을 참고하면, 패터닝된 경계층(DL1'')은 정렬 개구(h2)를 제공할 수 있다. 정렬 개구(h2)에 의해 정렬 기둥(53)의 상면(53u)은 평면적 관점에서 노출될 수 있다. 정렬 개구(h2)의 수평 방향으로의 길이(d2')는 정렬 기둥(53)의 수평 방향으로의 길이(d1')보다 길 수 있다. 따라서 정렬 기둥(53)의 상면(53u)의 전부가 평면적 관점에서 노출될 수 있다. 또한 몰딩막(M)의 상면(MU)의 일부도 정렬 개구(h2)에 의해 평면적 관점에서 노출될 수 있다.
도 14 및 도 5를 참고하면, 경계층을 경화하는 것(S5)은 패터닝된 경계층(DL1'', 도 11 등 참고)을 경화하는 것을 포함할 수 있다. 경화가 완료되면 도 2 등을 참고하여 설명한 경계층(DL1)이 완성될 수 있다.
도 15를 참고하면, 경계층(DL1)은 경화 과정에서 변형될 수 있다. 예를 들어, 연결 개구(h1)를 정의하는 부분에서 경계층(DL1)의 측벽이 변형될 수 있다. 경계층(DL1)의 측벽은 수직 방향과 경사를 형성하도록 무너질 수 있다. 연결 개구(h1)의 수평 방향으로의 길이(d3)는 다소 변할 수 있다.
도 16 및 도 5를 참고하면, 시드-배리어 층을 형성하는 것(S6)은 경계층(DL1), 연결 기둥(51)의 제2 금속부(513) 및 정렬 기둥(53)의 제2 금속부(533) 상에 예비 시드-배리어 층(SM1')을 형성하는 것을 포함할 수 있다. 예비 시드-배리어 층(SM1')은 경계층(DL1), 연결 기둥(51)의 제2 금속부(513) 및 정렬 기둥(53)의 제2 금속부(533)의 상면을 컨포말하게 덮을 수 있다. 시드-배리어 층을 형성하는 것(S6)은 증착 공정 등을 통해 진행될 수 있다.
도 17 및 도 5를 참고하면, 희생 절연층을 형성하는 것(S7)은 예비 시드-배리어 층(SM1') 상에 희생 절연층(PR)을 형성하는 것을 포함할 수 있다. 희생 절연층(PR)은 감광성 폴리머를 포함할 수 있다. 보다 구체적으로, 희생 절연층(PR)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머 및/또는 벤조시클로부텐(benzocyclobutene)계 폴리머 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 희생 절연층(PR)은 다른 물질을 포함할 수도 있다. 희생 절연층(PR)을 형성하는 것은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다.
다시 도 5를 참고하면, 희생 절연층을 패터닝하는 것(S8)은 노광 및 현상 공정에 의해 진행될 수 있다. 현상 공정은 포지티브 톤 현상 공정 또는 네거티브 톤 현상 공정일 수 있다. 희생 절연층을 패터닝하는 것(S8)은 희생 절연층 상에 포토 마스크를 정렬하는 것, 희생 절연층에 노광 공정을 실시하는 것 및 노광된 희생 절연층에 현상 공정을 실시하는 것을 포함할 수 있다.
다시 도 17을 참고하면, 희생 절연층 상에 포토 마스크를 정렬하는 것은 정렬 기준을 찾는 것을 포함할 수 있다. 정렬 기준을 찾는 것은 정렬 카메라(C)가 정렬 기둥(53) 상에 배치되는 것을 포함할 수 있다. 정렬 카메라(C)는 정렬 기둥(53) 상에서 정렬 기준을 찾을 수 있다. 정렬 카메라(C)는 희생 절연층(PR)을 투과하는 전자기파를 사용하여, 희생 절연층(PR) 밑의 예비 시드-배리어 층(SM1')을 인식할 수 있다.
도 18을 참고하면, 연결 기둥(51) 상에는 경계층(DL1)이 위치할 수 있다. 경계층(DL1)은 경화 공정에 의하여 형상이 변형된 상태일 수 있다. 형상이 변형된 경계층(DL1) 상에 형성된 예비 시드-배리어 층(SM1')은 기울어져 있을 수 있다. 보다 구체적으로, 연결 기둥(51) 상에서 예비 시드-배리어 층(SM1')의 측면(SMw1)은 상면(SMu1)과 수직이 아닐 수 있다.
도 19를 참고하면, 정렬 기둥(53) 상에는 경계층(DL1)이 위치하지 아니할 수 있다. 정렬 개구(h2)에 의해 정렬 기둥(53)의 상면(53u) 전체 및 몰딩막(M)의 상면(MU)이 예비 시드-배리어 층(SM1')에 접할 수 있다. 몰딩막(M)의 상면(MU)에 접하는 부분의 예비 시드-배리어 층(SM1')의 상면(SMu2)과, 제2 금속부(533)의 상면(53u)에 접하는 부분의 예비 시드-배리어 층(SM1')의 측면(SMw2)은, 실질적으로 수직일 수 있다. 따라서 정렬 기둥(53)의 상면(53u) 및 몰딩막(M)의 상면(MU)에 접하는 예비 시드-배리어 층(SM1')이 정렬 기준이 될 수 있다. 정렬 카메라(C, 도 17 참고)는 정렬 기둥(53) 상에서 예비 시드-배리어 층(SM1')의 측면(SMw2)과 상면(SMu2)이 형성하는 수직 단차를 인식할 수 있다. 정렬 카메라(C)는 연결 기둥(51, 도 18 참고) 상에 있을 때보다, 정렬 기둥(53) 상에 있을 때 단차를 더욱 정확하게 인식할 수 있다. 따라서 정렬 카메라(C)는 정렬 기둥(53) 상에서 정렬 기준을 정확하게 인식하여, 포토 마스크를 배치할 위치를 알아낼 수 있다. 포토 마스크는 하부 반도체 상에서 정확한 위치에 정렬될 수 있다.
도 20을 참고하면, 정렬 기준에 의해 정렬된 포토 마스크에 의해, 희생 절연층이 패터닝될 수 있다. 패터닝된 희생 절연층(PPR)은 연결 기둥(51) 상에 패턴(PRa)을 제공할 수 있다. 패턴(PRa)은 예비 시드-배리어 층(SM1')의 일부를 노출시킬 수 있다.
도 21 및 도 5를 참고하면, 재배선 금속 패턴을 형성하는 것(S9)은 패터닝된 희생 절연층(PPR)의 패턴(PRa) 내에 재배선 금속 패턴(RM1)을 형성하는 것을 포함할 수 있다. 재배선 금속 패턴을 형성하는 것(S9)은 전기 도금 공정에 의해 수행될 수 있다. 전기 도금 공정에서, 예비 시드-배리어 층(SM1')은 전극의 기능을 수행할 수 있다.
도 22 및 도 5를 참고하면, 희생 절연층을 제거하는 것(S10)은 예비 시드-배리어 층(SM1') 상에서 패터닝된 희생 절연층(PPR, 도 21 참고)을 제거하는 것을 포함할 수 있다. 희생 절연층을 제거하는 것(S10)은 스트립 공정 등에 의해 수행될 수 있다.
도 23 및 도 5를 참고하면, 시드-배리어 층의 일부를 식각하는 것(S11)은 재배선 금속 패턴(RM1) 밑 부분을 제외하고 예비 시드-배리어 층(SM1', 도 22 참고)을 제거하는 것을 포함할 수 있다. 시드-배리어 층의 일부를 식각하는 것(S11)은 습식 식각에 의해 수행될 수 있다.
도 24를 참고하면, 재배선 금속 패턴(RM1) 밑 부분에 식각되지 아니한 시드-배리어 층(SM1)이 남아있을 수 있다.
도 25 및 도 5를 참고하면, 제1 절연층을 형성하는 것(S12)은 재배선 금속 패턴(RM1) 및 경계층(DL1)을 덮는 제1 절연층(DL2)을 형성하는 것을 포함할 수 있다. 제1 절연층을 형성하는 것(S12)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다.
제2 재배선 금속 패턴을 형성하는 것(S13)은 재배선 금속 패턴을 형성하는 것(S9, 도 5 및 도 21 참고)과 실질적으로 동일 또는 유사하게 진행될 수 있다. 제2 절연층을 형성하는 것(S14)은 제1 절연층을 형성하는 것(S12, 도 5 및 도 25 참고)과 실질적으로 동일 또는 유사하게 진행될 수 있다. 상부 패키지를 결합시키는 것(S15)은 상부 재배선층(UR, 도 1 참고) 상에 상부 패키지(UP, 도 1 참고)를 결합시키는 것을 포함할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 정렬 기둥 상에서 정렬 개구를 통해 몰딩막의 일부를 노출시킨 뒤 경계층을 경화시킬 수 있다. 노출된 몰딩막 상에 형성되는 예비 시드-배리어 층은 정확한 단차를 가지고 형성될 수 있다. 하부 패키지 상에 재배선 금속 패턴을 형성하기 위한 희생 절연층의 패터닝을 정확하게 수행할 수 있다. 보다 구체적으로, 희생 절연층을 패터닝 하기 위한 포토 마스크를 하부 패키지 상에서 정확하게 정렬시킬 수 있다. 따라서 재배선층이 정확한 위치에 형성될 수 있다. 이에 따라 반도체 패키지 제조 공정의 수율이 향상될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 도전성 기둥에 대해 먼저 식각 공정을 수행하므로, 몰딩막의 상면보다 도전성 기둥의 상면의 높이가 낮을 수 있다. 따라서 재배선 금속 패턴 또는 시드-배리어 층과 연결 기둥의 상면은 몰딩막의 상면보다 낮은 위치에서 접촉될 수 있다. 이에 따라 접촉면이 몰딩막에 의해 보호될 수 있다. 따라서 따라서 재배선 금속 패턴 또는 시드-배리어 층과 연결 기둥의 접촉이 안정적으로 확보될 수 있다.
도 26은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 25를 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의상 설명을 생략할 수 있다.
도 26을 참고하면, 도 1 등을 참고하여 설명한 기판(1)이 제1 하부 재배선 기판(BR1)을 포함할 수 있다. 즉, 하부 패키지(BP) 밑에 PCB 기판이 아닌 제1 하부 재배선 기판(BR1)이 결합될 수 있다. 실시 예들에서, 제1 하부 재배선 기판(BR1)이 형성된 후, 제1 하부 재배선 기판(BR1) 상에 반도체 칩(3)이 배치될 수 있다.
도 27은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 26을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의상 설명을 생략할 수 있다.
도 27을 참고하면, 도 26을 참고하여 설명한 제1 하부 재배선 기판(BR1)을 제2 하부 재배선 기판(BR2)이 대체할 수 있다. 몰딩막(M) 내에 반도체 칩(3)이 먼저 배치된 후, 몰딩막(M)의 밑면에 제2 하부 재배선 기판(BR2)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
BP: 하부 패키지
UR: 상부 재배선층
UP: 상부 패키지
1: 기판
3: 반도체 칩
5: 도전성 기둥
51: 연결 기둥
53: 정렬 기둥
h1: 연결 개구
h2: 정렬 개구
M: 몰딩막
DL1: 경계층
DL2: 제1 절연층
DL3: 제2 절연층
SM1: 시드-배리어 층
SM2: 제2 시드-배리어 층
RM1: 재배선 금속 패턴
RM2: 제2 재배선 금속 패턴

Claims (10)

  1. 하부 패키지; 및
    상기 하부 패키지 상의 상부 재배선층; 을 포함하되,
    상기 하부 패키지는:
    기판;
    상기 기판 상의 반도체 칩;
    상기 기판에서 위로 연장되며 상기 반도체 칩과 이격 배치된 도전성 기둥; 및
    상기 기판 상에 위치하되, 상기 반도체 칩 및 상기 도전성 기둥의 측면을 감싸는 몰딩막; 을 포함하며,
    상기 도전성 기둥은:
    상기 기판과 상기 상부 재배선층을 전기적으로 연결하는 연결 기둥; 및
    상기 연결 기둥과 이격된 정렬 기둥; 을 포함하고,
    상기 상부 재배선층은:
    상기 연결 기둥과 전기적으로 연결되는 재배선 금속 패턴; 및
    상기 재배선 금속 패턴의 상면에 접하는 제1 절연층; 을 포함하되,
    상기 정렬 기둥의 상면은 상기 제1 절연층과 접촉하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 정렬 기둥의 상면의 전체가 상기 제1 절연층과 접촉하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 상부 재배선층은 상기 몰딩막과 상기 제1 절연층 사이의 경계층을 더 포함하되,
    상기 경계층은 상기 정렬 기둥의 상면을 평면적 관점에서 노출시키는 정렬 개구를 제공하며,
    상기 정렬 개구의 수평 방향으로의 길이는 상기 정렬 기둥의 수평 방향으로의 길이보다 긴 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 연결 기둥 및 상기 정렬 기둥의 각각은:
    상기 기판에서 위로 연장되는 제1 금속부; 및
    상기 제1 금속부 상의 제2 금속부; 를 포함하고,
    상기 제1 금속부와 상기 제2 금속부는 서로 다른 물질을 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제2 금속부의 상면의 레벨은 상기 몰딩막의 상면의 레벨보다 낮은 반도체 패키지.
  6. 하부 패키지;
    상기 하부 패키지 상의 상부 재배선층; 및
    상기 상부 재배선층 상의 상부 패키지; 를 포함하되,
    상기 하부 패키지는:
    기판;
    상기 기판 상의 반도체 칩;
    상기 기판에서 위로 연장되며 상기 반도체 칩과 이격 배치된 도전성 기둥; 및
    상기 기판 상에 위치하되, 상기 반도체 칩의 측면 및 상기 도전성 기둥의 측면을 감싸는 몰딩막; 을 포함하며,
    상기 도전성 기둥은:
    상기 기판과 상기 상부 재배선층을 전기적으로 연결하는 연결 기둥; 및
    상기 기판 상에서 상기 연결 기둥과 이격된 정렬 기둥; 을 포함하고,
    상기 상부 재배선층은:
    상기 몰딩막 상의 경계층;
    상기 연결 기둥과 전기적으로 연결되는 재배선 금속 패턴; 및
    상기 경계층과 상기 재배선 금속 패턴 상의 제1 절연층; 을 포함하되,
    상기 정렬 기둥은 상기 재배선 금속 패턴과 전기적으로 절연되는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 정렬 기둥의 상면의 전체는 상기 제1 절연층과 접촉하는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 상부 재배선층은 상기 재배선 금속 패턴과 상기 연결 기둥의 상면 사이의 시드-배리어 층을 더 포함하되,
    상기 시드-배리어 층은 상기 연결 기둥의 상면과 접하며,
    상기 시드-배리어 층은 상기 재배선 금속 패턴과 다른 물질을 포함하는 반도체 패키지.
  9. 기판;
    상기 기판 상의 반도체 칩;
    상기 기판에서 위로 연장되며 상기 반도체 칩과 이격 배치된 복수 개의 도전성 기둥;
    상기 기판 상에 위치하되, 상기 반도체 칩 및 상기 복수 개의 도전성 기둥의 각각의 측면을 감싸는 몰딩막; 및
    상기 몰딩막 상의 상부 재배선층; 을 포함하며,
    상기 복수 개의 도전성 기둥의 각각은:
    상기 기판에서 위로 연장되는 제1 금속부; 및
    상기 제1 금속부 상의 제2 금속부; 를 포함하고,
    상기 제1 금속부 및 상기 제2 금속부는 서로 다른 물질을 포함하되,
    상기 제2 금속부의 상면의 레벨은 상기 몰딩막의 상면의 레벨보다 낮은 반도체 패키지.
  10. 제 14 항에 있어서,
    상기 상부 재배선층은:
    상기 연결 기둥과 전기적으로 연결되는 재배선 금속 패턴;
    상기 재배선 금속 패턴의 상면에 접하는 제1 절연층; 및
    상기 재배선 금속 패턴과 상기 제2 금속부의 상면 사이의 시드-배리어 층; 을 포함하되,
    상기 시드-배리어 층은 상기 제2 금속부의 상면과 접하며,
    상기 시드-배리어 층은 상기 재배선 금속 패턴과 다른 물질을 포함하는 반도체 패키지.

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