DE102014112433A1 - Ausrichtungsmarkierungs-Design für Gehäuse - Google Patents

Ausrichtungsmarkierungs-Design für Gehäuse Download PDF

Info

Publication number
DE102014112433A1
DE102014112433A1 DE102014112433.2A DE102014112433A DE102014112433A1 DE 102014112433 A1 DE102014112433 A1 DE 102014112433A1 DE 102014112433 A DE102014112433 A DE 102014112433A DE 102014112433 A1 DE102014112433 A1 DE 102014112433A1
Authority
DE
Germany
Prior art keywords
alignment mark
housing
vias
molding compound
device die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102014112433.2A
Other languages
English (en)
Other versions
DE102014112433B4 (de
Inventor
Li-Hsien HUANG
Hsien-Wei Chen
Ching-Wen Hsiao
Der-Chyang Yeh
Chen-Hua Yu
Shin-puu Jeng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102014112433A1 publication Critical patent/DE102014112433A1/de
Application granted granted Critical
Publication of DE102014112433B4 publication Critical patent/DE102014112433B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/5442Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54433Marks applied to semiconductor devices or parts containing identification or tracking information
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486Located on package parts, e.g. encapsulation, leads, package substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076Shape of the containers
    • H01L2225/1082Shape of the containers for improving alignment between containers, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1431Logic devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • H01L2924/1435Random access memory [RAM]
    • H01L2924/1436Dynamic random-access memory [DRAM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • H01L2924/1435Random access memory [RAM]
    • H01L2924/1437Static random-access memory [SRAM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Gehäuse umfasst einen Vorrichtungs-Die, eine Formmasse, die den Vorrichtungs-Die gießt, eine Durchkontaktierung, die die Formmasse durchstößt, und eine Ausrichtungsmarkierung, die die Formmasse durchstößt. Eine Umverteilungsleitung liegt auf einer Seite der Formmasse. Die Umverteilungsleitung ist mit der Durchkontaktierung elektrisch verbunden.

Description

  • BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISE
  • Diese Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten U. S.-Patentanmeldung: Anmeldungs-Seriennr.: 62/004 365, eingereicht am 29. Mai 2014, mit dem Titel ”Through Integrated Fan-out Via Alignment Mark Structure”; diese Anmeldung wird hiermit durch Bezugnahme aufgenommen.
  • HINTERGRUND
  • Die Herstellung von modernen Schaltungen beinhaltet üblicherweise mehrere Schritte. Integrierte Schaltungen werden zuerst auf einem Halbleiterwafer hergestellt, der mehrere identische Halbleiterchips umfasst, die jeweils integrierte Schaltungen umfassen. Die Halbleiterchips werden dann von dem Wafer gesägt und gekapselt. Die Kapselungsverfahren haben zwei Hauptziele: empfindliche Halbleiterchips zu schützen und interne integrierte Schaltungen mit externen Pins zu verbinden.
  • Durch die gestiegene Nachfrage nach mehr Funktionen wurde Package-on-Package-(PoP)-Technologie entwickelt, bei der zwei oder mehr Gehäuse gebondet werden, um die Integrationsfähigkeit der Gehäuse zu erhöhen. Mit einem hohen Integrationsgrad wird die elektrische Leistungsfähigkeit des sich ergebenden PoP-Gehäuses verbessert, aufgrund von verkürzten Verbindungswegen zwischen Komponenten. Indem PoP-Technologie verwendet wird, wird das Gehäuse-Design flexibler und weniger komplex. Time-to-Market wird auch verringert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
  • 1 bis 14 sind Schnittansichten und Draufsichten von Zwischenstufen bei der Herstellung von Gehäusen, in Übereinstimmung mit einigen Ausführungsformen;
  • 15 bis 19 sind Draufsichten von beispielhaften Gehäusen, die Durchkontaktierungen und Ausrichtungsmarkierungen umfassen, in Übereinstimmung mit einigen Ausführungsformen; und
  • 20 zeigt einen Verfahrensfluss bei der Ausbildung eines Gehäuses, in Übereinstimmung mit einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und Ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • 1 bis 14 zeigen Schnittansichten und Draufsichten von Zwischenstufen bei der Herstellung eines Gehäuses, in Übereinstimmung mit einigen Ausführungsformen. Die Schritte, die in 1 bis 14 gezeigt sind, sind auch schematisch in dem Verfahrensfluss 300 gezeigt, der in 20 gezeigt ist. In der nachfolgenden Beschreibung werden die Verfahrensschritte beschrieben, die in 1 bis 14 gezeigt sind, wobei auf die Verfahrensschritte in 20 Bezug genommen wird.
  • 1 zeigt einen Träger 20 und eine Ablöseschicht 22, die auf dem Träger ausgebildet ist. Der Träger 20 kann ein Glasträger, ein Keramikträger oder Ähnliches sein. Der Träger 20 kann eine runde Form in der Draufsicht haben und kann die Größe eines Siliziumwafers haben. Der Träger 20 kann beispielsweise einen Durchmesser von 8 Zoll, von 12 Zoll oder Ähnlichem haben. Die Ablöseschicht 22 kann aus einem polymerbasierten Material ausgebildet sein (etwa einem Licht-in-Wärme-Umwandlungs-(LTHC)-Material), das zusammen mit dem Träger 20 von den darüber liegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten ausgebildet werden. In einigen Ausführungsformen wird die Ablöseschicht 22 aus einem epoxidbasierten Material zur thermischen Ablösung ausgebildet. In anderen Ausführungsformen ist die Ablöseschicht 22 aus Ultraviolett-(UV)-Klebstoff ausgebildet. Die Ablöseschicht 22 kann als Flüssigkeit verteilt werden und ausgehärtet werden. In alternativen Ausführungsformen ist die Ablöseschicht 22 ein Laminatfilm und wird auf den Träger 20 laminiert. Die obere Fläche der Ablöseschicht 22 wird eingeebnet und hat einen hohen Grad an Koplanarität.
  • Eine dielektrische Schicht 24 wird auf der Ablöseschicht 22 ausgebildet. In einigen Ausführungsformen wird die dielektrische Schicht 24 aus einem Polymer ausgebildet, das auch ein lichtempfindliches Material sein kann, etwa Polybenzoxazole (PBO), Polyimid, Benzocyclobuten (BCB) oder Ähnliches, das leicht mittels eines Photolithographieverfahrens strukturiert werden kann. In alternativen Ausführungsformen wird die dielektrische Schicht 24 aus einem Nitrid ausgebildet, etwa Siliziumnitrid, einem Oxid wie Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG) oder Ähnlichem.
  • Mit Bezug auf 2 werden Umverteilungsleitungen (RDLs) 26 über der dielektrischen Schicht 24 ausgebildet. Die RDLs 26 werden auch als rückseitige RDLs bezeichnet, da sie an der Rückseite eines Vorrichtungs-Dies 36 (5A) liegen. Die RDLs 26 können RDLs 26B umfassen und können (eine) RDL(s) 26A umfassen, müssen es aber nicht, die, wenn sie ausgebildet werden, elektrisch mit den nachfolgend ausgebildeten Ausrichtungsmarkierungen verbunden werden. Das Ausbilden der RDLs 26 kann das Ausbilden einer Keimschicht (nicht gezeigt) über der dielektrischen Schicht 24 umfassen, das Ausbilden einer strukturierten Maske (nicht gezeigt), etwa eines Photoresists, über der Keimschicht und nachfolgend das Ausführen einer Metallplattierung auf der freiliegenden Keimschicht. Die strukturierte Maske und die Abschnitte der Keimschicht, die durch die strukturierte Maske bedeckt sind, werden dann entfernt, was die RDLs 26 übrig lässt, wie in 2 gezeigt ist. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann beispielsweise mittels physikalischer Gasphasenabscheidung (PVD) ausgebildet werden. Das Plattieren kann beispielsweise mittels stromfreiem Plattieren ausgeführt werden.
  • Mit Bezug auf 3 wird eine dielektrische Schicht 28 auf den RDLs 26 ausgebildet. Die untere Fläche der dielektrischen Schicht 28 kann in Kontakt mit den oberen Flächen der RDLs 26 und der dielektrischen Schicht 24 sein. In einigen Ausführungsformen wird die dielektrische Schicht 28 aus einem Polymer ausgebildet, das ein lichtempfindliches Material sein kann, etwa PBO, Polyimid, BDB oder Ähnliches. In alternativen Ausführungsformen wird die dielektrische Schicht 28 aus einem Nitrid ausgebildet, etwa Siliziumnitrid, einem Oxid wie Siliziumoxid, PSG, BSG; BPSG oder Ähnlichem. Die dielektrische Schicht 28 wird dann strukturiert, um Öffnungen 30 darin auszubilden. Dadurch werden die RDLs 26 durch die Öffnungen 30 in der dielektrischen Schicht 28 freigelegt. Die Öffnungen 30 umfassen 30B und können 30A umfassen, müssen es aber nicht. Wenn die RDLs 26A beispielsweise nicht ausgebildet werden, werden die Öffnungen 30A auch nicht ausgebildet.
  • Mit Bezug auf 4A werden Metallsäulen 32 (einschließlich 32A und 32B) ausgebildet. In der Beschreibung werden die Metallsäulen 32 alternativ als Durchkontaktierungen 32 bezeichnet, da die Metallsäulen 32 die nachfolgend ausgebildete Formmasse durchstoßen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden die Durchkontaktierungen 32 durch Plattieren ausgebildet. Das Plattieren der Durchkontaktierungen 32 kann das Ausbilden einer leeren Keimschicht (nicht gezeigt), die sich in die Öffnungen 30 erstreckt, über der Schicht 28 umfassen, das Ausbilden und Strukturieren eines Photoresist (nicht gezeigt) und das Plattieren der Durchkontaktierungen 32 auf den Abschnitten der Keimschicht, die durch die Öffnungen in dem Photoresist freigelegt sind. Das Photoresist und die Abschnitte der Keimschicht, die durch das Photoresist bedeckt wurden, werden dann entfernt. Das Material der Durchkontaktierungen 32 kann Kupfer, Aluminium oder Ähnliches umfassen. Die Durchkontaktierungen 32 haben die Form von Stäben. Die Formen in der Draufsicht der Durchkontaktierungen 32 können Kreise, Rechtecke, Quadrate, Sechsecke oder Ähnliches sein.
  • Die Durchkontaktierungen 32 umfassen 32A und 32B. 4B zeigt eine Draufsicht der Durchkontaktierungen 32A und 32B. In einigen Ausführungsformen sind die Durchkontaktierungen 32B als Reihen und Spalten angeordnet. Die äußeren Ränder der äußersten Durchkontaktierungen 32B können einen Bereich 34 definieren, der nachfolgend als Designbereich 34 bezeichnet wird. Keine Durchkontaktierungen 32B und RDLs werden außerhalb des Designbereichs 34 ausgebildet und kein Vorrichtungs-Die wird außerhalb des Designbereichs 34 angeordnet. Die Durchkontaktierungen 32B werden verwendet, um Einrichtungen auf entgegengesetzten Enden der Durchkontaktierungen 32B unter einander elektrisch zu verbinden. Die Durchkontaktierungen 32A auf der anderen Seite werden als Ausrichtungsmarkierungen verwendet und werden manchmal als Ausrichtungsmarkierungen 32A bezeichnet. Die Durchkontaktierungen 32A müssen nicht verwendet werden, um Vorrichtungen und Elemente elektrisch zu verbinden.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden die Durchkontaktierungen 32A außerhalb des Designbereichs 34 angeordnet. In Übereinstimmung mit alternativen Ausführungsformen können die Durchkontaktierungen 32A auch innerhalb des Designbereichs 34 angeordnet sein. In manchen Ausführungsformen können die Durchkontaktierungen 32A eine andere Form in der Draufsicht und/oder eine andere Größe als die Durchkontaktierungen 32B haben, um leicht identifiziert zu werden. Wie in 4B gezeigt ist, haben die Durchkontaktierungen 32A beispielsweise eine rechteckige oder quadratische Form in der Draufsicht, während die Durchkontaktierungen 32B eine runde Form in der Draufsicht haben.
  • 5A zeigt das Anordnen der Vorrichtungs-Dies 36. Der Vorrichtungs-Die 36 ist an der dielektrischen Schicht 28 durch einen Die-Befestigungs-Film (engl. „die attach film”, DAF) 45 befestigt, der ein Haftfilm sein kann. Der Vorrichtungs-Die 36 kann ein logischer Vorrichtungs-Die sein, der logische Transistoren umfasst. In einigen beispielhaften Ausführungsformen ist der Vorrichtungs-Die 36 ein Die, der für mobile Anwendungen entworfen ist, und kann ein integrierter Energieverwaltungs-Schaltungs-(PMIC)-Die, ein Transceiver-(TRX)-Die oder Ähnliches sein. Obwohl ein Vorrichtungs-Die 36 gezeigt ist, können mehrere Vorrichtungs-Dies über der dielektrischen Schicht 28 angeordnet werden.
  • In einigen beispielhaften Ausführungsformen werden (eine) Metallsäule(n) 38 (etwa eine Kupfersäule) vorher als der oberste Abschnitt des Vorrichtungs-Dies 36 ausgebildet, wobei die Metallsäule 38 mit den Vorrichtungen der integrierten Schaltungen wie Transistoren in dem Vorrichtungs-Die 36 elektrisch verbunden werden. In einigen Ausführungsformen füllt ein Polymer die Lücken zwischen benachbarten Metallsäulen 38, um eine obere dielektrische Schicht 40 auszubilden, wobei die obere dielektrische Schicht 40 auch oben auf einer Passivierungsschicht 42 und in Kontakt mit ihr liegen kann. Die Polymerschicht 40 kann in einigen Ausführungsformen aus PBO ausgebildet sein. In einigen Ausführungsformen umfasst die Passivierungsschicht 42 Siliziumnitrid, Siliziumoxinitrid, Siliziumoxid oder Mehrschicht-Strukturen davon.
  • Als nächstes wird eine Formmasse 44 auf dem Vorrichtungs-Die 36 gegossen. Die Formmasse 44 füllt die Lücken zwischen benachbarten Durchkontaktierungen 32 und die Lücken zwischen den Durchkontaktierungen 32 und dem Vorrichtungs-Die 36. Die Formmasse 44 kann eine Gussverbindung, eine Gussunterfüllung, ein Epoxid oder ein Harz umfassen. Die obere Fläche der Formmasse 44 liegt höher als die oberen Enden der Metallsäule 38.
  • Als nächstes wird eine Planarisierung, etwa ein chemisch-mechanischer Polier-(CMP)-Schritt oder ein Schleifschritt ausgeführt, um die Formmasse 44 zu verdünnen, bis die Durchkontaktierungen 32 und die Metallsäule 38 freigelegt werden. Aufgrund des Schleifens sind die oberen Enden der Durchkontaktierungen 32 im Wesentlichen plan (koplanar) mit den oberen Flächen der Metallsäulen 38 und sind im Wesentlichen koplanar mit der oberen Fläche der Formmasse 44.
  • 5B zeigt schematisch eine Draufsicht der Struktur in 5A. Bei dem Anordnen des Vorrichtungs-Dies 36 werden Ausrichtungsmarkierungen 32A verwendet, um die Position des Vorrichtungs-Dies 36 auszurichten, um sicherzustellen, dass der Vorrichtungs-Die 36 an dem erwünschten Ort angeordnet wird und dass der Vorrichtungs-Die 36 sich von seiner vorgesehenen Position und Richtung nicht wegbewegt oder dreht. Die Ausrichtung wird ausgeführt, indem die relative Position des Vorrichtungs-Dies 36 relativ zu der Position der Ausrichtungsmarkierungen 32A ermittelt wird.
  • 5C zeigt eine Draufsicht, die mehrere Vorrichtungs-Dies 36 und Durchkontaktierungen 32 umfasst, die auf dem Träger 20 angeordnet sind, der in der Draufsicht eine runde Form hat. Ähnlich zu dem Ausbilden der Vorrichtungs-Dies wird die Struktur, die in Übereinstimmung mit den Ausführungsformen der vorliegenden Offenbarung ausgebildet wird, in mehrere Gehäuse gesägt, die jeweils einen Vorrichtungs-Die 36 und seine umgebenden Durchkontaktierungen 32 umfassen. Die Anordnung jedes der Vorrichtungs-Dies 36 kann ausgerichtet werden, indem er an den zugehörigen Ausrichtungsmarkierungen 32A in dem gleichen Gehäuse ausgerichtet wird.
  • Mit Bezug auf 6 wird eine dielektrische Schicht 46 ausgebildet. In einigen Ausführungsformen wird die dielektrische Schicht 46 aus einem Polymer wie PBO, Polyimid oder Ähnlichem ausgebildet. In alternativen Ausführungsformen wird die dielektrische Schicht 46 aus Siliziumnitrid, Siliziumoxid oder Ähnlichem ausgebildet. Öffnungen 48 werden in der dielektrischen Schicht 46 ausgebildet, um die Durchkontaktierungen 32B und die Metallsäulen 38 freizulegen. Das Ausbilden der Öffnungen 48 kann durch ein Photolithographieverfahrens ausgeführt werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden keine Öffnungen über den Durchkontaktierungen 32A ausgebildet und daher werden die Durchkontaktierungen 32A nicht freigelegt. In alternativen Ausführungsformen können die Durchkontaktierungen 32A durch einige der Öffnungen 48 freigelegt werden.
  • In Übereinstimmung mit einigen Ausführungsformen wird das Ausbilden der Öffnungen 48 auch mittels der Ausrichtungsmarkierungen 32A als Ausrichtungsmarkierungen ausgeführt, so dass die Öffnungen 48 genau an den entsprechenden Durchkontaktierungen 32 und Metallsäulen 38 ausgerichtet werden können.
  • Als nächstes werden, mit Bezug auf 7, Umverteilungsleitungen (RDLs) 50 ausgebildet, damit sie mit den Metallsäulen 38 und den Durchkontaktierungen 32B verbunden werden. Die RDLs 50 können auch die Metallsäule 38 und die Durchkontaktierungen 32B unter einander verbinden. Die RDLs 50 umfassen Metallpfade (Metallleitungen) über der dielektrischen Schicht 46 sowie Durchkontaktierungen, die sich in die Öffnungen 48 erstrecken, um mit den Durchkontaktierungen 32B und der Metallsäule 38 verbunden zu werden. In einigen Ausführungsformen werden die RDLs 50 in einem Plattierverfahren ausgebildet, wobei jede der RDLs 50 eine Keimschicht umfasst (nicht gezeigt) und ein plattiertes metallisches Material über der Keimschicht. Die Keimschicht und das plattierte Material können aus dem gleichen Material oder unterschiedlichen Materialien ausgebildet sein. Die RDLs 50 können ein Metall oder eine Metalllegierung einschließlich Aluminium, Kupfer, Wolfram und Legierungen davon umfassen.
  • Mit Bezug auf 8 wird eine dielektrische Schicht 52 über den RDLs 50 und der dielektrischen Schicht 46 ausgebildet. Die dielektrische Schicht 52 kann aus einem Polymer ausgebildet sein, das aus den gleichen Kandidatenmaterialien ausgewählt sein kann wie denen der dielektrischen Schicht 46. Die dielektrische Schicht 52 kann beispielsweise PBO, Polyimid, BCB oder Ähnliches umfassen. Alternativ kann die dielektrische Schicht 52 anorganische Dielektrika umfassen, etwa Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder Ähnliches. (Eine) Öffnung(en) 54 werden auch in der dielektrischen Schicht 52 ausgebildet, um die RDLs 50 freizulegen. Das Ausbilden der Öffnungen 54 kann durch ein Photolithographieverfahren ausgeführt werden.
  • 9 zeigt das Ausbilden von RDLs 56, die mit den RDLs 50 über die Öffnung(en) 54 elektrisch verbunden sind (8). Das Ausbilden der RDLs 56 kann ähnliche Verfahren und Materialien anwenden wie das Ausbilden der RDLs 50. Die RDLs 50 und 56 werden auch als vorderseitige RDLs bezeichnet, da sie auf der Vorderseite des Vorrichtungs-Dies 36 liegen.
  • Wie in 10 gezeigt ist, wird eine zusätzliche dielektrische Schicht 57, die aus Polymer bestehen kann, ausgebildet, um die RDLs 56 und die dielektrische Schicht 52 zu bedecken. Die dielektrische Schicht 57 kann auch aus einem Polymer bestehen, das aus den gleichen Kandidatenpolymeren ausgewählt ist, die zum Ausbilden der dielektrischen Schichten 46 und 52 verwendet werden. (Eine) Öffnung(en) 59 wird dann in der dielektrischen Schicht 57 ausgebildet, um die Metall-Anschlussstellen-Abschnitte der RDLs 56 freizulegen.
  • 11 zeigt das Ausbilden von Metallen unter dem Bondhügel (engl. „under-bump metallurgies”, UBMs) 60 und elektrischen Anschlussteilen 62 in Übereinstimmung mit einigen beispielhaften Ausführungsformen. Das Ausbilden der UBMs 60 kann Abscheiden und Strukturieren umfassen. Das Ausbilden der elektrischen Anschlussteile 62 kann das Anordnen von Lotkugeln auf den freiliegenden Abschnitten der UBMs 60 und dann das Aufschmelzen der Lotkugeln umfassen. In alternativen Ausführungsformen umfasst das Ausbilden der elektrischen Anschlussteile 62 das Ausführen eines Plattierschritts, um Lotbereiche über den RDLs 56 auszubilden und dann die Lotbereiche aufzuschmelzen. Die elektrischen Anschlussteile 62 können auch Metallsäulen oder Metallsäulen und Lotkappen umfassen, die auch durch Plattieren ausgebildet werden können. In der Beschreibung wird die kombinierte Struktur, die den Vorrichtungs-Die 32, die Formmasse 44 und die zugehörigen RDLs und dielektrischen Schichten auf gegenüberliegenden Seiten der Formmasse 44 umfasst, als Gehäuse 100 bezeichnet, das ein Verbundwafer mit einer runden Form in der Draufsicht sein kann.
  • Als nächstes werden die Bondstellen zwischen dem Gehäuse 100 und dem Träger 20 gelöst. Die Haftschicht 22 wird auch von dem Gehäuse 100 gereinigt. Die sich ergebende Struktur ist in 12 gezeigt. Das Lösen der Bondstellen kann ausgeführt werden, indem Licht, etwa UV-Licht oder ein Laser, auf die Haftschicht 22 gerichtet wird, um die Haftschicht 22 aufzulösen. In einigen Ausführungsformen wird das Gehäuse 100 weiter an einem Träger 64 über einen Klebstoff 66 befestigt, wobei die elektrischen Anschlussteile 62 auf den Klebstoff 66 gerichtet sind und ihn kontaktieren können.
  • Ein Klebeband 68 wird dann an der dielektrischen Schicht 24 befestigt, die freiliegt. Lasermarkierung wird dann auf das Klebeband 68 angewendet, um Kennzeichnungsmarkierungen 70 auszubilden. Die Kennzeichnungsmarkierungen 70 sind somit die Vertiefungen in dem Klebeband 68 und können die Kennzeichnungsinformation des entsprechenden Gehäuses beinhalten. Die Kennzeichnungsmarkierungen 70 können Buchstaben, Zahlen oder andere identifizierbare Strukturen umfassen. Das Ausbilden der Kennzeichnungsmarkierungen 70 kann durch Laserbohren ausgeführt werden.
  • Mit Bezug auf 13 werden Öffnungen 72 in dem Klebeband 68 und der dielektrischen Schicht 24 ausgebildet und die Metall-Anschlussstellen-Abschnitte der RDLs 56 werden somit gegenüber den Öffnungen 72 freigelegt. Das Ausbilden der Öffnungen 72 kann durch Laserbohren oder Photolithographieverfahren ausgeführt werden.
  • In nachfolgenden Schritten werden der Träger 64 und der Klebstoff 66 von dem Gehäuse 100 entfernt. Ein Die-Sägeschritt wird ausgeführt, um das Gehäuse 100 in mehrere Gehäuse 102 zu sägen, die jeweils den Vorrichtungs-Die 36, die Durchkontaktierungen 32B und die Ausrichtungsmarkierungen 32A umfassen. In dem Die-Sägeschritt werden, in Übereinstimmung mit einigen Ausführungsformen, die Schnittkerben 74 in einem Abstand von den Ausrichtungsmarkierungen 32A gehalten. Somit umfasst das sich ergebende Gehäuse 102 sowohl die Ausrichtungsmarkierungen 32A als auch die Durchkontaktierungen 32B.
  • 14 zeigt das Bonden des Gehäuses 102 mit einem weiteren Gehäuse 200. In Übereinstimmung mit einigen Ausführungsformen wird das Bonden durch Lotbereiche 76 ausgeführt, die die Metall-Anschlussstellen in den RDLs 26B mit den Metall-Anschlussstellen in dem darüber liegenden Gehäuse 200 verbinden. In einigen Ausführungsformen umfasst das Gehäuse 200 Vorrichtungs-Dies 202, die Speicher-Dies sein können, etwa statische RAM-(SRAM)-Dies, dynamische RAM-(DRAM)-Dies oder Ähnliches. Die Speicher-Dies können in einigen beispielhaften Ausführungsformen auch mit dem Gehäusesubstrat 204 gebondet sein.
  • In dem Gehäuse, wie es in 13 oder 14 gezeigt ist, können die Ausrichtungsmarkierungen 32A von den Vorrichtungen der integrierten Schaltungen in den Gehäusen 102 und 200 elektrisch isoliert sein. Die Ausrichtungsmarkierungen 32A können in einigen Ausführungsformen erdfrei sein. In Übereinstimmung mit einigen Ausführungsformen können, wie in 14 gezeigt ist, die Durchkontaktierung(en) 32A mit manchen Metalleinrichtung physisch verbunden sein, etwa der/den RDL(s) 26A. In alternativen Ausführungsformen werden die Metalleinrichtungen in dem gestrichelten Bereich 78 nicht ausgebildet. Dies kann erreicht werden, indem die RDL 26A in 2 und die Öffnung 30A in 3 nicht ausgebildet werden. Wenn die Metalleinrichtungen (RDLs) 26A nicht ausgebildet werden, sind die gesamten gegenüberliegenden Oberflächen (die gezeigte obere Fläche und untere Fläche) der Ausrichtungsmarkierung 32A nicht in Kontakt mit irgendeiner leitenden Einrichtung. Des Weiteren können jede der Ausrichtungsmarkierungen 32A und alle leitenden Einrichtungen (etwa die RDL 26A, wenn vorhanden), die mit der Ausrichtungsmarkierung 32A elektrisch verbunden sind, als Ganzes in dem Gehäuse 102 durch dielektrische Schichten und die Formmasse 44 vollständig isoliert sein.
  • 15 zeigt schematisch eine Draufsicht des Gehäuses 100 (13) und des Gehäuses 102 in dem Gehäuse 100. Die relativen Größen der Gehäuse 102 (relativ zu der Größe des Gehäuses 100) sind übertrieben, um die Details der Durchkontaktierungen 32B und der Ausrichtungsmarkierungen 32A zu zeigen. Wie in 15 gezeigt ist, sind die Gehäuse 102 von einander durch Risslinien 104 getrennt, die Bereiche sind, durch die die Schnittkerben durchgehen müssen. Die wirklichen Schnittkerben sind als 106 gezeigt und sind schmaler als die Risslinien 104. Die Breiten der Schnittkerben 106 und der Risslinien 104 sind so entworfen, dass innerhalb der Abweichungen beim Sägen des Gehäuses 100 die Schnittkerben immer noch innerhalb der Risslinien 104 liegen.
  • Die Ausrichtungsmarkierungen 32A liegen außerhalb der Risslinien 104 und werden daher nicht gesägt. Dies ist vorteilhaft, da die Ausrichtungsmarkierungen 32A eine Höhe haben, die gleich der Dicke des Vorrichtungs-Dies 36 ist (13), und große Volumen haben, und daher können die Ausrichtungsmarkierungen 32A den Sägevorgang negativ beeinflussen. Auf der anderen Seite liegen die Ausrichtungsmarkierungen 32A außerhalb des Designbereichs 34 und können somit während des Ausrichtungsverfahrens leicht identifiziert werden.
  • In Übereinstimmung mit einigen Ausführungsformen liegt der Durchmesser D1 (oder die Länge und Breite der Durchkontaktierungen 32B) im Bereich zwischen etwa 150 μm und etwa 300 μm. Die Länge L1 und die Breite W1 der Ausrichtungsmarkierungen 32A liegen im Bereich zwischen etwa 100 μm und etwa 300 μm. Der Abstand D2 und D3 zwischen den Ausrichtungsmarkierungen 32A und den Risslinien 104 ist größer oder gleich der entsprechenden Länge L1 und Breite W1 der Ausrichtungsmarkierungen 32A. Man beachte jedoch, dass die Werte, die in der Beschreibung angegeben sind, nur Beispiele sind und auf andere Werte geändert werden können.
  • In den Ausführungsformen, die in 15 gezeigt sind, gibt es in jedem der Gehäuse 102 zwei Ausrichtungsmarkierungen 32A, die diagonal angeordnet sind, wobei die Ausrichtungsmarkierungen 32A angrenzend an gegenüberliege Ecken des Gehäuses 102 sind. 16 zeigt die Draufsicht des Gehäuses 102 in Übereinstimmung mit alternativen Ausführungsformen, wobei zwei Ausrichtungsmarkierungen 32A angrenzend an zwei Ecken des Gehäuses 102 ausgebildet sind, wobei die beiden Ecken benachbarte Ecken sind, die durch einen gleichen Rand des Gehäuses 102 gebildet werden. In den Ausführungsformen in 17 sind die Ausrichtungsmarkierungen 32A angrenzend an jede der vier Ecken des Gehäuses 102 ausgebildet.
  • 18 zeigt die Draufsicht des Gehäuses 102, in Übereinstimmung mit noch alternativen Ausführungsformen, bei denen das Gehäuse 102 zwei oder mehr Vorrichtungs-Dies umfasst. In dem gezeigten beispielhaften Gehäuse 102 gibt es beispielsweise zwei Vorrichtungs-Dies 36, die jeweils von mehreren Durchkontaktierungen 32B umgeben sind, die einen Ring bilden. Ein vereinigter Designbereich 34 umfasst sowohl beide Vorrichtungs-Dies 36 als auch die entsprechenden umgebenden Durchkontaktierungen 32B. Die Ausrichtungsmarkierungen 32A sind wiederum außerhalb des vereinigten Designbereichs 34 angeordnet.
  • In 18 sind zwei Vorrichtungs-Dies 36 an geraden Linien ausgerichtet, die parallel zu einem Rand des entsprechenden Gehäuses 102 sind. 19 zeigt die Draufsicht des Gehäuses 102, wobei die Vorrichtungs-Dies 36 fehlausgerichtet sind. In diesen Ausführungsformen ist der Designbereich 34 nicht ein einfacher rechteckiger Bereich. Stattdessen umfasst der Designbereich 34 zwei rechteckige Bereiche, die mit einander verbunden sind.
  • In jeder der 15 bis 19 werden die Ausrichtungsmarkierungen 32A auch für die Ausrichtung bei dem Ausbilden der entsprechenden Gehäuse 102 verwendet. Das Ausrichtungsverfahren kann mit Bezug auf 6 und 7 ersehen werden.
  • 20 zeigt schematisch den Verfahrensfluss 300 für die Verfahren in 1 bis 14. Der Verfahrensfluss wird hier kurz beschrieben. Die Details des Verfahrensflusses können in der Beschreibung der 1 bis 14 gefunden werden. In Schritt 302 werden rückseitige RDLs 26 auf einem Träger ausgebildet, wie in 1 bis 3 gezeigt ist. In Schritt 304 des Verfahrensflusses in 20 werden Durchkontaktierungen 32B und Ausrichtungsmarkierungen 32A ausgebildet, um mit den rückseitigen RDLs 26 verbunden zu werden, und das entsprechende Ausbildungsverfahren ist in 4A und 4B gezeigt. In Schritt 306 des Verfahrensflusses in 20 wird ein Vorrichtungs-Die 36 angeordnet und das entsprechende Ausbildungsverfahren ist in 5A, 5B und 5C gezeigt. Das Anordnen des Vorrichtungs-Dies 36 wird mittels der Ausrichtungsmarkierungen 32A für die Ausrichtung ausgeführt. In Schritt 308 und 310 des Verfahrensflusses in 20 werden vorderseitige RDLs 50 und 56 ausgebildet und das entsprechende Ausbildungsverfahren ist in 6 bis 9 gezeigt. Das Ausbilden von Öffnungen in der unteren dielektrischen Schicht kann auch mittels der Ausrichtungsmarkierungen 32A zur Ausrichtung ausgeführt werden. In Schritt 312 des Verfahrensflusses in 20 werden UBMs 60 und Lotbereiche 62 ausgebildet und das entsprechende Ausbildungsverfahren ist in 10 und 11 gezeigt. In Schritt 314 des Verfahrensflusses in 20 wird Klebeband 68 an der Rückseite des entsprechenden Gehäuses befestigt und das entsprechende Ausbildungsverfahren ist in 12 gezeigt. In Schritt 316 des Verfahrensflusses in 20 werden Öffnungen ausgebildet, wobei die UBMs und Lotbereiche ausgebildet wurden. Die Gehäuse werden gesägt und ein weiteres Bonding-Verfahren wird ausgeführt. Das entsprechende Ausbildungsverfahren ist in 13 und 14 gezeigt.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Indem die Ausrichtungsmarkierungen für jedes der mehreren Gehäuse ausgebildet werden, können die Vorrichtungs-Dies genau platziert werden. Das Verschieben und Drehen der Vorrichtungs-Dies relativ zu den Durchkontaktierungen wird somit im Wesentlichen verhindert oder zumindest verringert. Des Weiteren werden die Ausrichtungsmarkierungen zum gleichen Zeitpunkt ausgebildet, an dem die Durchkontaktierungen (für elektrische Verbindungen) ausgebildet werden, und somit treten keine zusätzlichen Herstellungskosten auf.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Gehäuse einen Vorrichtungs-Die, eine Formmasse, in der der Vorrichtungs-Die gegossen wird, eine Durchkontaktierung, die die Formmasse durchstößt, und eine Ausrichtungsmarkierung, die die Formmasse durchstößt. Eine Umverteilungsleitung liegt auf einer Seite der Formmasse. Die Umverteilungsleitung ist mit der Durchkontaktierung elektrisch verbunden.
  • In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Gehäuse einen Vorrichtungs-Die, der eine Metallsäule an einer Oberfläche des Vorrichtungs-Dies umfasst, mehrere Durchkontaktierungen, die den Vorrichtungs-Die umgeben, und eine Ausrichtungsmarkierung. Die Ausrichtungsmarkierung ist elektrisch erdfrei. Eine Formmasse gießt den Vorrichtungs-Die, die Ausrichtungsmarkierung und die mehreren Durchkontaktierungen. Mehrere erste Umverteilungsleitungen liegen auf einer ersten Seite der Formmasse. Mehrere zweite Umverteilungsleitungen liegen auf einer zweiten Seite der Formmasse, wobei die zweite Seite der ersten Seite gegenüberliegt. Die mehreren ersten Umverteilungsleitungen sind mit den mehreren zweiten Umverteilungsleitungen über die mehreren Durchkontaktierungen elektrisch verbunden.
  • In Übereinstimmung mit noch alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das gleichzeitige Ausbilden einer Durchkontaktierung und einer Ausrichtungsmarkierung sowie das Platzieren eines Vorrichtungs-Dies angrenzend an die Durchkontaktierung und die Ausrichtungsmarkierung. Der Schritt des Platzierens wird mittels der Ausrichtungsmarkierung zur Ausrichtung ausgeführt. Das Verfahren umfasst weiter das Gießen der Durchkontaktierung, der Ausrichtungsmarkierung und des Vorrichtungs-Dies in einer Formmasse und das Ausführen einer Planarisierung, um die Durchkontaktierung, die Ausrichtungsmarkierung und eine Metallsäule des Vorrichtungs-Dies freizulegen. Mehrere Umverteilungsleitungen werden ausgebildet, um mit der Durchkontaktierung und der Metallsäule des Vorrichtungs-Dies elektrisch verbunden zu werden.
  • Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Ein Gehäuse, das Folgendes umfasst: einen Vorrichtungs-Die; eine Formmasse, die den Vorrichtungs-Die darin umgibt; eine Durchkontaktierung, die die Formmasse durchstößt; eine Ausrichtungsmarkierung, die die Formmasse durchstößt; und eine Umverteilungsleitung auf einer Seite der Formmasse, wobei die Umverteilungsleitung mit der Durchkontaktierung elektrisch verbunden ist.
  2. Gehäuse nach Anspruch 1, wobei die Ausrichtungsmarkierung elektrisch erdfrei ist.
  3. Gehäuse nach Anspruch 1 oder 2, wobei die Ausrichtungsmarkierung und eine leitende Einrichtung, die mit der Ausrichtungsmarkierung elektrisch verbunden ist, in dem Gehäuse vollständig isoliert sind.
  4. Gehäuse nach einem der vorangegangenen Ansprüche, wobei die Ausrichtungsmarkierung eine Oberfläche aufweist, die koplanar mit einer Oberfläche der Formmasse ist, wobei die gesamte Oberfläche der Ausrichtungsmarkierung in Kontakt mit einem Dielektrikum ist.
  5. Gehäuse nach einem der vorangegangenen Ansprüche, wobei die Ausrichtungsmarkierung eine Oberfläche aufweist, die koplanar mit einer Oberfläche einer Metallsäule des Vorrichtungs-Dies ist, wobei die gesamte Oberfläche der Ausrichtungsmarkierung in Kontakt mit einem Dielektrikum ist.
  6. Gehäuse nach einem der vorangegangenen Ansprüche, das mehrere Durchkontaktierungen umfasst, wobei jede der mehreren Durchkontaktierungen leitende Einrichtungen auf gegenüberliegenden Seiten der Formmasse unter einander verbindet und wobei die mehreren Durchkontaktierungen einen Designbereich definieren, wobei der Vorrichtungs-Die in dem Designbereich liegt und die Ausrichtungsmarkierung außerhalb des Designbereichs liegt.
  7. Gehäuse nach einem der vorangegangenen Ansprüche, wobei eine erste Oberfläche der Ausrichtungsmarkierung und eine erste Oberfläche der Durchkontaktierung koplanar sind und eine zweite Oberfläche der Ausrichtungsmarkierung und eine zweite Oberfläche der Durchkontaktierung koplanar sind.
  8. Gehäuse, das Folgendes umfasst: einen Vorrichtungs-Die, der eine Metallsäule an einer Oberfläche des Vorrichtungs-Dies umfasst; mehrere Durchkontaktierungen, die den Vorrichtungs-Die umgeben; eine Ausrichtungsmarkierung, wobei die Ausrichtungsmarkierung elektrisch erdfrei ist; eine Formmasse, die den Vorrichtungs-Die, die Ausrichtungsmarkierung und die mehreren Durchkontaktierungen umgibt; und mehrere erste Umverteilungsleitungen auf einer ersten Seite der Formmasse; und mehrere zweite Umverteilungsleitungen auf einer zweiten Seite der Formmasse, wobei die zweite Seite der ersten Seite gegenüberliegt, wobei die mehreren ersten Umverteilungsleitungen mit den mehreren zweiten Umverteilungsleitungen über die mehreren Durchkontaktierungen elektrisch verbunden sind.
  9. Gehäuse nach Anspruch 8, wobei die Ausrichtungsmarkierung eine erste Oberfläche, die koplanar mit ersten Oberflächen der mehreren Durchkontaktierungen ist, und eine zweite Oberfläche umfasst, die koplanar mit zweiten Oberflächen der mehreren Durchkontaktierungen ist.
  10. Gehäuse nach Anspruch 9, wobei die gesamte erste Oberfläche der Ausrichtungsmarkierung in Kontakt mit einem Dielektrikum ist.
  11. Gehäuse nach Anspruch 10, wobei die gesamte zweite Oberfläche der Ausrichtungsmarkierung in Kontakt mit einem zusätzlichen Dielektrikum ist.
  12. Gehäuse nach Anspruch 10, wobei die zweite Oberfläche der Ausrichtungsmarkierung in Kontakt mit einer Umverteilungsleitung in dem Gehäuse ist.
  13. Gehäuse nach einem der Ansprüche 8 bis 12, wobei eine Oberfläche der Ausrichtungsmarkierung koplanar mit einer Oberfläche der Metallsäule ist.
  14. Gehäuse nach einem der Ansprüche 8 bis 12, wobei die Ausrichtungsmarkierung näher an einer Ecke des Gehäuses ist als alle Durchkontaktierungen in dem Gehäuse.
  15. Verfahren, das Folgendes umfasst: gleichzeitiges Ausbilden einer Durchkontaktierung und einer Ausrichtungsmarkierung; Platzieren eines Vorrichtungs-Dies angrenzend an die Durchkontaktierung und die Ausrichtungsmarkierung, wobei das Platzieren mittels der Ausrichtungsmarkierung zur Ausrichtung ausgeführt wird; Vergießen der Durchkontaktierung, der Ausrichtungsmarkierung und des Vorrichtungs-Dies in einer Formmasse; Ausführen einer Planarisierung, um die Durchkontaktierung und die Ausrichtungsmarkierung freizulegen; und Ausbilden mehrerer erster Umverteilungsleitungen, die mit der Durchkontaktierung elektrisch verbunden sind.
  16. Verfahren nach Anspruch 15, das weiter Folgendes umfasst: vor dem Ausbilden der mehreren ersten Umverteilungsleitungen, Ausbilden einer dielektrischen Schicht, um die Formmasse, den Vorrichtungs-Die, die Durchkontaktierung und die Ausrichtungsmarkierung zu bedecken; und Ausbilden von Öffnungen, die die Durchkontaktierung freilegen, wobei die mehreren ersten Umverteilungsleitungen sich in die Öffnungen erstrecken, um mit den Durchkontaktierungen verbunden zu werden, und wobei das Ausbilden der Öffnungen mittels der Ausrichtungsmarkierungen zur Ausrichtung ausgeführt wird.
  17. Verfahren nach Anspruch 15 oder 16, wobei nach dem Ausbilden der mehreren ersten Umverteilungsleitungen die Ausrichtungsmarkierung verbleibt, um durch die dielektrische Schicht bedeckt zu werden.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei die Planarisierung dazu führt, dass eine Metallsäule des Vorrichtungs-Dies freigelegt wird, und eine der mehreren ersten Umverteilungsleitungen mit der Metallsäule elektrisch verbunden wird.
  19. Verfahren nach einem der Ansprüche 15 bis 17, das weiter das Ausführen eines Sägevorgangs umfasst, um die Formmasse in mehrere Gehäuse zu trennen, wobei der Vorrichtungs-Die, die Ausrichtungsmarkierung und die Durchkontaktierung in demselben der mehreren Gehäuse liegen.
  20. Verfahren nach Anspruch 19, wobei nach dem Sägevorgang die Ausrichtungsmarkierung elektrisch erdfrei bleibt.
DE102014112433.2A 2014-05-29 2014-08-29 Ausrichtungsmarkierungs-Design für Chipgehäuse und Verfahren Active DE102014112433B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462004365P 2014-05-29 2014-05-29
US62/004,365 2014-05-29
US14/465,474 2014-08-21
US14/465,474 US9666522B2 (en) 2014-05-29 2014-08-21 Alignment mark design for packages

Publications (2)

Publication Number Publication Date
DE102014112433A1 true DE102014112433A1 (de) 2015-12-03
DE102014112433B4 DE102014112433B4 (de) 2019-01-24

Family

ID=54481195

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014112433.2A Active DE102014112433B4 (de) 2014-05-29 2014-08-29 Ausrichtungsmarkierungs-Design für Chipgehäuse und Verfahren

Country Status (5)

Country Link
US (4) US9666522B2 (de)
KR (1) KR101759770B1 (de)
CN (1) CN105321801B (de)
DE (1) DE102014112433B4 (de)
TW (1) TWI620299B (de)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947609B2 (en) 2012-03-09 2018-04-17 Honeywell International Inc. Integrated circuit stack
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
JP6031059B2 (ja) * 2014-03-31 2016-11-24 信越化学工業株式会社 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
KR102214508B1 (ko) * 2014-04-28 2021-02-09 삼성전자 주식회사 적층형 반도체 패키지의 제조방법
US9852998B2 (en) * 2014-05-30 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structures in device die
US9548277B2 (en) * 2015-04-21 2017-01-17 Honeywell International Inc. Integrated circuit stack including a patterned array of electrically conductive pillars
US9666523B2 (en) * 2015-07-24 2017-05-30 Nxp Usa, Inc. Semiconductor wafers with through substrate vias and back metal, and methods of fabrication thereof
US9728508B2 (en) 2015-09-18 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR102503892B1 (ko) * 2015-12-31 2023-02-28 삼성전자주식회사 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법
US9899342B2 (en) * 2016-03-15 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, redistribution circuit structure, and method of fabricating the same
US10276402B2 (en) 2016-03-21 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing process thereof
US10163805B2 (en) 2016-07-01 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
KR102566996B1 (ko) 2016-09-09 2023-08-14 삼성전자주식회사 FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지
US20180090471A1 (en) * 2016-09-28 2018-03-29 Intel Corporation Package on Package Structure Having Package To Package Interconnect Composed of Packed Wires Having A Polygon Cross Section
US10163807B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment pattern for package singulation
DE102017127920A1 (de) 2017-01-26 2018-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
US10685896B2 (en) * 2017-04-13 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of fabricating the same
US10515921B2 (en) 2017-07-27 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package
US10522526B2 (en) * 2017-07-28 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. LTHC as charging barrier in InFO package formation
US10420211B2 (en) * 2017-08-09 2019-09-17 Advanced Semiconductor Engineering, Inc. Semiconductor package device
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US11107680B2 (en) * 2017-08-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Mask assembly and method for fabricating a chip package
US10510631B2 (en) * 2017-09-18 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fan out package structure and method of manufacturing the same
US10269773B1 (en) 2017-09-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US11031342B2 (en) 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10622302B2 (en) 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same
US20190312019A1 (en) * 2018-04-10 2019-10-10 Intel Corporation Techniques for die tiling
DE102018126130B4 (de) 2018-06-08 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und -verfahren
US11158775B2 (en) * 2018-06-08 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11114407B2 (en) * 2018-06-15 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and manufacturing method thereof
US11289426B2 (en) * 2018-06-15 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US10535644B1 (en) * 2018-06-29 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing method of package on package structure
US10992100B2 (en) 2018-07-06 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10847471B2 (en) * 2018-07-17 2020-11-24 Intel Corporation Dielectric filler material in conductive material that functions as fiducial for an electronic device
KR102145218B1 (ko) * 2018-08-07 2020-08-18 삼성전자주식회사 팬-아웃 반도체 패키지
US11222946B2 (en) * 2018-11-30 2022-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including a high density MIM capacitor and method
US11107772B2 (en) * 2019-02-26 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing semiconductor package
US10903157B2 (en) * 2019-03-08 2021-01-26 Skc Co., Ltd. Semiconductor device having a glass substrate core layer
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
KR20210008957A (ko) * 2019-07-15 2021-01-26 삼성전자주식회사 반도체 패키지
KR20210030774A (ko) * 2019-09-10 2021-03-18 삼성전자주식회사 Pop 형태의 반도체 패키지
EP4042373A4 (de) * 2019-10-11 2023-11-29 Applied Materials, Inc. Matrizensystem und verfahren zum vergleichen von ausrichtungsvektoren
US11515224B2 (en) * 2020-01-17 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with enlarged through-vias in encapsulant
US11574857B2 (en) * 2020-03-23 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11605597B2 (en) * 2020-04-17 2023-03-14 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
KR20220015193A (ko) 2020-07-30 2022-02-08 삼성전자주식회사 반도체 패키지
US11817426B2 (en) * 2021-01-13 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Package and method of fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10320646A1 (de) * 2003-05-07 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
US20050161837A1 (en) * 2004-01-28 2005-07-28 Nec Electronics Corporation Chip and multi-chip semiconductor device using thereof and method for manufacturing same
US20060202359A1 (en) * 2005-02-11 2006-09-14 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
US20090302486A1 (en) * 2008-06-09 2009-12-10 Oki Semiconductor Co., Ltd. Semiconductor substrate and manufacturing method thereof
US20100233831A1 (en) * 2009-03-10 2010-09-16 Infineon Technologies Ag Reconfigured wafer alignment

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121067A (en) 1998-02-02 2000-09-19 Micron Electronics, Inc. Method for additive de-marking of packaged integrated circuits and resulting packages
KR100266138B1 (ko) 1998-06-24 2000-09-15 윤종용 칩 스케일 패키지의 제조 방법
JP3644859B2 (ja) 1999-12-02 2005-05-11 沖電気工業株式会社 半導体装置
EP1818975A3 (de) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Mehrschichtige Leiterplatte und Herstellungsverfahren dafür
TW457545B (en) 2000-09-28 2001-10-01 Advanced Semiconductor Eng Substrate to form electronic package
JP2002134660A (ja) 2000-10-26 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3670634B2 (ja) 2001-09-17 2005-07-13 松下電器産業株式会社 半導体集積回路装置及びその製造方法
US7053495B2 (en) 2001-09-17 2006-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same
ATE316691T1 (de) * 2002-04-19 2006-02-15 Xsil Technology Ltd Laser-behandlung
JP3989869B2 (ja) * 2003-04-14 2007-10-10 沖電気工業株式会社 半導体装置及びその製造方法
US7944064B2 (en) * 2003-05-26 2011-05-17 Casio Computer Co., Ltd. Semiconductor device having alignment post electrode and method of manufacturing the same
JP2007220870A (ja) * 2006-02-16 2007-08-30 Casio Comput Co Ltd 半導体基板および半導体素子の製造方法
CN100543953C (zh) * 2003-10-06 2009-09-23 日本电气株式会社 电子器件及其制造方法
US6927498B2 (en) 2003-11-19 2005-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad for flip chip package
US20110001812A1 (en) * 2005-03-15 2011-01-06 Chub International Holdings Limited Context-Aware Alarm System
US20070016443A1 (en) * 2005-07-13 2007-01-18 Vitality, Inc. Medication compliance systems, methods and devices with configurable and adaptable escalation engine
KR20070051038A (ko) 2005-11-14 2007-05-17 삼성전자주식회사 식별 마크를 갖는 반도체 소자
TWI311369B (en) 2006-03-24 2009-06-21 Advanced Semiconductor Eng Method for fabricating identification code on a substrate
KR100724961B1 (ko) * 2006-07-28 2007-06-04 삼성전자주식회사 멀티미디어 기능을 구비한 휴대 단말기의 동작 제어 장치및 방법
JP4174534B2 (ja) * 2006-08-01 2008-11-05 キヤノン株式会社 記録装置
US20080121269A1 (en) 2006-08-23 2008-05-29 Welser Roger E Photovoltaic micro-concentrator modules
US8178964B2 (en) 2007-03-30 2012-05-15 Advanced Chip Engineering Technology, Inc. Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same
KR100809726B1 (ko) * 2007-05-14 2008-03-06 삼성전자주식회사 얼라인 마크, 상기 얼라인 마크를 구비하는 반도체 칩,상기 반도체 칩을 구비하는 반도체 패키지 및 상기 반도체칩과 상기 반도체 패키지의 제조방법들
US7830000B2 (en) * 2007-06-25 2010-11-09 Epic Technologies, Inc. Integrated thermal structures and fabrication methods thereof facilitating implementing a cell phone or other electronic system
KR100878933B1 (ko) 2007-06-26 2009-01-19 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
TWI339432B (en) 2007-08-13 2011-03-21 Ind Tech Res Inst Magnetic shielding package structure of a magnetic memory device
US8242603B2 (en) 2007-12-10 2012-08-14 Agere Systems Inc. Chip identification using top metal layer
WO2009087422A2 (en) * 2008-01-09 2009-07-16 Oswestry Tissue Bank Ltd Bone repair composition and a method of making the same
JP2009170476A (ja) 2008-01-11 2009-07-30 Panasonic Corp 半導体装置および半導体装置の製造方法
US7884472B2 (en) 2008-03-20 2011-02-08 Powertech Technology Inc. Semiconductor package having substrate ID code and its fabricating method
US8350377B2 (en) 2008-09-25 2013-01-08 Wen-Kun Yang Semiconductor device package structure and method for the same
US8237257B2 (en) 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
CN101740551A (zh) 2008-11-21 2010-06-16 育霈科技股份有限公司 用于半导体元件的叠层晶粒封装结构及其方法
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US9082806B2 (en) * 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
TWI499024B (zh) 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US8168529B2 (en) 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
US8299583B2 (en) * 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
US20100283138A1 (en) 2009-05-06 2010-11-11 Analog Devices, Inc. Nickel-Based Bonding of Semiconductor Wafers
TWI405306B (zh) * 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
JP5342960B2 (ja) 2009-08-17 2013-11-13 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び半導体装置
TWI501376B (zh) * 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
US8169065B2 (en) 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
US8349658B2 (en) * 2010-05-26 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe
US8361842B2 (en) * 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8928159B2 (en) 2010-09-02 2015-01-06 Taiwan Semiconductor Manufacturing & Company, Ltd. Alignment marks in substrate having through-substrate via (TSV)
US8466544B2 (en) * 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
JP2012209635A (ja) 2011-03-29 2012-10-25 Seiko Instruments Inc 接合ガラスの切断方法、パッケージの製造方法、パッケージ、圧電振動子、発振器、電子機器及び電波時計
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9401308B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
JP5696076B2 (ja) 2012-03-21 2015-04-08 株式会社東芝 半導体装置の検査装置及び半導体装置の検査方法
US8563403B1 (en) * 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
US20140057394A1 (en) 2012-08-24 2014-02-27 Stmicroelectronics Pte Ltd. Method for making a double-sided fanout semiconductor package with embedded surface mount devices, and product made
KR20140038116A (ko) 2012-09-20 2014-03-28 제이앤제이 패밀리 주식회사 Le d 램프
US9385102B2 (en) 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
US9721920B2 (en) 2012-10-19 2017-08-01 Infineon Technologies Ag Embedded chip packages and methods for manufacturing an embedded chip package
US20140175657A1 (en) 2012-12-21 2014-06-26 Mihir A. Oka Methods to improve laser mark contrast on die backside film in embedded die packages
US9343386B2 (en) 2013-06-19 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment in the packaging of integrated circuits
US9343434B2 (en) 2014-02-27 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
US10074631B2 (en) 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices
US20150340308A1 (en) 2014-05-21 2015-11-26 Broadcom Corporation Reconstituted interposer semiconductor package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10320646A1 (de) * 2003-05-07 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
US20050161837A1 (en) * 2004-01-28 2005-07-28 Nec Electronics Corporation Chip and multi-chip semiconductor device using thereof and method for manufacturing same
US20060202359A1 (en) * 2005-02-11 2006-09-14 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
US20090302486A1 (en) * 2008-06-09 2009-12-10 Oki Semiconductor Co., Ltd. Semiconductor substrate and manufacturing method thereof
US20100233831A1 (en) * 2009-03-10 2010-09-16 Infineon Technologies Ag Reconfigured wafer alignment

Also Published As

Publication number Publication date
US20200091086A1 (en) 2020-03-19
CN105321801B (zh) 2018-12-21
US20150348904A1 (en) 2015-12-03
TWI620299B (zh) 2018-04-01
US10269723B2 (en) 2019-04-23
US9666522B2 (en) 2017-05-30
US20170287845A1 (en) 2017-10-05
KR101759770B1 (ko) 2017-07-19
US20170250139A1 (en) 2017-08-31
CN105321801A (zh) 2016-02-10
US11742298B2 (en) 2023-08-29
US10522473B2 (en) 2019-12-31
TW201545305A (zh) 2015-12-01
DE102014112433B4 (de) 2019-01-24
KR20150137969A (ko) 2015-12-09

Similar Documents

Publication Publication Date Title
DE102014112433B4 (de) Ausrichtungsmarkierungs-Design für Chipgehäuse und Verfahren
DE102015108684B4 (de) Beseitigen von durch sägen hervorgerufenes ablösen durch ausbilden von gräben
DE102014112860B4 (de) Ringstrukturen in Vorrichtungs-Die und Verfahren
DE102016100378B4 (de) Verringerung einer rissbildung durch einstellen einer öffnungsgrösse in pop-packages
DE102014110666B4 (de) Verfahren zum kapseln von halbleitervorrichtungen
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE102016101685B4 (de) Verfahren zur herstellung eines integrierten fan-out-packages
DE102015106053B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102015106576B4 (de) Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren
DE102015116822B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102018100045A1 (de) Zwischenverbindungs-chips
DE102014114630A1 (de) Metall-Platte für Lasermarkierung
DE102014114633A1 (de) Gehäusestrukturen und Verfahren zu ihrer Ausbildung
DE102015105990A1 (de) Halbleiterbauelement und Herstellungsverfahren
DE102016100274A1 (de) Verfahren und struktur eines dreidimensionalen chip-stackings
DE102015105855A1 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102015106740A1 (de) Nicht-vertikale durchkontaktierung in einem package
DE102015113437A1 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE102015105981A1 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102014113698A1 (de) Kontaktstelle für Halbleitervorrichtung
DE102018111574A1 (de) Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes
DE102014117649A1 (de) Halbleiter-Gehäusesystem und -Verfahren
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102015106616A1 (de) Verfahren zum Kapseln von Halbleiterbauelementen und gekapselte Halbleiterbauelemente
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final