DE102014110666B4 - Verfahren zum kapseln von halbleitervorrichtungen - Google Patents
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Abstract
Verfahren zum Kapseln einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst:
Ausbilden einer Wallstruktur (120) auf einer Mehrzahl von Dies (100) in Randbereichen der Mehrzahl von Dies;
Anordnen einer Formmasse (122) um die Mehrzahl von Dies, wobei die Formmasse durch die Wallstruktur gehindert wird, die Flächen der Dies in mittleren Bereichen der Dies zu erreichen; und
Entfernen eines oberen Abschnitts der Formmasse und eines oberen Abschnitts der Wallstruktur.
Ausbilden einer Wallstruktur (120) auf einer Mehrzahl von Dies (100) in Randbereichen der Mehrzahl von Dies;
Anordnen einer Formmasse (122) um die Mehrzahl von Dies, wobei die Formmasse durch die Wallstruktur gehindert wird, die Flächen der Dies in mittleren Bereichen der Dies zu erreichen; und
Entfernen eines oberen Abschnitts der Formmasse und eines oberen Abschnitts der Wallstruktur.
Description
- Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung. Halbleitervorrichtungen werden üblicherweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten verschiedener Materialien nach einander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf auszubilden.
- Dutzende oder Hunderte von integrierten Schaltungen werden üblicherweise auf einem einzigen Halbleiterwafer hergestellt. Die einzelnen Dies werden vereinzelt, indem die integrierten Schaltungen entlang einer Risslinie gesägt werden. Die einzelnen Dies werden dann getrennt, beispielsweise in Mehr-Chip-Modulen oder anderen Arten von Gehäusen, gekapselt.
- Aus der
US 2011/0260336 A1 US 2008/0136004 A1 US 2014/0103488 A1 US 2010/0062563 A1 - Die Halbleiterbranche verbessert weiterhin die Integrationsdichte von verschiedenen elektronischen Komponenten (z.B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch kontinuierliche Verringerung der minimalen Merkmalgröße, was es erlaubt, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Diese kleineren elektronischen Komponenten, wie integrierte Schaltungs-Dies, erfordern auch in manchen Anwendungen kleinere Gehäuse, die weniger Fläche als frühere Gehäuse benötigen. Chip-Scale-Packaging (CSP) ist eine Art von kleinerer Kapselungstechnik.
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
-
1A und1B sind Schnittansichten von integrierten Schaltungs-Dies, die gekapselt werden. -
2 bis9 sind Schnittansichten, die ein Verfahren zum Kapseln einer Halbleitervorrichtung an verschiedenen Stufen zeigen, in Übereinstimmung mit manchen Ausführungsformen. -
10 ist eine Schnittansicht eines Formmassen-Ausbildungsverfahrens. -
11 zeigt eine Schnittansicht einer gekapselten Halbleitervorrichtung. -
12A und12B sind Draufsichten, die eine Wallstruktur zeigen, die auf einem integrierten Schaltungs-Die ausgebildet ist. - Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmals ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und Ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Ausführungsformen der vorliegenden Offenbarung sehen neue Verfahren vor, um Halbleitervorrichtung und ihre Strukturen zu kapseln, wobei eine Wallstruktur nahe bei Randbereichen eines integrierten Schaltungs-Dies ausgebildet wird, bevor eine Formmasse um den Die ausgebildet wird. Die Wallstruktur stellt sicher, dass eine ausreichende Menge der Formmasse um den Die aufgebracht wird, was das Ausbilden einer nachfolgenden Verbindungsstruktur erleichtert.
-
1A ist eine Schnittansicht einer Halbleitervorrichtung, die gekapselt wird. Um die Halbleitervorrichtung zu kapseln, wird zuerst eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung umfasst einen integrierten Schaltungs-Die100 . Der integrierte Schaltungs-Die100 kann vorher auf einem Halbleiterwafer ausgebildet werden und der Wafer wird vereinzelt oder geschnitten, um zum Beispiel eine Mehrzahl der integrierten Schaltungs-Dies100 auszubilden. Der integrierte Schaltungs-Die100 umfasst ein Substrat102 , das ein Halbleitermaterial umfasst und das Schaltungen, Komponenten, Verdrahtung und andere Elemente (nicht gezeigt) umfasst, die darin und/oder darauf hergestellt sind. Der integrierte Schaltungs-Die100 ist geeignet, eine vorbestimmte Funktion oder Funktionen auszuführen, beispielsweise Logik, Speicher, Verarbeitung, andere Funktionen oder Kombinationen daraus. Der integrierte Schaltungs-Die100 wird hier auch als ein Die100 bezeichnet. - Der Die
100 umfasst eine Mehrzahl von Kontaktinseln104 , die über einer oberen Fläche von ihm ausgebildet sind. Die Mehrzahl von Kontaktinseln104 sind auf einer Oberfläche des Substrats102 angeordnet. Die Kontaktinseln104 sind mit Teilen des Substrats102 elektrisch verbunden. Die Kontaktinseln104 umfassen ein leitendes Material, wie zum Beispiel Kupfer, Aluminium, andere Metalle oder Legierungen oder Mehrschicht-Strukturen davon. Alternativ können die Kontaktinseln104 andere Materialien umfassen. - Ein Isoliermaterial
106 ist über freiliegenden oberen Flächen des integrierten Schaltungs-Dies100 und über Teilen der Kontaktinseln104 angeordnet. Das Isoliermaterial106 kann eine oder mehrere Isoliermaterial-Schichten umfassen, etwa Siliziumdioxid, Siliziumnitrid, ein Polymermaterial oder andere Materialien. Das Isoliermaterial106 wird mittels eines Photolithographieverfahrens oder anderen Verfahrens strukturiert, um Öffnungen über einer oberen Fläche der Kontaktinseln104 auszubilden, so dass elektrische Verbindungen zu den Kontaktinseln104 hergestellt werden können. Das Isoliermaterial106 umfasst in manchen Ausführungsformen beispielsweise eine Passivierungsschicht. -
2 ,3 ,4 ,6 ,8 und9 sind Schnittansichten, die ein Verfahren zum Kapseln einer Halbleitervorrichtung an verschiedenen Stufen zeigen, in Übereinstimmung mit manchen Ausführungsformen.5 ist eine detailliertere Ansicht eines Abschnitts der4 und7 ist eine detailliertere Ansicht eines Abschnitts der6 . - Bezieht man sich als nächstes auf
2 , so sind eine Mehrzahl von Dies100 mit einem Träger110 verbunden. Die integrierten Schaltungs-Dies100 werden mit dem Träger110 manuell oder mittels einer automatisierten Einrichtung verbunden, wie einer Pick-And-Place-Maschine. Der Träger110 hat in manchen Ausführungsformen einen Film112 , der darauf ausgebildet ist. Der Film112 umfasst beispielsweise ein Licht-Wärme-Umwandlungs-(LTHC)-Material oder andere Materialien. In manchen Ausführungsformen ist der Film112 nicht vorgesehen. Die integrierten Schaltungs-Dies100 sind mit dem Träger110 mittels eines Klebstoffs oder eines Chipkontaktier-Films (engl. „die attach film“, DAF)114 verbunden. Der Träger110 kann beispielsweise Glas, Siliziumoxid, Aluminiumoxid oder einen Halbleiterwafer umfassen. Der Träger110 kann auch andere Materialien umfassen. - In manchen Ausführungsformen sind die integrierten Schaltungs-Dies
100 mit dem Träger 110 verbunden und in einzelnen Gehäusen gekapselt (siehe9 ). In anderen Ausführungsformen können zwei oder mehr integrierte Schaltungs-Dies100 zusammen gekapselt sein (siehe11 ). Eine Mehrzahl von integrierten Schaltungs-Dies100 , die die gleichen oder andere Funktionen umfassen, können in Übereinstimmung mit manchen Ausführungsformen beispielsweise zusammen gekapselt sein. - Bezieht man sich als nächstes auf
3 , so ist eine neue Wallstruktur120 auf einer ersten Oberfläche 129a der Dies100 angeordnet, in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Die Wallstruktur120 wird auf jedem der Mehrzahl von Dies100 in der Nähe von Randbereichen der Mehrzahl von Dies100 ausgebildet. Die Wallstruktur120 ist um die Mehrzahl von Kontaktinseln104 jedes der Dies100 in der Nähe von Randbereichen der integrierten Schaltungs-Dies100 angeordnet. Die Mehrzahl von Kontaktinseln104 und die Wallstrukturen120 sind auf den ersten Oberflächen 129a der integrierten Schaltungs-Dies100 angeordnet. Die Kontaktinseln104 umfassen eine Höhe oder Dicke, die eine Abmessung d1 aufweist, wobei die Abmessung d1 in manchen Ausführungsformen 3µm oder weniger beträgt. Alternativ können die Kontaktinseln104 andere Abmessungen aufweisen. Die Abmessung d1 wird hier auch als erste Höhe bezeichnet, z.B. in manchen der Ansprüche. Die Wallstruktur120 umfasst eine Abdichtungsring-Struktur, die an oder nahe bei jedem Rand der Dies100 ausgebildet ist. - Die Wallstruktur
120 umfasst in manchen Ausführungsformen ein Material wie Polyimid (PI), Polybenzoxazol (PBO), ein Unterfüllungs-(UF)-Material, ein strukturierbares Epoxid, ein nicht entfernbares Photoresist, ein Lotmittel-Maskenmaterial oder Kombinationen oder Mehrschicht-Strukturen davon. Die Wallstruktur120 umfasst in manchen Ausführungsformen ein Isoliermaterial. Alternativ kann die Wallstruktur120 ein leitendes oder halbleitendes Material umfassen. Die Wallstruktur120 umfasst einen Ring, der um die Dies100 ausgebildet ist und der eine Höhe oder Dicke hat, die eine Abmessung d2 aufweist, wobei die Abmessung d2 in manchen Ausführungsformen etwa 3 µm oder mehr beträgt. Die Abmessung d2 ist in manchen Ausführungsformen beispielsweise größer als die Abmessung d1 der Kontaktinseln104 . Die Abmessung d2 wird hier auch als eine zweite Höhe bezeichnet, z.B. in manchen der Ansprüche. Die Seiten der ringförmigen Wallstruktur120 umfassen eine Breite, die eine Abmessung d3 aufweist, wobei die Abmessung d3 in manchen Ausführungsformen etwa2 bis 10µm beträgt. Alternativ kann die Wallstruktur120 andere Materialien und Abmessungen aufweisen. - In den Ausführungsformen, die in
1A ,2 und3 gezeigt sind, wird die Wallstruktur120 an den Dies100 befestigt oder auf ihnen ausgebildet, nachdem die Dies100 an dem Träger110 befestigt wurden. Das Ausbilden der Wallstruktur120 wird ausgeführt, nachdem die Mehrzahl von Dies100 beispielsweise mit dem Träger110 verbunden wurden. Alternativ kann in manchen Ausführungsformen die Wallstruktur120 an den Dies100 befestigt oder auf ihnen ausgebildet werden, bevor die Dies100 an dem Träger110 befestigt wurden. - Ein integrierter Schaltungs-Die
100 , der in1B gezeigt ist, kann beispielsweise bereitgestellt werden, der schon eine Wallstruktur120 darauf ausgebildet hat. Die Wallstruktur120 kann beispielsweise auf dem integrierten Schaltungs-Die100 ausgebildet werden, während sich die Dies noch in Wafer-Form befinden oder nachdem die Dies100 vereinzelt wurden. Eine Mehrzahl von Dies100 einschließlich der Wallstruktur120 werden dann an einem Träger110 befestigt, wie in3 gezeigt ist. Somit wird in manchen Ausführungsformen das Ausbilden der Wallstruktur120 ausgeführt, bevor die Mehrzahl von Dies100 mit dem Träger110 verbunden werden. -
1B zeigt auch, dass die Wallstruktur120 abgeschrägte Seitenwände oder im Wesentlichen gerade Seitenwände haben kann, wie in durchsichtiger Darstellung (z.B. in gestrichelten Linien) in1B gezeigt ist. In den anderen Zeichnungen der vorliegenden Offenbarung sind Wallstrukturen120 mit abgeschrägten Seitenwänden gezeigt; alternativ können die Wallstrukturen120 in jeder der Zeichnungen jedoch im Wesentlichen gerade Seitenwände haben. Die abgeschrägten Seitenwände der Wallstrukturen120 sind beispielsweise am Boden breiter als an der Oberseite, wogegen die im Wesentlichen geraden Seitenwände im Wesentlichen die gleiche Breite am Boden und an der Oberseite haben. - Egal, ob die Wallstrukturen
120 auf den Dies100 ausgebildet werden, nachdem (1A ,2 und3 ) oder bevor (1B und3 ) die Dies100 an dem Träger110 befestigt wurden, können die Wallstrukturen120 auf den Dies100 beispielsweise mittels eines Befestigungsverfahrens, eines Lithographieverfahrens, eines Rotationsbeschichtungsverfahrens, eines Abscheidungsverfahrens, eines Laminierverfahrens, eines Verfahrens zum Ausbilden einer Materialschicht der Mehrzahl von Dies100 und/oder einer Kombination daraus ausgebildet werden. Die Wallstrukturen120 können vorgeformt oder vorgefertigt werden und können an den Dies100 mittels eines Klebstoffs, Klebebands, Laminierung oder anderem Materials befestigt werden. Alternativ können die Wallstrukturen120 mittels eines Abscheidungsverfahren, etwa einer chemischen Gasphasenabscheidung (CVD), eines Rotationsbeschichtungsverfahrens, einer Laminierung des Materials der Wallstruktur120 oder anderer Verfahren ausgebildet werden. Das Material wird dann mittels eines Lithographieverfahrens, eines direkten Ätzverfahrens oder anderer Verfahren strukturiert, wodurch die Wallstrukturen120 in der angestrebten Form ausgebildet werden. Die Wallstrukturen120 können auch mittels anderer Verfahren ausgebildet werden. - Eine Formmasse
122 wird dann um die integrierten Schaltungs-Dies100 und die Wallstrukturen120 angeordnet, wie in4 gezeigt ist. Die Formmasse122 wird über freiliegenden Teilen des Trägers110 (z.B. über dem Film112 auf dem Träger110 ), über den Seitenwänden der integrierten Schaltungs-Dies100 , über freiliegenden Teilen der ersten Oberfläche 129a der Dies100 außerhalb der Wallstruktur120 in der Nähe von Randbereichen der Dies100 und über Seitenwänden der Wallstruktur120 , die von einem mittleren Bereich der Dies100 weg ausgerichtet sind, ausgebildet. Die Formmasse122 kann beispielsweise mittels Formpressen, Spritzpressen oder anderen Verfahren gegossen werden. Die Formmasse122 kapselt beispielsweise die integrierten Schaltungs-Dies100 und die Wallstrukturen120 . Die Formmasse122 kann beispielsweise ein Epoxid, ein organisches Polymer oder ein Polymer umfassen, bei dem optional ein siliziumoxid-basiertes oder Glas-Füllmaterial hinzugefügt wird. In manchen Ausführungsformen umfasst die Formmasse122 eine flüssige Formmasse (LMC), die eine gelartige Flüssigkeit ist, wenn sie aufgebracht wird. Die Formmasse122 kann auch eine Flüssigkeit oder einen Festkörper umfassen, wenn sie aufgebracht wird. Alternativ kann die Formmasse122 andere isolierende und/oder kapselnde Materialien umfassen. - Die Wallstrukturen
120 wirken als Abdichtungsring während der Aufbringung der Formmasse122 . Somit erstreckt sich die Formmasse122 zu den oberen Flächen der Seitenwände der Wallstrukturen120 , die von mittleren Bereichen der Dies100 weg ausgerichtet sind. Die Wallstrukturen120 verhindern auch, dass die Formmasse122 die oberen Flächen der Dies100 in mittleren Bereichen der Dies100 erreicht, oder verringern die Menge an Formmasse122 , die die oberen Flächen der Dies100 in den mittleren Bereichen erreicht. - Als nächstes wird in manchen Ausführungsformen die Formmasse
122 mittels eines Aushärteverfahrens ausgehärtet. Das Aushärteverfahren kann das Erwärmen der Formmasse122 auf eine vorbestimmte Temperatur für einen vorbestimmten Zeitraum mittels eines Ausheilverfahrens oder eines anderen Erwärmungsverfahrens umfassen. Das Aushärteverfahren kann auch ein Belichtungsverfahren mit ultraviolettem (UV)-Licht, einem Belichtungsverfahren mit Infrarotstrahlung (IR), Kombinationen daraus oder eine Kombination daraus mit einem Erwärmungsverfahren umfassen. Alternativ kann die Formmasse122 mittels anderer Verfahren ausgehärtet werden. In manchen Ausführungsformen ist kein Aushärteverfahren vorgesehen. - Während des Aushärteverfahrens kann die Formmasse
122 schrumpfen, wie in4 gezeigt ist. Aufgrund eines Meniskuseffekts kann die Formmasse122 weniger in der Nähe der Wallstrukturen120 als in Bereichen schrumpfen, die einen Abstand von den Wallstrukturen120 haben, was vertiefte Bereiche124 bildet. Die Höhe der Vertiefungen in dem vertieften Bereich124 kann eine Abmessung d4 aufweisen, wobei die Abmessung d4 in manchen Ausführungsformen beispielsweise etwa 5µm bis etwa 15µm beträgt. Alternativ kann die Abmessung d4 andere Werte aufweisen. Die vertieften Bereiche124 können sich auch als Ergebnis des Aufbringungsverfahrens der Formmasse122 ausbilden, z.B. in Ausführungsformen, in denen die Formmasse122 eine Flüssigkeit oder ein Gel ist, wenn sie aufgebracht wird. - Eine detailliertere Schnittansicht eines Eckbereichs
126 der Dies100 ist in5 gezeigt. Vorteilhafterweise ist, aufgrund des Einschließens der Wallstrukturen120 in das Gehäuse, die Ecke des Substrats102 des Dies100 durch die Formmasse122 bedeckt. Selbst in dem vertieften Bereich124 ist ein Anteil der Formmasse122 vorteilhaft über der ersten Fläche129a des integrierten Schaltungs-Dies100 angeordnet (z.B. über der Oberfläche des Substrats102 des Dies100 angeordnet). Die Höhe der Formmasse122 , die über der ersten Fläche129a des integrierten Schaltungs-Dies100 angeordnet ist, weist eine Abmessung d5 auf, wobei die Abmessung d5 in manchen Ausführungsformen beispielsweise etwa 2µm bis etwa 5µm beträgt. Alternativ kann die Abmessung d5 andere Werte aufweisen. Die Formmasse122 , die über der ersten Fläche 129a des Dies100 angeordnet ist, bietet Schutz für den Die100 während des Kapselungsverfahrens und während des nachfolgenden Ausbildens einer Verbindungsstruktur. Die Formmasse122 ist auch in den Eckbereichen126 angeordnet und bietet Schutz für die Ecken der Dies100 . Die Formmasse122 ist im Wesentlichen koplanar mit einer zweiten Fläche129b der Dies100 , wobei die zweite Fläche129b der ersten Fläche129a der Dies100 gegenüberliegt. - Ein oberer Abschnitt der Formmasse
122 und ein oberer Abschnitt der Wallstrukturen120 werden dann entfernt, wie in6 gezeigt ist. Die Wallstrukturen120 nach dem Entfernen des oberen Abschnitts der Wallstrukturen120 werden in den Zeichnungen mit120' bezeichnet. Der obere Abschnitt der Formmasse122 und der obere Abschnitt der Wallstrukturen120 werden in manchen Ausführungsformen beispielsweise mittels eines Schleifverfahrens entfernt. Das Schleifverfahren kann beispielsweise ein Verfahren umfassen, das einem Schleifverfahrens ähnelt, das für Holz mittels eines Rotationsschleifers verwendet wird. Das Schleifverfahrens kann beispielsweise eine rotierende Scheibe umfassen, die mit einem geeigneten Material oder Materialien zum Schleifen der Materialien der Formmasse122 und der Wallstrukturen120 auf eine vorbestimmte Höhe beschichtet ist. Die Scheibe kann beispielsweise mit Diamant beschichtet sein. In manchen Ausführungsformen wird beispielsweise ein chemisch-mechanisches Polier-(CMP)-Verfahren verwendet, um den oberen Abschnitt der Formmasse122 und den oberen Abschnitt der Wallstrukturen120 zu entfernen. Eine Kombination aus einem Schleifverfahren und einem CMP-Verfahren kann auch verwendet werden. Alternativ können der obere Abschnitt der Formmasse122 und der obere Abschnitt der Wallstrukturen120 mittels anderer Verfahren entfernt werden. - In manchen Ausführungsformen weisen die Wallstrukturen
120' nach dem Schleifen und/oder dem CMP-Verfahren eine Höhe oder Dicke auf, die eine Abmessung d6 aufweist, wobei die Abmessung d6 etwa 1 µm bis etwa 2µm beträgt. Die Abmessung d6 ist beispielsweise kleiner als die Abmessung d2. Die Abmessung d6 ist in manchen Ausführungsformen größer oder etwa gleich der Abmessung d1, die die erste Höhe der Kontaktinseln104 bildet. Alternativ kann die Abmessung d6 andere Werte und andere relative Werte aufweisen. - Die Abmessung d6 wird hier, z.B. in manchen der Ansprüche, als eine zweite Höhe oder eine dritte Höhe bezeichnet. Wenn die Abmessung d2 beispielsweise als zweite Höhe bezeichnet wird, die die Höhe der Wallstruktur
120 vor dem Schleifen und/oder dem CMP-Verfahren ist, wird die Abmessung d6 als dritte Höhe bezeichnet und festgelegt, die die Höhe der Wallstrukturen120' nach dem Schleifen und/oder dem CMP-Verfahren ist. Als weiteres Beispiel wird, indem die erste Höhe der Kontaktinseln104 , die die Abmessung d1 aufweisen, mit der Höhe der Wallstrukturen120' nach dem Schleifen und/oder dem CMP-Verfahren verglichen wird, die Abmessung d6 als zweite Höhe bezeichnet und festgelegt. - Das Entfernen des oberen Abschnitts der Formmasse
122 und des oberen Abschnitts der Wallstrukturen120 , was Wallstrukturen120' mit einer verringerten Höhe ausbildet, führt auch vorteilhaft zu einer Verringerung der Höhe der Vertiefungen in den vertieften Bereichen124 relativ zu den oberen Flächen der Wallstrukturen120' mit der verringerten Höhe. Die Vertiefungen in den vertieften Bereichen124 nach dem Schleifen und/oder dem CMP-Verfahren weisen eine Abmessung d7 auf, wobei die Abmessung d7 beispielsweise etwa 0µm bis etwa 10µm beträgt. Die Abmessung d7 ist beispielsweise kleiner als die Abmessung d4. In Ausführungsformen, in denen die Abmessung d7 0µm beträgt, sind die Vertiefungen in den vertieften Bereichen124 vorteilhaft vollständig entfernt, was eine im Wesentlichen planare Oberfläche für das Ausbilden einer Verbindungsstruktur bildet. Alternativ kann die Abmessung d7 andere Werte und andere relative Werte aufweisen. - Eine detailliertere Schnittansicht eines Eckbereichs
126 von6 ist in7 gezeigt. In manchen Ausführungsformen umfasst das Entfernen des oberen Abschnitts der Formmasse122 das Entfernen eines Abschnitts der Formmasse122 in der Nähe der Wallstrukturen120' . In manchen Ausführungsformen führt das Entfernen des oberen Abschnitts der Formmasse122 dazu, dass die Formmasse122 im Wesentlichen koplanar mit den oberen Flächen der Wallstrukturen120' nach dem Schleifen und/oder dem CMP-Verfahren in Bereichen128 ist, die in der Nähe der Wallstrukturen120' liegen. Die Formmasse122 weist im Wesentlichen nach dem Schleifen und/oder dem CMP-Verfahren die Abmessung d6 auf. Somit weist die Formmasse122 im Wesentlichen beispielsweise die Abmessung d6, die gleich der zweiten Höhe der Wallstrukturen120' ist, in der Nähe der Wallstrukturen120' nach dem Schleifen und/oder dem CMP-Verfahren auf, das verwendet wird, um den oberen Abschnitt der Formmasse122 und den oberen Abschnitt der Wallstrukturen120 zu entfernen. - Bezieht man sich als nächstes auf
8 , wird eine Verbindungsstruktur130 dann über dem Träger110 ausgebildet; z.B. wird die Verbindungsstruktur130 über der Formmasse122 und den Dies100 ausgebildet. Die Verbindungsstruktur130 umfasst in manchen Ausführungsformen beispielsweise eine Nach-Passivierungs-Verbindungs-(PPI)-Struktur oder eine Umverteilungsschicht (RDL). Die Verbindungsstruktur130 umfasst Fan-Out-Bereiche, die in manchen Ausführungsformen beispielsweise eine Anschlussfläche der Kontaktinseln104 auf den Dies100 auf eine größere Anschlussfläche für das Gehäuse erweitern. - Die Verbindungsstruktur
130 umfasst eine Mehrzahl von dielektrischen Schichten130D und Metallleitungen130M und/oder Metall-Durchkontaktierungen130V , die in den dielektrischen Schichten130D ausgebildet sind, um eine elektrische Verbindung mit den Kontaktinseln104 auf dem Substrat102 herzustellen. Die dielektrischen Schichten130D können beispielsweise aus einem Dielektrikum mit niedriger dielektrischer Konstante (Low-k) ausgebildet sein, etwa Phosphorsilikatglas (PSG), Bor-Phosphorsilikatglas (BPSG), fluoriertes Silikatglas (FSG), SiOxCy, aufgeschleudertes Glas (engl. „spin-on glass“), aufgeschleuderte Polymere, Silizium-Kohlenstoff-Material, Verbindungen daraus, Verbundmaterialien daraus, Kombinationen daraus oder Ähnlichem, durch jedes geeignete Verfahren, etwa Rotationsbeschichtung, CVD und/oder CVD im Plasma (PECVD). Die leitenden Verbindungen130M und die leitenden Durchkontaktierungen130V können beispielsweise Kupfer, Kupferlegierungen, andere Metalle oder Legierungen oder Kombinationen oder Mehr-Schicht-Strukturen daraus umfassen. Die leitenden Verbindungen130M und Durchkontaktierungen130V können beispielsweise mittels subtraktiven und/oder Damascene-Prozessen ausgebildet werden. - Die vertieften Bereiche
124 werden mit Isoliermaterial einer der dielektrischen Schichten130D gefüllt. Ähnlich werden Bereiche über dem Substrat102 zwischen den Wallstrukturen120' , den Kontaktinseln104 und dem Isoliermaterial106 mit Isoliermaterial einer der dielektrischen Schichten130D gefüllt. - Der Träger
110 und der Film112 werden entfernt und die gekapselten Halbleitervorrichtungen140 werden in Risslinien-Bereichen132 vereinzelt oder geschnitten, um eine Mehrzahl von gekapselten Halbleitervorrichtungen140 auszubilden, wie in9 gezeigt ist. Die Formmasse122 und die Verbindungsstruktur130 werden in manchen Ausführungsformen beispielsweise entlang der Risslinien132 geschnitten, um die Mehrzahl von gekapselten Halbleitervorrichtungen140 auszubilden. - Ein Die
100 wird in den Ausführungsformen, die in9 gezeigt sind, beispielsweise gekapselt. Alternativ können zwei oder mehr Dies100 in einer gekapselten Halbleitervorrichtung140' gekapselt werden, wie in11 gezeigt ist, was hier im Folgenden beschrieben wird. -
9 zeigt auch, dass eine Mehrzahl von Anschlussteilen142 in manchen Ausführungsformen mit Teilen der Verbindungsstruktur130 verbunden werden können. Die oberste Schicht der Verbindungsstruktur130 kann Kontaktinseln (nicht gezeigt) umfassen, die darauf ausgebildet sind, und die Anschlussteile142 sind beispielsweise mit den Kontaktinseln verbunden. Die Anschlussteile142 können ein eutektisches Material umfassen, beispielsweise Lotmittel. Das eutektische Material kann Lotkugeln oder Lotpaste in manchen Ausführungsformen umfassen, die in einem Ball-Grid-Array (BGA) oder anderen Anordnungen angeordnet sind. Das eutektische Material wird dann aufgeschmolzen, indem das eutektische Material auf eine Schmelztemperatur des eutektischen Materials erwärmt wird, und es wird dann ermöglicht, dass das eutektische Material abkühlt und sich wieder verfestigt, um Anschlussteile142 auszubilden. Die Anschlussteile142 können andere Arten von elektrischen Anschlussteilen umfassen, etwa Mikro-Bondhügel, Flip-Chip-(C4)-Bondhügel oder Säulen, und können leitende Materialien umfassen, etwa Cu, Sn, Ag, Pb oder Ähnliches. In manchen Ausführungsformen können die Anschlussteile142 verbundene Bondhügel umfassen, als weiteres Beispiel. In manchen Ausführungsformen sind die Anschlussteile142 nicht auf dem Gehäuse vorgesehen. -
10 ist eine Schnittansicht eines Formwerkzeugs150 , das ein Ausbildungsverfahren einer Formmasse122 zeigt. Um die Formmasse122 zu auszubilden, wird der Träger110 mit einer Mehrzahl von Dies100 , die daran angebracht sind, auf einen unteren Formrahmen152 des Formwerkzeugs150 angeordnet. Die Formmasse122 in einer gelförmigen, flüssigen oder festen Form wird auf eine Ladeöffnung des Werkzeugs150 platziert und ein oberer Formrahmen154 mit Trennfolie-Klammern wird über dem Träger110 platziert. Ein Vakuum des Werkzeugs wird eingeschaltet und Tauchkolben156 werden aktiviert, um die Formmasse122 herauszudrücken und einzuspritzen, um die Formrahmen152 und154 mit der Formmasse122 zu füllen. Die Formmasse122 wird dann ausgehärtet oder aushärten gelassen, der obere Formrahmen154 wird geöffnet und der Träger110 wird von dem unteren Formrahmen152 entfernt. -
11 zeigt eine Schnittansicht einer gekapselten Halbleitervorrichtung140' , die eine Mehrzahl von integrierten Schaltungs-Dies100 umfasst, die zusammen gekapselt sind, in Übereinstimmung mit manchen Ausführungsformen. Zwei oder mehr integrierte Schaltungs-Dies100 können mittels der Verfahren, die hier beschrieben sind, zusammen gekapselt werden und dann an Risslinien132' vereinzelt werden, um die gekapselte Halbleitervorrichtung140' auszubilden. Teile der Verbindungsstruktur130 stellen horizontale elektrische Verbindungen für die integrierten Schaltungs-Dies100 bereit. Manche der leitenden Verbindungen 130M‘ und Durchkontaktierungen130V können beispielsweise eine Verdrahtung zwischen zwei oder mehreren Dies100 umfassen. Anschlussteile142 (siehe9 ) können mit Teilen der Verbindungsstruktur130 verbunden sein, müssen es aber nicht. -
12A und12B sind Draufsichten, die eine Wallstruktur120' zeigen, die auf einem integrierten Schaltungs-Die100 ausgebildet ist, in Übereinstimmung mit manchen Ausführungsformen. Die Dies100 haben üblicherweise eine quadratische oder rechteckige Form. In12A ist der Die100 quadratisch und die Wallstruktur120' ist direkt auf den Rändern des Dies100 ausgebildet. Die Wallstruktur120' umfasst eine im Wesentlichen quadratische Ringform, die der Gestalt des Dies100 folgt. In12B ist der Die100 rechteckig und die Wallstruktur120' hat auch im Wesentlichen eine rechteckige Form. Die Wallstruktur120' ist jedoch in der Nähe der Ränder des Dies100 angeordnet, hat aber von den Rändern des Dies100 einen vorbestimmten Abstand. Die Wallstruktur120' kann in manchen Ausführungsformen beispielsweise von den Rändern des Dies100 einen Abstand von wenigen µm haben.12B zeigt auch, dass die Ecken der Wallstruktur120' nicht rechtwinklig sein müssen sondern andere Formen haben können, etwa abgewinkelt. Die Ecken der Wallstruktur120' können alternativ abgerundet sein oder andere Formen haben. Die Dies100 und die Wallstrukturen120' können beispielsweise auch andere Formen und relative Formen und Abmessungen haben. - Manche Ausführungsformen der vorliegenden Offenbarung weisen Verfahren zum Kapseln von Halbleitervorrichtungen auf. Gekapselte Halbleitervorrichtungen können mittels der neuen Verfahren, die hier beschrieben sind, gekapselt werden.
- Manche Vorteile der Ausführungsformen der vorliegenden Offenbarung umfassen das Bereitstellen von Kapselungsverfahren, die ein neues Design zur Bedeckung mit Formmasse umfassen. Die Wallstrukturen führen dazu, dass mehr Formmasse in der Nähe der Dies aufgebracht wird, so dass Eckbereiche der Dies durch die Formmasse geschützt sind. Das Verringern der Höhe der Wallstrukturen mittels Schleifens und/oder eines CMP-Verfahrens führt dazu, dass Vertiefungen in der oberen Fläche der Formmasse verringert oder beseitigt werden. Die verbesserte Planheit der oberen Fläche der Formmasse führt zu einer verbesserten Oberfläche für das Ausbilden der Verbindungsstruktur, was zu verbesserter Vorrichtungsleistung und verbessertem Kapselungsertrag führt. Die Wallstrukturen verringern oder verhindern auch das Überfließen der Formmasse auf die Die-Oberfläche während des Aufbringungsverfahrens der Formmasse. Des Weiteren sind die neuen Kapselungsverfahren und die Kapselungsstrukturen, die hier beschrieben sind, leicht in Herstellungs- und Kapselungs-Verfahrensflüssen implementierbar.
- In manchen Ausführungsformen umfasst ein Verfahren zum Kapseln einer Halbleitervorrichtung das Ausbilden einer Wallstruktur auf einer Mehrzahl von Dies in der Nähe von Randbereichen der Mehrzahl von Dies, das Anordnen einer Formmasse um die Mehrzahl von Dies, wobei die Formmasse durch die Wallstruktur gehindert wird, die Flächen der Dies in mittleren Bereichen der Dies zu erreichen, und das Entfernen eines oberen Abschnitts der Formmasse und eines oberen Abschnitts der Wallstruktur.
- In manchen Ausführungsformen umfasst ein Verfahren zum Kapseln einer Halbleitervorrichtung das Verbinden einer Mehrzahl von Dies mit einem Träger, das Ausbilden einer Wallstruktur auf jedem der Mehrzahl von Dies in der Nähe von Randbereichen der Mehrzahl von Dies und das Anordnen einer Formmasse über dem Träger um die Mehrzahl von Dies. Das Verfahren umfasst das Entfernen eines oberen Abschnitts der Formmasse und eines oberen Abschnitts der Wallstruktur und das Ausbilden einer Verbindungsstruktur über der Mehrzahl von Dies und der Formmasse. Der Träger wird entfernt und die Formmasse und die Verbindungsstruktur werden vereinzelt, um eine Mehrzahl von gekapselten Halbleitervorrichtungen auszubilden.
- Eine gekapselte Halbleitervorrichtung wird auch beschrieben, die einen integrierten Schaltungs-Die, der eine Mehrzahl von Kontaktinseln und eine Wallstruktur umfasst, die darauf ausgebildet sind, wobei die Wallstruktur um die Mehrzahl von Kontaktinseln in der Nähe von Randbereichen des integrierten Schaltungs-Dies angeordnet ist. Eine Formmasse ist um den integrierten Schaltungs-Die und die Wallstruktur angeordnet. Eine Verbindungsstruktur ist über dem integrierten Schaltungs-Die und der Formmasse angeordnet.
- Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren.
Claims (18)
- Verfahren zum Kapseln einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Ausbilden einer Wallstruktur (120) auf einer Mehrzahl von Dies (100) in Randbereichen der Mehrzahl von Dies; Anordnen einer Formmasse (122) um die Mehrzahl von Dies, wobei die Formmasse durch die Wallstruktur gehindert wird, die Flächen der Dies in mittleren Bereichen der Dies zu erreichen; und Entfernen eines oberen Abschnitts der Formmasse und eines oberen Abschnitts der Wallstruktur.
- Verfahren nach
Anspruch 1 , wobei das Entfernen des oberen Abschnitts der Formmasse und des oberen Abschnitts der Wallstruktur ein Schleifverfahren oder ein chemisch-mechanisches Polier-Verfahren, ein CMP-Verfahren, umfasst. - Verfahren nach
Anspruch 1 oder2 , wobei das Entfernen des oberen Abschnitts der Formmasse das Entfernen eines Abschnitts der Formmasse in einem an die Wallstruktur (120') angrenzenden Bereich (128) umfasst. - Verfahren nach einem der vorangegangenen Ansprüche, das weiter das Ausbilden einer Verbindungsstruktur (130) über der Mehrzahl von Dies und der Formmasse umfasst.
- Verfahren nach
Anspruch 4 , das weiter das Verbinden einer Mehrzahl von Anschlussteilen mit der Verbindungsstruktur (130) umfasst. - Verfahren nach
Anspruch 4 oder5 , wobei das Ausbilden der Verbindungsstruktur das Ausbilden von Fan-Out-Bereichen umfasst. - Verfahren nach einem der
Ansprüche 4 bis6 , wobei das Ausbilden der Verbindungsstruktur das Ausbilden einer Nach-Passivierungs-Verbindungs-Struktur, einer PPI-Struktur, oder einer Umverteilungsschicht , RDL , umfasst. - Verfahren nach einem der vorangegangenen Ansprüche, wobei das Verfahren weiter Folgendes umfasst: Verbinden der Mehrzahl von Dies (100) mit einem Träger (110); Ausbilden einer Verbindungsstruktur (130) über der Mehrzahl von Dies und der Formmasse; Entfernen des Trägers (110); und Schneiden der Formmasse und der Verbindungsstruktur, um eine Mehrzahl von gekapselten Halbleitervorrichtungen auszubilden.
- Verfahren nach
Anspruch 8 , wobei das Ausbilden der Wallstruktur ausgeführt wird, bevor die Mehrzahl von Dies mit dem Träger verbunden werden, oder wobei das Ausbilden der Wallstruktur ausgeführt wird, nachdem die Mehrzahl von Dies mit dem Träger verbunden werden. - Verfahren nach
Anspruch 8 oder9 , wobei das Ausbilden der Wallstruktur ein Verfahren umfasst, das aus einer Gruppe ausgewählt ist, die aus einem Befestigungsverfahren, einem Lithographieverfahren, einem Rotationsbeschichtungsverfahren, einem Abscheidungsverfahren, einem Laminierverfahren, einem Verfahren zum Ausbilden einer Materialschicht auf der Mehrzahl von Dies und Kombinationen daraus besteht. - Verfahren nach einem der
Ansprüche 8 bis10 , wobei jeder der Mehrzahl von Dies eine Mehrzahl von Kontaktinseln (104) aufweist, die darauf angeordnet sind, wobei die Mehrzahl von Kontaktinseln eine erste Höhe aufweisen und wobei das Ausbilden der Wallstruktur das Ausbilden einer Wallstruktur umfasst, die eine zweite Höhe aufweist, wobei die zweite Höhe größer als die erste Höhe ist. - Verfahren nach
Anspruch 11 , wobei das Entfernen des oberen Abschnitts der Wallstruktur das Ausbilden einer Wallstruktur umfasst, die eine dritte Höhe aufweist, wobei die dritte Höhe größer oder gleich der ersten Höhe ist. - Verfahren nach
Anspruch 11 oder12 , wobei die Formmasse die zweite Höhe in der Nähe der Wallstruktur aufweist. - Verfahren nach einem der
Ansprüche 11 bis13 , wobei jeder der Mehrzahl von Dies eine erste Fläche und eine zweite Fläche aufweist, die der ersten Fläche gegenüber liegt, wobei die Mehrzahl von Kontaktinseln und die Wallstruktur auf der ersten Fläche von jedem der Dies angeordnet sind, wobei die Formmasse über der ersten Fläche von jedem der Dies angeordnet ist und wobei die Formmasse koplanar mit der zweiten Fläche von jedem der Dies ist. - Verfahren nach einem der vorangehenden Ansprüche, wobei die Wallstruktur ein Material aufweist, das aus einer Gruppe ausgewählt ist, die aus Polyimid, PI, Polybenzoxazol, PBO, Unterfüllungs-Material, UF-Material, strukturierbarem Epoxid, nicht entfernbarem Photoresist, Lotmittel-Maskenmaterial und Kombinationen daraus besteht.
- Verfahren nach einem der vorangehenden Ansprüche, wobei die Wallstruktur eine Abdichtungs-Ringstruktur aufweist.
- Verfahren nach einem der vorangehenden Ansprüche, wobei die Wallstruktur gerade Seitenwände oder abgeschrägte Seitenwände aufweist.
- Verfahren nach einem der vorangehenden Ansprüche, wobei die Formmasse um und zwischen der Mehrzahl von Dies angeordnet ist.
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Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10276421B2 (en) * | 2016-03-15 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated fan-out package, integrated fan-out package array, and method of manufacturing integrated fan-out packages |
US20170271734A1 (en) * | 2016-03-17 | 2017-09-21 | Multek Technologies Limited | Embedded cavity in printed circuit board by solder mask dam |
TWI663753B (zh) * | 2016-05-25 | 2019-06-21 | 朱振甫 | 在組裝模組中填充有機或無機液體的方法 |
US10712398B1 (en) | 2016-06-21 | 2020-07-14 | Multek Technologies Limited | Measuring complex PCB-based interconnects in a production environment |
CN105977224A (zh) * | 2016-06-23 | 2016-09-28 | 华天科技(西安)有限公司 | 一种防止表面溢塑封料的封装件围坝结构及其制造方法 |
US10229865B2 (en) * | 2016-06-23 | 2019-03-12 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
US10062654B2 (en) * | 2016-07-20 | 2018-08-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semicondcutor structure and semiconductor manufacturing process thereof |
KR101952862B1 (ko) | 2016-08-30 | 2019-02-27 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
US10499500B2 (en) | 2016-11-04 | 2019-12-03 | Flex Ltd. | Circuit board with embedded metal pallet and a method of fabricating the circuit board |
US10458778B2 (en) | 2016-11-17 | 2019-10-29 | Multek Technologies Limited | Inline metrology on air flotation for PCB applications |
US10297478B2 (en) * | 2016-11-23 | 2019-05-21 | Rohinni, LLC | Method and apparatus for embedding semiconductor devices |
US10460987B2 (en) * | 2017-05-09 | 2019-10-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package device with integrated antenna and manufacturing method thereof |
IT201700055942A1 (it) * | 2017-05-23 | 2018-11-23 | St Microelectronics Srl | Procedimento per fabbricare dispositivi a semiconduttore, dispositivo e circuito corrispondenti |
US10541228B2 (en) | 2017-06-15 | 2020-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages formed using RDL-last process |
US10490472B2 (en) | 2017-08-30 | 2019-11-26 | Qualcomm Incorporated | Air cavity mold |
US10522440B2 (en) * | 2017-11-07 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method of manufacturing the same |
US10283461B1 (en) | 2017-11-22 | 2019-05-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Info structure and method forming same |
US10629554B2 (en) * | 2018-04-13 | 2020-04-21 | Powertech Technology Inc. | Package structure and manufacturing method thereof |
US11075173B2 (en) | 2018-10-31 | 2021-07-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming same |
KR102570902B1 (ko) * | 2018-11-23 | 2023-08-25 | 삼성전자주식회사 | 반도체 패키지 |
US11022580B1 (en) | 2019-01-31 | 2021-06-01 | Flex Ltd. | Low impedance structure for PCB based electrodes |
US11668686B1 (en) | 2019-06-17 | 2023-06-06 | Flex Ltd. | Batteryless architecture for color detection in smart labels |
KR102203649B1 (ko) * | 2019-09-10 | 2021-01-15 | (주)라이타이저 | 서브 픽셀 csp, 서브 픽셀 csp의 제조 방법, 디스플레이 장치의 제조 방법 및 그 방법에 의해 제조되는 디스플레이 장치 |
KR102711421B1 (ko) * | 2019-09-19 | 2024-09-30 | 삼성전자주식회사 | 반도체 패키지 |
US11128268B1 (en) | 2020-05-28 | 2021-09-21 | Nxp Usa, Inc. | Power amplifier packages containing peripherally-encapsulated dies and methods for the fabrication thereof |
US11469197B2 (en) * | 2020-08-26 | 2022-10-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit package and method |
CN113078104A (zh) * | 2021-03-29 | 2021-07-06 | 青岛科技大学 | 一种制造微电子集成电路元件的方法 |
US11894343B2 (en) * | 2021-05-24 | 2024-02-06 | Western Digital Technologies, Inc. | Vertical semiconductor device with side grooves |
CN113644046B (zh) * | 2021-07-19 | 2022-10-14 | 太极半导体(苏州)有限公司 | 一种nand闪存芯片的边缘封装工艺及其结构 |
KR20230060092A (ko) * | 2021-10-27 | 2023-05-04 | 삼성전자주식회사 | 패키지 기판 및 이를 포함하는 반도체 패키지 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080136004A1 (en) | 2006-12-08 | 2008-06-12 | Advanced Chip Engineering Technology Inc. | Multi-chip package structure and method of forming the same |
US20100062563A1 (en) | 2008-09-05 | 2010-03-11 | Infineon Technologies Ag | Method of manufacturing a stacked die module |
US20110260336A1 (en) | 2010-04-26 | 2011-10-27 | Nepes Corporation | Wafer level semiconductor package and fabrication method thereof |
US20140103488A1 (en) | 2012-10-11 | 2014-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | POP Structures and Methods of Forming the Same |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5936932A (ja) * | 1983-05-25 | 1984-02-29 | Hitachi Ltd | 半導体集積回路 |
JPH0493051A (ja) | 1990-08-08 | 1992-03-25 | Nec Corp | 薄型モジュール |
US5583378A (en) * | 1994-05-16 | 1996-12-10 | Amkor Electronics, Inc. | Ball grid array integrated circuit package with thermal conductor |
US5866953A (en) * | 1996-05-24 | 1999-02-02 | Micron Technology, Inc. | Packaged die on PCB with heat sink encapsulant |
KR100343432B1 (ko) | 2000-07-24 | 2002-07-11 | 한신혁 | 반도체 패키지 및 그 패키지 방법 |
JP3651413B2 (ja) | 2001-05-21 | 2005-05-25 | 日立電線株式会社 | 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法 |
US8021930B2 (en) | 2009-08-12 | 2011-09-20 | Stats Chippac, Ltd. | Semiconductor device and method of forming dam material around periphery of die to reduce warpage |
US8877567B2 (en) * | 2010-11-18 | 2014-11-04 | Stats Chippac, Ltd. | Semiconductor device and method of forming uniform height insulating layer over interposer frame as standoff for semiconductor die |
CN102543767B (zh) * | 2010-12-07 | 2015-04-08 | 万国半导体(开曼)股份有限公司 | 一种在晶圆级封装的塑封工序中避免晶圆破损的方法 |
JP5927756B2 (ja) * | 2010-12-17 | 2016-06-01 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
US8492181B2 (en) * | 2011-12-22 | 2013-07-23 | Stmicroelectronics Pte Ltd. | Embedded wafer level optical package structure and manufacturing method |
-
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-
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-
2018
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080136004A1 (en) | 2006-12-08 | 2008-06-12 | Advanced Chip Engineering Technology Inc. | Multi-chip package structure and method of forming the same |
US20100062563A1 (en) | 2008-09-05 | 2010-03-11 | Infineon Technologies Ag | Method of manufacturing a stacked die module |
US20110260336A1 (en) | 2010-04-26 | 2011-10-27 | Nepes Corporation | Wafer level semiconductor package and fabrication method thereof |
US20140103488A1 (en) | 2012-10-11 | 2014-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | POP Structures and Methods of Forming the Same |
Also Published As
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