JP2005217071A - マルチチップ半導体装置用チップ及びその製造方法 - Google Patents

マルチチップ半導体装置用チップ及びその製造方法 Download PDF

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Abstract

【課題】 アライメント用マークの形成に専用の工程を追加することなく、チップの表面からの工程（フォトリソグラフィー、エッチング等）だけで、チップの表面及び／又は裏面にアライメント用マークを形成したマルチチップ半導体装置用チップ及びその製法方法を提供すること。
【解決手段】 一のマルチチップ半導体装置用チップ内に二以上の導電性貫通プラグを有するマルチチップ半導体装置用チップにおいて、前記導電性貫通プラグの一以上をアライメント用マークとし、前記マルチチップ半導体装置用チップの表面及び／又は裏面で前記アライメント用マークが識別できるように構成したことにある。そして、当該導電性貫通プラグの表面及び／又は裏面に絶縁膜を施した。
【選択図】図１

Description

本願発明は、積層する際に必要な位置合わせのためのアライメント用マークを有する積層型マルチチップ半導体装置用チップ及びその製造方法に関する。
近年、コンピュータや通信機器の重要部分には、超大規模集積回路を搭載した半導体チップ（以下、単にチップと称する）が多用される。そのチップの使用態様は、複数のチップを積層化したものが多い。ここで、複数のチップを積層化する場合に、特に重要なことは各チップの位置を合わせる方法、即ちアライメント方法である。
これまで、マルチチップ積層型半導体装置のアライメント方法について、以下に示すような方法が知られていた（特許文献１〜５）。
特許文献１に示されているチップのアライメント方法は、積層される各チップに、何も埋め込まれていない貫通孔或いは透明な物質で埋め込まれている貫通孔を設け、その貫通孔を下からレーザ光で照射して、上部に設けられた受光器で受け、その受光される透過光量が最大となるように各チップを動かして、上下チップのアライメントを行なうものである。
特許文献２に示されているチップのアライメント方法は、チップ・オン・チップ構造のマルチチップモジュールを製作するときに、フェースダウンでフリップチップボンディングするチップの裏面に、印刷装置やレーザマーカ等でマークを描いておいて、これをアライメントするためのマークとして用いるものである。
特許文献３に示されているチップのアライメント方法は、チップ・オン・チップ構造のマルチチップモジュールを製作するときに、フェースダウンでフリップチップボンディングするチップの裏面に、チップの表面にある電極位置に対応させて、電極マークを描いておき、これらをアライメントするためのマークとして用いる方法である。
特許文献４に示されているチップのアライメント方法は、チップ・オン・チップ構造で接合される二つのチップの表面同士の対応する位置にそれぞれアライメント用マークを設け、これらをアライメントするときに用いる方法である。
特許文献５に示されているチップのアライメント方法は、上部に積層するチップから下部に積層するチップに、順次径が小さくなっている中空のダミービアを設け、各層のダミービアの中心を一致させることにより、上下チップのアライメントを行なうものである。
特開平１０−３０３３６４号公報 特開２０００−２２８４８７号公報 特開２０００−２２８４８８号公報 特開２００１−２１７３８７号公報 特開２００２−７６２４７号公報
上記の従来技術には、以下に示すような問題点があった。
特許文献１に示された方法では、アライメントを行ないながら透過光量を測定することが必須となるので、レーザ等の光源と、その光源からの照射光を受光する受光器と、光源及び受光器をマウントするマウンターが必要となる。アライメント用の貫通孔の直径が小さい場合は、受光器で受光できる受光量が不足し、アライメントができなくなる。逆に、貫通孔の直径が大きい場合は、受光量は十分であるがアライメントの精度が悪くなる。従って、照射光を透過させるための貫通孔の大きさ、光源、受光器の最適化が必要である。しかも、この方法では、光を透過するアライメント用の貫通孔を貫通電極とは別に設けるために専用の追加工程が必要であり、マルチチップモジュールの最上段と最下段の本来貫通孔を設ける必要のないチップにも貫通孔を設けなければならない。
特許文献２に示された印刷装置やレーザマーカ等でチップの裏面にマークを描くという方法では、１μｍより正確な位置制御ができない。そのため、位置合わせ精度は十分ではなく、狭ピッチ接合のアライメントはこの方法では不可能である。特許文献３に示されたチップの裏面に、チップの表面にある電極位置に対応して電極マークを描くことも、上記と同様であって、１μｍより正確な位置制御ができない。
また、特許文献２及び特許文献３に示された方法は、下チップのアライメント用マークと上チップの裏面マークを同時に画像認識しながら２つのチップを接合する所謂フェースダウン方式で接合するものである。従って、同サイズのチップを積層する場合には下チップが上チップに隠れてしまい、アライメント用マークを認識することができず、本方法を適用することが難しい。
特許文献４に示された方法は、通常のフリップチップボンダで用いられている方法の一つである。本方法は、チップ・オン・チップ構造で接合される二つのチップの表面同士の対応する同一位置にそれぞれアライメント用マークを別々に設けなければならない。このよう別々の工程でアライメント用マークを設ける方法では、一つのチップの表面と裏面でのアライメントマーク同士の対応は１μｍより正確に制御することが難しい。そのため、チップを３段以上に積層する場合、本方法では到底、積層精度を１μｍより向上することは不可能である。
特許文献５に示された順次径が小さくなっている中空のダミービアを用いる方法では、ダミービアを精度良く形成したとしても、径の異なるダミービアの中心を合わせる精度は、到底１μｍより微細な精度までに向上することは期待できない。
以上要するに、従来技術のアライメント方法は、１μｍより微細な位置合わせ精度を有しておらず、接合ピッチが狭いチップのアライメントを行なうことは不可能であった。また、アライメント用マークを形成するために、余分の工程を追加しなければならない場合もあった。
本発明の目的は、以上のような従来技術の問題点を解決し、アライメント用マークを、チップ表面からの工程（リソグラフィー、エッチング等）だけで、アライメント用マークの形成のための工程を余分に追加することなく、チップの表面及び／又は裏面に形成し、このアライメント用マークを用いて１μｍより正確な精度で位置合わせが可能なマルチチップ半導体装置用チップ及びその製法方法を提供することにある。
上記の目的を達成するために、本願発明のマルチチップ半導体装置用チップは、一のマルチチップ半導体装置用チップ内に二以上の導電性貫通プラグを有するマルチチップ半導体装置用チップにおいて、前記導電性貫通プラグの一以上をアライメント用マークとし、前記マルチチップ半導体装置用チップの表面及び／又は裏面で前記アライメント用マークが識別できるように構成して成ることを特徴とする。
従って、本願発明のマルチチップ半導体装置用チップによれば、表面からの工程（フォトリソグラフィー、エッチング等）だけで、チップの表面及び／又は裏面にアライメント用マークを形成することができる。このアライメント用マークは、導電性貫通プラグの一つを用いたものであるから、１μｍより微細な精度でその位置、大きさを制御することができる。従って、１μｍより微細な精度で形成されたアライメント用マークを用いてチップのアライメントを行なえば、１μｍより正確な精度で位置合わせを行なうことが可能である。
なお、前記アライメント用マークが前記マルチチップ半導体装置用チップの表面及び／又は裏面で識別できるように、その配列や形状に変化を加えても良い。例えば、アライメント用マークの形状を円形やエル・ドット、十字型とすることで識別可能である。また、アライメント用マークの大きさを、他の導電性プラグの大きさと変えることによっても識別できる。
さらに、アライメント用マークと導電性プラグとの相対位置関係によって識別することも可能である。例えば、導電性プラグの特定の列をアライメント用マークとすること、導電性プラグの列に短くアライメント用マーク列を加えること等で識別可能である。或いは、導電性貫通プラグのいくつかを、規則的な配置からずらすことによって、認識可能なアライメント用マークのパターンを形成することも可能である。
また、前記アライメント用マークは、当該アライメント用マークとした導電性貫通プラグの表面及び裏面に同形状に設けることができる。即ち、チップの表面と裏面とで、マークは同形状であることが望ましく、例えば、円形、Ｌ型、十字型、ドット等任意の形状に形成することができる。そのように構成することで、チップの表面と裏面とで同一のアライメント用マークを識別でき、チップの誤搭載等を防ぐことができる。
前記アライメント用マークの形状或いはその配列は非対称としても良い。そのようにして、チップの表面と裏面とを区別することができる。通常、電気的導通に係わる導電性貫通プラグは、対称に配列されるので配線とインダクタ、容量、抵抗等の受動素子のみを搭載する貫通電極スペーサーを積層しようとすると、外観から裏表が判別し難い。このような場合、アライメント用マークからチップの表面と裏面とが判別できるように構成しておくことで、チップの誤搭載を防ぐことができ、接合信頼性向上につながる。
前記アライメント用マークとした導電性貫通プラグは、その断面形状の最小幅が他の導電性貫通プラグの最小幅以下であり、且つ最小幅は１μｍ以下としても良い。貫通プラグの充填条件は一般に幅によって異なるが、上記のようにすると他の導電性貫通プラグと同一の工程、同一の条件でアライメント用マークを同時に形成できる。従って、製造工程への負荷を軽減できる。また、アライメント用マークの直径が他の導電性貫通プラグの直径より小さい場合は、チップの実利用に供する面積を広くすることができることにもなる。
前記アライメント用マークは、その表面及び／又は裏面を絶縁材料で覆っても良い。絶縁材料はＳｉＯ２、ＳｉＯＮ、ＳｉＮ等透明材料に拘らず、色彩が有ってもよい。そのようにして、当該アライメント用マークを電気的に絶縁し、短絡等の事故を防止することができる。色彩が有ることで、他の導電性プラグと識別することが容易となる。また、絶縁材料で被覆することで、アライメント用マーク上にメッキ配線やバンプが付着しない。従って、アライメント用マークを俯瞰して見た場合の形状精度はフォトリソグラフィーの解像度を保持したままとなるので、位置合わせ精度が劣化することはない。
前記アライメント用マークは実装用アライメントマークとしても良く、フォトリソグラフィー用の目合わせマークであっても良い。フォトリソグラフィー用の目合わせマークの場合は、その最小幅が他の導電性貫通プラグの最小幅以下であり、且つその最小幅が１μｍ以下であることが望ましい。
また、前記アライメント用マークとした導電性貫通プラグの少なくとも１部の電位は固定されていても良い。
アライメント用マークとした導電性貫通プラグの少なくとも１部の電位を固定することで、マルチチップ半導体装置が動作している時のチップのノイズを低減することが可能となり、信頼性の高いマルチチップ半導体装置を提供することができる。
上記の目的を達成するために、本願発明のマルチチップ半導体装置用チップのボンディング装置は、一のマルチチップ半導体装置用チップ内に二以上の導電性貫通プラグを有し且つ前記導電性貫通プラグの一以上をアライメント用マークとしたマルチチップ半導体装置用チップをボンディング装置で積層する際に、前記アライメント用マークにより前記マルチチップ半導体装置用チップの位置を算出するように構成して成ることを特徴とする。
従って、本願発明のマルチチップ半導体装置用チップのボンディング装置によれば、マルチチップ半導体装置用チップをボンディング装置で積層する際に、１μｍより正確に位置を合わせてボンディングすることが可能である。
上記の目的を達成するために、本願発明のマルチチップ半導体装置用チップのアライメント方法は、一のマルチチップ半導体装置用チップ内に二以上の導電性貫通プラグを有し且つ前記導電性貫通プラグの一以上をアライメント用マークとしたマルチチップ半導体装置用チップをアライメントして積層する際に、前記アライメント用マークにより前記マルチチップ半導体装置用チップのアライメントを行なうことを特徴とする。
従って、本願発明のマルチチップ半導体装置用チップのアライメント方法によれば、マルチチップ半導体装置用チップをアライメントして積層する際に、前記アライメント用マークにより前記マルチチップ半導体装置用チップのアライメントを１μｍより正確に行なうことが可能である。
上記の目的を達成するために、本願発明のマルチチップ半導体装置用チップの製造方法は、一のマルチチップ半導体装置用チップに二以上のビアをエッチングする工程と、前記二以上のビアをエッチングする工程で製作された二以上のビアに導電性物質を埋め込む工程と、前記導電性物質を埋め込む工程で導電性物質が埋め込まれた前記マルチチップ半導体装置用チップの裏面を後退させて前記導電性物質を露出させる工程とを含むマルチチップ半導体装置用チップの製造方法であって、前記導電性物質を埋め込んだ導電性貫通ビアの一以上をアライメント用マークとし、前記マルチチップ半導体装置用チップの表面及び／又は裏面で前記アライメント用マークが識別できるようにしたことを特徴とする。
前記導電性物質を埋め込む工程以降に、前記導電性物質を埋め込んだ導電性貫通プラグの一以上の表面及び／又は裏面に絶縁膜を施す工程が含まれても良い。
従って、本願発明のマルチチップ半導体装置用チップの製造方法によれば、アライメント用マークと導電性貫通プラグは同一工程で製作されるので、このアライメント用マークを用いてチップの位置合わせを行なえば１μｍより正確な精度で合わせることができる。
また、エッチング工程でドライエッチングを利用すれば、レーザ、ドリル等、最低でも数十μｍ程の径が必要な他の手段で開口する貫通孔に比べて、その直径を小さくすることができる。
前記ビアに導電性物質を埋め込む方法は、メッキ、スパッタリング、ＣＶＤ、導電性樹脂塗布、半田・低融点金属の溶融の内から選ばれた一種以上の方法を用いることができる。
本願発明のマルチチップ半導体装置用チップ及びその製造方法によれば、以下のような優れた効果を発揮する。
１．フリップチップ、或いはチップ・オン・チップで接合する際に、チップ同士の位置合わせを１μｍより高精度で行なうことが可能となる。
２．チップの位置合わせ精度を１μｍより高精度で行なうことが可能なので、接合ピッチが狭いチップの位置合わせにも対応できる。
３．チップの接合方法として、フェースダウン、上下撮像、赤外線透過撮像のどの方法でも用いることができる。即ち、チップの接合方法に制約がない。
４．アライメント用マークを形成するための追加工程、例えばチップの裏面にフォトリソグラフィー工程を追加しないで済む。
５．形状や大きさ等の異なるアライメント用マークを有するチップを製作する必要がなく、一貫してアライメント用マークを製作することができる。
６．アライメント用マークを非対称な形状、或いは配置のマークにすることで表面と裏面との検出が可能となる。
７．光透過式のアライメントマークに比べて小さく、またドライエッチングを用いれば貫通孔の径を小さくすることができ、チップ実利用面積を比較的大きくとれる。
図１は、本願発明のマルチチップ半導体装置用チップの製造方法を示す説明図である。重要なことは、アライメント用マークは、導電性貫通プラグと同一の製造工程で製作できる点にある。製造工程の概略は次の通りである。
（ａ）基板１の表面のフォトリソグラフィー工程で導電性貫通プラグの貫通孔パターンを露光する。そして、ドライエッチングで貫通孔となるビア２をエッチングする。
（ｂ）作製された深穴のビア２を絶縁膜（図には示されていない。）で被覆し、スパッタによりシード層（図には示されていない。）を形成し、電解メッキによりビア２を導電性物質３により充填する。この場合、充填する金属はＣｕ、Ａｌ、Ａｕ、Ｗ、Ｔｉ、Ｓｎ、半田等適宜選択することができる。或いは、ビア２の充填に導電性樹脂を用いても良い。
（ｃ）基板１の裏面より研削した後に、ドライエッチ、ドライポリッシュ又はウエットエッチを施して、貫通孔に充填した金属を裏面に露出させ、導電性貫通プラグ６を完成させる。なお、アライメント用マークになる導電性貫通プラグ６’には、メッキバンプ等が付着しても構わないが、絶縁膜を被覆することも可能であって、絶縁膜を被覆した場合には形状精度がさらに正確になって、フォトリソグラフィーの精度を保つことができる。
（ｄ）アライメント用マークにする貫通孔は、その上面及び／又は裏面をカバー絶縁膜４（絶縁膜：ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等）で覆うことにより、アライメント用マーク５を完成させる。なお、アライメント用マーク５をカバー絶縁膜４で覆うことは必ずしも必須の要件ではなく、カバー膜で覆った場合には、メッキバンプの形成工程に入ってもメッキが付くことはなく、俯瞰して見た場合の形状精度がフォトリソグラフィーの解像度に保たれるという作用を有する。
以上のようにして、マルチチップ半導体装置用チップを得ることができる。
なお、通常の導電性貫通プラグ６にはメッキバンプを形成する必要があるので、カバー絶縁膜４に開口部を設ける。
図２は、上述のマルチチップ半導体装置用チップの製造方法で製作したアライメント用マークの第一の実施の形態である。（ａ）はアライメント用マークとして白抜きの十字型９と十字型１０を用いた場合の斜視図、（ｂ）はエル・ドット１１と円形１２を用いた場合の斜視図である。白抜きの十字型９とは、アライメント用マークを構成する４点の導電性貫通プラグを、周囲の部分の模様と反転させることで得られる十字型のものを意味している。例えば、チップの地の色が白色でアライメント用マークを構成する導電性貫通プラグの色を黒色とすれば、アライメント用マークは白抜きの十字型に認識できる。なお、上記のアライメント用マーク９〜１２は、図２に示すように、チップの表面と裏面での形状は同じであって、アライメント用マーク９〜１２は他の導電性貫通プラグ８と完全に識別することができる。
図３は、上述のマルチチップ半導体装置用チップの製造方法で製作したアライメント用マークの第二の実施の形態である。下部のアライメント用マーク１７と上部のアライメント用マーク１８とは、チップ１３の上部と下部で非対称に配置した例になっている。このように配置することで、チップ１３の表裏、回転角度の判別を容易に行なうことが可能である。当然ながら、他の導電性貫通プラグ１４〜１６と識別可能である。
図４は、上述のマルチチップ半導体装置用チップの製造方法で製作したアライメント用マークの第三の実施の形態である。導電性貫通プラグとの相対位置関係によってアライメント用マークが識別できる例を示している。まず、（ａ）〜（ｄ）は、導電性貫通プラグ１９、２１、２３、２５のいくつかを規則的な配置からずらすことによって、認識可能なアライメント用マークのパターン２０、２２、２４を形成した例について示す。（ｅ）〜（ｇ）は、配列された導電性貫通プラグ２７、２９、３１の下側に、導電性貫通プラグとは形状の異なる複数のアライメント用マーク２８、３０、３２を形成した例について示す。このように導電性貫通プラグとアライメント用マークを配置することで、チップの表裏、回転角度の判別を容易に行なうことが可能である。
上述した第一、第二及び第三の実施の形態において、アライメント用マークとした導電性貫通プラグは、その断面形状が他の導電性貫通プラグの最小幅以下としても良い。導電性貫通プラグの充填条件は一般に幅によって異なるが、上記のようにすると他の導電性貫通プラグと同一の工程、同一の条件でアライメント用マークを形成できる。従って、製造工程への負荷を低減できる。
なお、本願発明のアライメント用マークを使用して、チップ間の位置合わせができることを述べてきたが、導電性貫通プラグ上に形成されたメッキバンプを相互接続する配線を形成するためのリソグラフィーのアライメントマークとして、本願発明のアライメント用マークを使用することも可能である。本願発明のアライメント用マークをフォトリソグラフィー用の目合わせマークとして使う場合には、目合わせ精度を考慮して、その最小幅が他の導電性貫通プラグの最小幅以下であり、且つ最小幅が１μｍ以下であることが望ましい。
図５は、本願発明のマルチチップ半導体装置用チップのボンディング装置によるチップの積層の方法を示すフローチャート図である。図６は、チップを積層するときのマルチチップ半導体装置用チップのボンディング装置３３の模式図である。以下、チップ積層の手順を図５及び図６を参照して説明する。
（１）ダイマウント
上チップ３９及び下チップ４０を共にダイシングしておき、ダイシングされた下チップ４０はステージの上に、ダイシングされた上チップ３９はボンディング装置３３のマウントヘッド３４に搭載する（Ｓ１）。このとき、少なくともどちらかのチップは導電性貫通プラグを有し、裏面のアライメント用マークが見えていることとする。
（２）アライメント用マーク撮像
下チップ４０の上面を上側から、上チップ３９の下面を下側から、それぞれ別のカメラ３６、３７で撮像する（Ｓ２）。これらのカメラは、次の画像処理が可能であれば、特に種類等は問わない。
（３）画像処理
アライメント用マークを含むチップの一部分を、一チップ上で少なくとも二箇所に亘り画像処理を行ない、チップの中心位置を求める（Ｓ３）。図６（ａ）は、チップの座標（中心位置）を求め終えた状態を示す。
（４）移動
マウンタヘッド３４或いはステージ３８のＸＹ軸を精密に移動させ、両チップ３９、４０の位置を正確に一致させる（Ｓ４）。図６（ｂ）は、チップを接合位置へ移動した状態を示す。
（５）接合
マウンタヘッド３４を垂直に降ろして、上側のチップ３９を下側のチップ４０に接合する（Ｓ５）。このとき、バンプに印加される加重は精密に制御できるように構成されている。図６（ｃ）は、そのように接合した状態を示す。
（６）加熱／圧着／超音波接合
用いるバンプやマウンターの構成によって決まる最適な方法を用いてバンプをチップの間で密着させる（Ｓ６）。
（７）マウンタヘッド分離
図６には記載していないが、マウンタヘッド３４を上昇させ、分離する（Ｓ７）。
この後、さらにチップの積層を続けるときはＳ１に戻り、３層以上の積層を行なう。チップの積層が終わったら、モジュールをパッケージングする（インタポーザに搭載する）等の一次実装工程に進む。
従来、チップ上の活性面（素子が形成されている面）と活性面とを組み合わせるため２段までしか積層できなかったが、本願発明の方法により３段以上に積層することを可能とした点が新規である。例えば、上チップとして導電性貫通プラグを持つデバイスを考えてみると、チップの表面にだけアライメント用マークがある場合や、アライメント用マークが空孔又は透明な貫通孔の場合には、チップ・オン・チップの接合方法がそのままでは使用できず、ヘッドの部分に光を通す透明な窓を持たせる等、標準的ではないマウンターが必要となる。しかし、本願発明のマルチチップ半導体装置用チップのボンディング方法によれば、チップの表面と裏面とにアライメント用マークが設けられているので、２段積層のチップ・オン・チップと同一の工程を繰り返すことで、多層に積層したマルチチップ半導体装置を得ることができる。
図７は、以上のようにしてマルチチップ半導体装置用チップ４１、４２を２段積層したマルチチップ半導体装置の概略断面図である。アライメント用マーク４３を用いることで、１μｍより正確な精度で位置合わせしボンディングしたマルチチップ半導体装置を得ることが可能である。なお、図には記載していないが、チップ上の配線層又はバンプを通じて、電源線又はＧＮＤ線に電気的に接続して、任意のアライメント用マークの電位を固定することができる。アライメント用マークの電位を固定することで、マルチチップ半導体装置が動作している時のノイズを低減することができる。
図８は、ウエハ４５の上に個片化されたチップ４６を並べて積層した様子を示す。このように、下チップが個片化されたチップではなく、ウエハ４５のままでも適用することが可能である。ウエハ４５の上に個片化されたチップ４６を並べて積層しマルチチップモジュールが完成してからダイシングすることが可能である。また、上下チップとも個片化されたチップではなく、ウエハのままで複数積層する場合にも適用可能である。
その他、能動素子を多段（３段以上）に積層する場合や、貫通電極スペーサー等能動素子を搭載しない基板を積層する場合にも、本願発明のマルチチップ半導体装置用チップのボンディング装置が適用できる。以下、そのような実施の形態について説明する。
図９は、能動素子を多段に積層した実施の形態を示す。この図では、チップ４５〜４８を４段に積層し、最上段のチップ４５及び最下段のチップ４８には導電性貫通プラグは無し、という構成になっている。このような多層積層構造は、同種メモリの多段積層、異種メモリの多段積層、メモリとロジックとの混載、異なった機能を持つロジックの多段積層、異なった基板を持つＬＳＩチップの多段積層（Ｓｉと化合物半導体等）に適用することが可能である。
このように、チップの積層段数が３段を越えると、チップの表面及び裏面で１μｍより正確な位置合わせが必須であり、本願発明のアライメント用マーク５４を備えていればそのことを正確に行なうことができ、しかも積層段数には何ら制限はない。
図１０は、貫通電極スペーサー等、能動素子を搭載しない基板を積層した実施の形態を示す。ここで、貫通電極スペーサー５８とは、トランジスタ以外の素子（配線、キャパシタ、インダクタ、アンテナ等の受動部品）を搭載した半導体チップを意味する。貫通電極素スペーサー５８のように、表裏の判別が難しいチップについては、アライメント用マーク６０を非対称に配置することで、表裏を間違うことなく搭載することが可能である。
図１１は、オプティカルデバイスをＬＳＩチップ上に積層する実施の形態を示す。機能上フェイスダウンで積層できないので、２段の積層の場合でも裏面にアライメント用マーク６９が必要であり、本願発明のチップの表面からの工程によってチップ６４の裏面にアライメント用マーク６９が形成できるマルチチップ半導体装置用チップの製造方法は有効である。
図１２は、最下段のチップも貫通電極を有している場合の実施の形態を示す。例えば、ＦＣＢＧＡタイプのパッケージにパッケージングする例について示している。この場合、最下段の半導体チップ７３とＦＣＢＧＡ基板７４との位置合わせにアライメント用マーク８０を利用している。なお、ＦＣＢＧＡとは、フリップ・チップ・ボール・グリッド・アレイの略であり、多ピン、狭ピッチでの実装が可能であるパッケージの一つである。
以上で説明してきたように、本願発明のマルチチップ半導体装置用チップはアライメント用マークを有しており、このアライメント用マークを用いてチップ間の位置合わせを１μｍより高精度で行なうことができる。チップの多段積層に関しても段数の制限がなく、１μｍより高精度で積層することが可能である。なお、実施の形態は上記で説明したものに限ることなく、本願発明の趣旨を損なわない限り様々な形態で実施することができる。
高精度で位置を合わせる必要がある半導体チップ、基板等に広く利用することが可能である。その他、化合物半導体基板や光回路基板（シリコン、石英）にも適用可能である。
本願発明のマルチチップ半導体装置用チップの製造方法の説明図である。 本願発明のマルチチップ半導体装置用チップの第一の実施の形態の説明図である。 本願発明のマルチチップ半導体装置用チップの第二の実施の形態の説明図である。 本願発明のマルチチップ半導体装置用チップの第三の実施の形態の説明図である。 本願発明のマルチチップ半導体装置用チップのボンディング装置によるチップの積載の方法を示すフローチャート図である。 本願発明のマルチチップ半導体装置用チップのボンディング装置の説明図である。 図６のマルチチップ半導体装置用チップのボンディング装置で積層した半導体装置の概略断面図である。 図６のマルチチップ半導体装置用チップのボンディング装置で積層したダイ・オン・ウエハの概略平面図である。 図６のマルチチップ半導体装置用チップのボンディング装置で４段積層したマルチチップ半導体装置の概略断面図である。 図６のマルチチップ半導体装置用チップのボンディング装置で貫通電極スペーサーを積層したマルチチップ半導体装置の概略断面図である。 図６のマルチチップ半導体装置用チップのボンディング装置でオプティカルデバイスを積層したマルチチップ半導体装置の概略断面図である。 図６のマルチチップ半導体装置用チップのボンディング装置で最下段のチップも導電性貫通プラグを有しているチップを積層したマルチチップ半導体装置の概略断面図である。
符号の説明
１ 基板
２ ビア
３ 導電性物質
４ ガバー絶縁膜
５ アライメント用マーク
６ 導電性貫通プラグ
６’ アライメント用マークになる導電性貫通プラグ
７ マルチチップ半導体装置用チップ
８ 導電性貫通プラグ
９ アライメント用マーク（白抜き十字型）
１０ アライメント用マーク（十字型）
１１ アライメント用マーク（エル・ドット）
１２ アライメント用マーク（円形）
１３ マルチチップ半導体装置用チップ
１４〜１６ 導電性貫通プラグ
１７、１８ アライメント用マーク
１９、２１、２３、２５、２７、２９、３１ 導電性貫通プラグ
２０、２２、２４、２６、２８、３０、３２ アライメント用マーク
３３ マルチチップ半導体装置用チップのボンディング装置
３４ マウントヘッド
３５ マウンター
３６、３７ カメラ
３８ ステージ
３９ 上チップ
４０ 下チップ
４１、４２ マルチチップ半導体装置用チップ
４３ アライメント用マーク
４４ 導電性貫通プラグ
４５ ウエハ
４６ マルチチップ半導体装置用チップ
４５〜４８ マルチチップ半導体装置用チップ
４９〜５２ 活性面
５３ 導電性貫通プラグ
５４ アライメント用マーク
５５ バンプ
５６、５７ マルチチップ半導体装置用チップ
５８ 貫通電極スペーサー
５９ 導電性貫通プラグ
６０ アライメント用マーク
６１ バンプ
６２、６３ 活性面
６４ オプティカルデバイスを搭載するチップ
６５ マルチチップ半導体装置用チップ
６６ 活性面
６７ 受光・発光素子面
６８ 導電性貫通電極
６９ アライメント用マーク
７０ バンプ
７１〜７３ マルチチップ半導体装置用チップ
７４ ＦＣＢＧＡ基板
７５ 半田ボール
７６〜７８ 活性面
７９ 導電性貫通プラグ
８０ アライメント用マーク
８１ バンプ

Claims (16)

  1. 一のマルチチップ半導体装置用チップ内に二以上の導電性貫通プラグを有するマルチチップ半導体装置用チップにおいて、前記導電性貫通プラグの一以上をアライメント用マークとし、前記マルチチップ半導体装置用チップの表面及び／又は裏面で前記アライメント用マークが識別できるように構成して成ることを特徴とするマルチチップ半導体装置用チップ。
  2. 前記アライメント用マークは、当該アライメント用マークの形状によって識別できるように構成して成ることを特徴とする請求項１記載のマルチチップ半導体装置用チップ。
  3. 前記アライメント用マークは、当該アライメント用マークが配置される位置と前記導電性プラグが配置される位置との相対関係によって識別できるように構成して成ることを特徴とする請求項１又は請求項２記載のマルチチップ半導体装置用チップ。
  4. 前記アライメント用マークは、前記マルチチップ半導体装置用チップの表面及び裏面で同形状に設けられていることを特徴とする請求項１乃至請求項３の何れかに記載のマルチチップ半導体装置用チップ。
  5. 前記アライメント用マークの形状或いはその配列は、非対称であることを特徴とする請求項１乃至請求項４の何れかに記載のマルチチップ半導体装置用チップ。
  6. 前記アライメント用マークとした導電性貫通プラグは、その断面形状の最小幅が他の導電性貫通プラグの最小幅以下であることを特徴とする請求項１乃至請求項５の何れかに記載のマルチチップ半導体装置用チップ。
  7. 前記アライメント用マークとした導電性貫通プラグは、その表面及び／又は裏面が絶縁材料で覆われていることを特徴とする請求項１乃至請求項６の何れかに記載のマルチチップ半導体装置用チップ。
  8. 前記アライメント用マークは、実装用アライメントマークであることを特徴とする請求項１乃至請求項７の何れかに記載のマルチチップ半導体装置用チップ。
  9. 前記アライメント用マークは、フォトリソグラフィー用の目合わせマークであることを特徴とする請求項１乃至請求項７の何れかに記載のマルチチップ半導体装置用チップ。
  10. 前記フォトリソグラフィー用の目合わせマークは、その断面形状の最小幅が他の導電性貫通プラグの最小幅以下であり、且つ最小幅が１μｍ以下であることを特徴とする請求項９記載のマルチチップ半導体装置用チップ。
  11. 前記アライメント用マークとした導電性貫通プラグの少なくとも１部の電位は固定されていることを特徴とする請求項１乃至請求項１０の何れかに記載のマルチチップ半導体装置用チップ。
  12. 一のマルチチップ半導体装置用チップ内に二以上の導電性貫通プラグを有し且つ前記導電性貫通プラグの一以上をアライメント用マークとしたマルチチップ半導体装置用チップをボンディング装置で積層する際に、前記アライメント用マークにより前記マルチチップ半導体装置用チップの位置を算出するように構成して成ることを特徴とするマルチチップ半導体装置用チップのボンディング装置。
  13. 一のマルチチップ半導体装置用チップ内に二以上の導電性貫通プラグを有し且つ前記導電性貫通プラグの一以上をアライメント用マークとしたマルチチップ半導体装置用チップをアライメントして積層する際に、前記アライメント用マークにより前記マルチチップ半導体装置用チップのアライメントを行なうことを特徴とするマルチチップ半導体装置用チップのアライメント方法。
  14. 一のマルチチップ半導体装置用チップに二以上のビアをエッチングする工程と、前記二以上のビアをエッチングする工程で製作された二以上のビアに導電性物質を埋め込む工程と、前記導電性物質を埋め込む工程で導電性物質が埋め込まれた前記マルチチップ半導体装置用チップの裏面を後退させて前記導電性物質を露出させる工程とを含むマルチチップ半導体装置用チップの製造方法であって、前記導電性物質を埋め込んだ導電性貫通プラグの一以上をアライメント用マークとし、前記マルチチップ半導体装置用チップの表面及び／又は裏面で前記アライメント用マークが識別できるようにしたことを特徴とするマルチチップ半導体装置用チップの製造方法。
  15. 前記導電性物質を埋め込む工程以降に、前記導電性物質を埋め込んだ導電性貫通ビアの一以上の表面及び／又は裏面に絶縁膜を施す工程が含まれることを特徴とする請求項１４記載のマルチチップ半導体装置用チップの製造方法。
  16. 前記ビアに導電性物質を埋め込む方法は、メッキ、スパッタリング、ＣＶＤ、導電性樹脂塗布、半田・低融点金属の溶融の内から選ばれた一種以上の方法であることを特徴とする請求項１４又は請求項１５に記載のマルチチップ半導体装置用チップの製造方法。

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