JP2014187220A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2014187220A
JP2014187220A JP2013061230A JP2013061230A JP2014187220A JP 2014187220 A JP2014187220 A JP 2014187220A JP 2013061230 A JP2013061230 A JP 2013061230A JP 2013061230 A JP2013061230 A JP 2013061230A JP 2014187220 A JP2014187220 A JP 2014187220A
Authority
JP
Japan
Prior art keywords
semiconductor chip
alignment mark
bump electrode
semiconductor
coordinates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013061230A
Other languages
English (en)
Other versions
JP5763116B2 (ja
Inventor
Keishi Tsukiyama
慧至 築山
Masatoshi Fukuda
昌利 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013061230A priority Critical patent/JP5763116B2/ja
Priority to TW102129176A priority patent/TWI512862B/zh
Priority to CN201310360706.4A priority patent/CN104078372B/zh
Publication of JP2014187220A publication Critical patent/JP2014187220A/ja
Application granted granted Critical
Publication of JP5763116B2 publication Critical patent/JP5763116B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体チップ間をバンプ電極で接続しつつ積層するにあたって、半導体チップ間の位置ずれを抑制することを可能にした半導体装置の製造方法を提供する。
【解決手段】実施形態の半導体装置の製造方法においては、第１の半導体チップ２Ａ上に積層された第２の半導体チップ２Ｂの第３のアライメントマーク５Ｃと、第２の半導体チップ４Ｂ上に移動させた第３の半導体チップ２Ｃの第４のアライメントマーク５Ｄの位置情報を取得する。第１の半導体チップ２Ａに設けられた第１のアライメントマーク５Ａの位置情報と第３および第４のアライメントマーク５Ｃ、４Ｄの位置情報とに基づいて、第２の半導体チップ２Ｂと第３の半導体チップ２Ｃとを位置合わせして積層する。
【選択図】図３

Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体装置の小型化や高機能化を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止した積層型半導体装置が実用化されている。積層型半導体装置においては、半導体チップ間の電気信号を高速に送受信することが求められる。このような場合、半導体チップ間の電気的な接続にはマイクロバンプが用いられる。マイクロバンプは、例えば５〜５０μｍ程度の直径を有し、１０〜１００μｍ程度のピッチで半導体チップの表面に形成される。マイクロバンプを有する半導体チップを積層する場合、半導体チップの表面に形成されたアライメントマークをカメラ等で認識し、この認識結果に基づいて上下の半導体チップを位置合わせした後に熱圧着してバンプ同士を接続する。
アライメントマークを使用した半導体チップの位置合わせ方法としては、最下段の半導体チップの表面に形成されたアライメントマークの認識結果を基準とし、その上に積層する半導体チップを位置合わせする方法が知られている。この場合、２段目の半導体チップに限らず、３段目以降の半導体チップも最下段の半導体チップに対して位置合わせされる。例えば３段目の半導体チップは、２段目の半導体チップのアライメントマークを認識することなく、最下段の半導体チップに位置合わせされた状態で２段目の半導体チップ上に積層される。４段目以降の半導体チップも同様である。従って、バンプ同士の接続時等に許容範囲を超えるような位置ずれが２段目以降のいずれかの半導体チップに生じても、その位置ずれを検出することはできず、最上段の半導体チップまで積層される。これは半導体チップの使用枚数の増大や多段積層チップの製造歩留りの低下の要因となる。
特開２００５−１７５２６３号公報
本発明が解決しようとする課題は、半導体チップ間をバンプ電極で接続しつつ積層するにあたって、半導体チップ間の位置ずれを抑制することを可能にした半導体装置の製造方法を提供することにある。
実施形態の半導体装置の製造方法は、第１の表面に設けられた第１のバンプ電極および第１のアライメントマークを備える第１の半導体チップを用意する工程と、第２の表面に設けられた第２のバンプ電極および第２のアライメントマークと、前記第２の表面と反対側の第３の表面に設けられた第３のバンプ電極および第３のアライメントマークと、前記第２のバンプ電極と前記第３のバンプ電極とを電気的に接続する貫通電極とを備える第２の半導体チップを用意する工程と、第４の表面に設けられた第４のバンプ電極および第４のアライメントマークを備える第３の半導体チップを用意する工程と、前記第１の半導体チップ上に前記第２の半導体チップを移動させ、前記第１の表面と前記第２の表面とを対向させる工程と、前記第１の半導体チップの前記第１のアライメントマークと前記第１の半導体チップ上に移動させた前記第２の半導体チップの前記第２のアライメントマークの位置情報を取得する工程と、前記第１および第２のアライメントマークの位置情報に基づいて、前記第１の半導体チップと前記第２の半導体チップとを位置合わせしつつ積層する工程と、前記第２の半導体チップ上に前記第３の半導体チップを移動させ、前記第３の表面と前記第４の表面とを対向させる工程と、前記第２の半導体チップの前記第３のアライメントマークと前記第２の半導体チップ上に移動させた前記第３の半導体チップの前記第４のアライメントマークの位置情報を取得する工程と、前記第１のアライメントマークの位置情報と前記第３および第４のアライメントマークの位置情報とに基づいて、前記第２の半導体チップと前記第３の半導体チップとを位置合わせしつつ積層する工程とを具備する。
実施形態の製造方法で製造する半導体装置を示す断面図である。 実施形態の半導体装置の製造方法における第２の半導体チップの位置合わせ工程および積層工程を示す断面図である。 実施形態の半導体装置の製造方法における第３の半導体チップの位置合わせ工程および積層工程を示す断面図である。 実施形態の半導体装置の製造方法における第４の半導体チップの位置合わせ工程および積層工程を示す断面図である。 図１に示す半導体装置を用いた第１の半導体パッケージを示す断面図である。 図１に示す半導体装置を用いた第２の半導体パッケージを示す断面図である。
以下、実施形態の半導体装置の製造方法について、図面を参照して説明する。まず、実施形態の製造方法を適用して製造される半導体装置について、図１を参照して述べる。図１に示す半導体装置１は、第１の半導体チップ２Ａと第２の半導体チップ２Ｂと第３の半導体チップ２Ｃと第４の半導体チップ２Ｄとを具備している。第２ないし第４の半導体チップ２Ｂ〜２Ｄは、第１の半導体チップ２Ａ上に順に積層されている。ここでは、４個の半導体チップ２を積層した半導体装置１を示しているが、半導体チップ２の積層数はこれに限るものではない。半導体装置１を構成する半導体チップ２の個数（積層数）は３個以上であればよく、３個もしくは５個以上であってもよい。
第１の半導体チップ２Ａの上面（第１の表面）には、第１のバンプ電極３Ａが形成されている。第２の半導体チップ２Ｂの下面（第２の表面）には、第２のバンプ電極４Ａが形成されている。第１の半導体チップ２Ａの第１のバンプ電極３Ａの形成面（第１の表面）には、第１のアライメントマーク５Ａが設けられている。第２の半導体チップ２Ｂの第２のバンプ電極４Ａの形成面（第２の表面）には、第２のアライメントマーク５Ｂが設けられている。第２の半導体チップ２Ｂは、第２のバンプ電極４Ａを第１のバンプ電極３Ａと接続しつつ、第１の半導体チップ２Ａ上に積層されている。すなわち、第１の半導体チップ２Ａと第２の半導体チップ２Ｂとは、第１のバンプ電極３Ａと第２のバンプ電極４Ａとの接続体６Ａを介して、電気的および機械的に接続されている。
第２の半導体チップ２Ｂの上面（第３の表面）には、第３のバンプ電極３Ｂと第３のアライメントマーク５Ｃとが形成されている。第２のバンプ電極４Ａと第３のバンプ電極３Ｂとは、第２の半導体チップ２Ｂ内に設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）７Ａを介して電気的に接続されている。第３の半導体チップ２Ｃの下面（第４の表面）には、第４のバンプ電極４Ｂと第４のアライメントマーク５Ｄとが形成されている。第３の半導体チップ２Ｃは、第４のバンプ電極４Ｂを第３のバンプ電極３Ｂと接続しつつ、第２の半導体チップ２Ｂ上に積層されている。すなわち、第２の半導体チップ２Ｂと第３の半導体チップ２Ｃとは、第３のバンプ電極３Ｂと第４のバンプ電極４Ｂとの接続体６Ｂを介して、電気的および機械的に接続されている。
第３の半導体チップ２Ｃの上面（第５の表面）には、第５のバンプ電極３Ｃと第５のアライメントマーク５Ｅとが形成されている。第４のバンプ電極４Ｂと第５のバンプ電極３Ｃとは、第３の半導体チップ２Ｃ内に設けられた貫通電極（ＴＳＶ）７Ｂを介して電気的に接続されている。第４の半導体チップ２Ｄの下面（第６の表面）には、第６のバンプ電極４Ｃと第６のアライメントマーク５Ｆとが形成されている。第４の半導体チップ２Ｄは、第６のバンプ電極４Ｃを第５のバンプ電極３Ｃと接続しつつ、第３の半導体チップ２Ｃ上に積層されている。すなわち、第３の半導体チップ２Ｃと第４の半導体チップ２Ｄとは、第５のバンプ電極３Ｃと第６のバンプ電極４Ｃとの接続体６Ｃを介して、電気的および機械的に接続されている。第６のバンプ電極４Ｃは、第４の半導体チップ２Ｄの上面に設けられた電極８と貫通電極（ＴＳＶ）７Ｃを介して電気的に接続されている。
バンプ電極３（３Ａ、３Ｂ、３Ｃ）とバンプ電極４（４Ａ、４Ｂ、４Ｃ）との組合せとしては、半田／半田、Ａｕ／半田、半田／Ａｕ、Ａｕ／Ａｕ等の組合せが挙げられる。バンプ電極３、４を形成する半田としては、ＳｎにＣｕ、Ａｇ、Ｂｉ、Ｉｎ等を添加したＳｎ合金を用いたＰｂフリー半田が例示される。Ｐｂフリー半田の具体例としては、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ等が挙げられる。バンプ電極３、４を形成する金属としては、Ａｕに代えて、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｄ、Ａｇやこれらの元素を含む合金等を用いてもよい。これらの金属材料は単層膜に限らず、複数の金属材料の積層膜を用いてもよい。バンプ電極３、４の形状としては、半球状や柱状等の突起形状が挙げられるが、パッドのような平坦形状であってもよい。バンプ電極３、４の組合せとしては、突起体同士の組合せ、突起体と平坦体との組合せ等が挙げられる。
下段側の半導体チップ２（２Ａ、２Ｂ、２Ｃ）の上面に設けられたバンプ電極３と上段側の半導体チップ２（２Ｂ、２Ｃ、２Ｄ）の下面に設けられたバンプ電極４とは、例えば熱や超音波を加えながら圧着することにより接続される。バンプ電極３とバンプ電極４とは、個々に接続してもよいし、半導体チップ２Ａ、２Ｂ、２Ｃ、２Ｄを全て積層した後に接続してもよい。全ての半導体チップ２を積層した後にバンプ電極３、４間を接続する場合には、半導体チップ２の積層時にバンプ電極３、４間を仮固定し、半導体チップ２の積層後にチップ積層体をバンプ電極３、４の接続温度以上の温度で圧着またはリフローする。バンプ電極３とバンプ電極４との接続体６を介して接続された半導体チップ２間には、それぞれアンダーフィル樹脂９が充填されている。半導体チップ２間にアンダーフィル樹脂９を充填する場合に限らず、アンダーフィル機能を有する非導電性の接着剤フィルム（ＮＣＦ）や接着剤ペースト（ＮＣＰ）を用いて半導体チップ２を積層してもよい。
上述した実施形態の半導体装置１は、例えば以下のようにして製造される。半導体装置１の製造工程（積層工程）について、図２、図３および図４を参照して説明する。図２（ａ）に示すように、第１のバンプ電極３Ａを有する第１の半導体チップ２Ａと第２および第３のバンプ電極４Ａ、３Ｂを有する第２の半導体チップ２Ｂとを用意する。第１の半導体チップ２Ａの第１のバンプ電極３Ａの形成面には、第１のアライメントマーク５Ａが設けられている。第２の半導体チップ２Ｂの第２のバンプ電極４Ａの形成面には、第２のアライメントマーク５Ｂが設けられている。第２の半導体チップ２Ｂ上には第３の半導体チップ２Ｃが積層されるため、第２の半導体チップ２Ｂの第３のバンプ電極３Ｂの形成面には、第３のアライメントマーク５Ｃが設けられている。
アライメントマーク５の形状や配置位置等は、特に限定されるものではない。アライメントマーク５は、例えば半導体チップ２の最表面に形成される配線材料（Ａｌ配線の形成材料等）やバンプ電極３（４）の形成材料で形成される。配線材料でアライメントマーク５を形成する場合、矩形状のマークや矩形状に中抜きしたマーク等をアライメントマーク５として用いる。バンプ電極３（４）の形成材料でアライメントマーク５を形成する場合、周囲とは異なるユニークなパターンでバンプ電極を配置してアライメントマーク５として用いる。アライメントマーク５は、例えば矩形状の半導体チップ２の四隅のうちの少なくとも１箇所に形成することが好ましく、さらに四隅のうちの対角線上の２箇所または１つの外形辺の両端に相当する２箇所に形成することがより好ましい。
なお、図１ないし図４では便宜的に半導体チップ２の１つの外形辺の両端にアライメントマーク５を形成した状態を示しているが、対角線上の２箇所にアライメントマーク５を形成した場合も同様である。以下では半導体チップ２の１つの外形辺の両端にアライメントマーク５を形成した図面に基づいて、半導体チップ２の位置合わせ工程および積層工程について説明するが、半導体チップ２の対角線上の２箇所にアライメントマーク５を形成した場合も同様にして半導体チップ２の位置合わせ工程および積層工程が実施される。従って、以下に述べる位置合わせ工程および積層工程は、いずれの位置に形成したアライメントマーク５に対しても適用することが可能である。
図２（ａ）に示すように、ステージ１１上に載置され、かつ吸着保持された第１の半導体チップ２Ａの上方に、ボンディングヘッド１２に吸着保持された第２の半導体チップ２Ｂを移動させる。第２の半導体チップ２Ｂは、第２のバンプ電極４Ａおよび第２のアライメントマーク５Ｂの形成面を、第１の半導体チップ２Ａの第１のバンプ電極３Ａおよび第１のアライメントマーク５Ａの形成面と対向させる。第１の半導体チップ２Ａの第１のアライメントマーク５Ａと第１の半導体チップ２Ａ上に移動させた第２の半導体チップ２Ｂの第２のアライメントマーク５Ｂとをカメラ１３等の画像認識装置で認識し、第１および第２のアライメントマーク５Ａ、５Ｂの位置情報として座標を取得する。
第１および第２のアライメントマーク５Ａ、５Ｂの位置を示す座標に基づいて、第２の半導体チップ２Ｂを第１の半導体チップ２Ａに対して位置合わせする。具体的には、第１のアライメントマーク５Ａにおける第１マークの座標（ｘ11，ｙ11）および第２マークの座標（ｘ12，ｙ12）と第２のアライメントマーク５Ｂにおける第１マークの座標（ｘ21，ｙ21）および第２マークの座標（ｘ22，ｙ22）とを取得し、第１マークの座標同士の差（（ｘ11，ｙ11）と（ｘ21，ｙ21）との差）と第２マークの座標同士の差（（ｘ12，ｙ12）と（ｘ22，ｙ22）との差）とがそれぞれ最小となるように、第２の半導体チップ２Ｂの位置をｘｙ座標方向および回転方向（θ方向）に調整する。ここで、最少となるようにするとは、対応するマーク同士の差の最大値が最小（例えば第１マークの座標同士の差と第２マークの座標同士の差のどちらか一方大きい方が最小）となるように、または対応するマーク同士の差の合計値が最小を意味する。そして、図２（ｂ）に示すように、位置合わせした第２の半導体チップ２Ｂを、第１のバンプ電極３Ａに第２のバンプ電極４Ａを接触させつつ、第１の半導体チップ２Ａ上に積層する。
次いで、第１および第２のバンプ電極３Ａ、４Ａの接続温度以上の温度に加熱しながら、もしくは第１および第２のバンプ電極３Ａ、４Ａに超音波を印加しながら、第２の半導体チップ２Ｂを第１の半導体チップ２Ａに圧着する。このような圧着工程で第１のバンプ電極３Ａと第２のバンプ電極４Ａとを接続する。バンプ電極３Ａ、４Ａの接続温度とは、バンプ電極３Ａ、４Ａの少なくとも一方を半田で形成した場合、用いた半田の融点以上の温度である。ここでは、第１の半導体チップ２Ａと第２の半導体チップ２Ｂとの積層時に第１のバンプ電極３Ａと第２のバンプ電極４Ａとを接続する場合について述べるが、後に詳述するように半導体チップ２の積層時にはバンプ電極３Ａ、４Ａ間を仮固定し、全ての半導体チップ２を積層した後にバンプ電極３、４間を本接続してもよい。
ここで、第１の半導体チップ２Ａと第２の半導体チップ２Ｂとを位置合わせするにあたって、アライメントマーク５の形成精度（例えばアライメントマーク５の形成に用いられる露光マスクの形成精度や露光精度）やカメラ１３による認識精度等に基づいて、第１の半導体チップ２Ａと第２の半導体チップ２Ｂとの間に位置ずれが生じることがある。このような半導体チップ２Ａ、２Ｂ間の位置ずれは、半導体チップ２の実装精度の範囲内であれば問題にならず、バンプ電極３Ａ、４Ａ間の接続精度等を低下させることもない。
次に、図３（ａ）に示すように、第４および第５のバンプ電極４Ｂ、３Ｃを有する第３の半導体チップ２Ｃを用意する。第３の半導体チップ２Ｃにおいて、第４のバンプ電極４Ｂの形成面には第４のアライメントマーク５Ｄが、また第５のバンプ電極３Ｃの形成面には第５のアライメントマーク５Ｅが設けられている。ボンディングヘッド１２に吸着保持された第３の半導体チップ２Ｃを、第１の半導体チップ２Ａ上に積層された第２の半導体チップ２Ｂの上方に移動させる。第３の半導体チップ２Ｃは、第４のバンプ電極４Ｂおよび第４のアライメントマーク５Ｄの形成面を、第２の半導体チップ２Ｂの第３のバンプ電極３Ｂおよび第３のアライメントマーク５Ｃの形成面と対向させる。
第２の半導体チップ２Ｂの第３のアライメントマーク５Ｃと第２の半導体チップ２Ｂ上に移動させた第３の半導体チップ２Ｃの第４のアライメントマーク５Ｄとをカメラ１３で認識し、第３および第４のアライメントマーク５Ｃ、５Ｄの位置情報として座標を取得する。この際、第３および第４のアライメントマーク５Ｃ、５Ｄの位置を示す座標のみに基づいて、第３の半導体チップ２Ｃを第２の半導体チップ２Ｂに対して位置合わせすると、第１の半導体チップ２Ａと第２の半導体チップ２Ｂとの積層時と同様に、アライメントマーク５の形成精度やカメラ１３による認識精度等に基づいて、第２の半導体チップ２Ｂと第３の半導体チップ２Ｃとの間に位置ずれが生じることがある。
第２の半導体チップ２Ｂと第３の半導体チップ２Ｃとの位置合わせのみを考えた場合、第１の半導体チップ２Ａと第２の半導体チップ２Ｂとの積層時と同様に、半導体チップ２Ｂ、２Ｃ間の位置ずれは半導体チップ２の実装精度の範囲内であれば問題にならず、また第３のバンプ電極３Ｂと第４のバンプ電極４Ｂとの間の接続精度を低下させることもない。ただし、第３の半導体チップ２Ｃの位置ずれが第２の半導体チップ２Ｂに対して許容範囲内であるとしても、第３の半導体チップ２Ｃは第１の半導体チップ２Ａから見ると半導体チップ２Ｂ、２Ｃ間の位置ずれに半導体チップ２Ａ、２Ｂ間の位置ずれが累積した位置に配置されることになる。半導体チップ２間の位置ずれが累積することによる位置ずれ量（累積位置ずれ量）は、半導体チップ２の積層数が増えるほど増大することになる。
例えば、半導体チップ２の実装精度が２μｍであるとした場合、その値までは半導体チップ２間の位置ずれが許容されることになる。８枚の半導体チップ２を積層する場合、隣接する半導体チップ２間の位置ずれ量が最大でも２μｍであるのに対し、８枚の積層チップにおける最下段の半導体チップ２と最上段の半導体チップ２との間には最大で１４μｍの位置ずれが生じることになる。最下段の半導体チップ２と最上段の半導体チップ２との間の位置ずれ量は、当然ながら半導体チップ２の積層数が増えるほど増大し、例えば１６枚の半導体チップ２を積層する場合には最大で３０μｍとなる。このような半導体チップ２の位置ずれによって、例えば多段積層チップの外形サイズが許容範囲を超えたり、また半導体チップ２間への樹脂の充填性を低下させるおそれがある。
そこで、実施形態の製造方法においては、第２の半導体チップ２Ｂの積層時に取得した第１のアライメントマーク５Ａの座標と、新たに取得した第３および第４のアライメントマーク５Ｃ、５Ｄの座標とに基づいて、第３の半導体チップ２Ｃを第２の半導体チップ２Ｂに対して位置合わせする。例えば、第１のアライメントマーク５Ａの座標と第３のアライメントマーク５Ｃの座標との平均座標を求め、この平均座標に対して第４のアライメントマーク５Ｄを位置合わせする。これによって、隣接する半導体チップ２間の位置ずれ量が許容範囲内の最大値である場合においても、第３の半導体チップ２Ｃの第１の半導体チップ２Ａに対する位置ずれ量の増大を抑制することができる。
具体的な位置合わせに関しては、第１のアライメントマーク５Ａにおける第１マークの座標（ｘ11，ｙ11）と第３のアライメントマーク５Ｃにおける第１マークの座標（ｘ31，ｙ31）との平均座標（ｘA11，ｙA11）と、第１のアライメントマーク５Ａにおける第２マークの座標（ｘ12，ｙ12）と第３のアライメントマーク５Ｃにおける第２マークの座標（ｘ32，ｙ32）との平均座標（ｘA12，ｙA12）とを求め、これら平均座標と第４のアライメントマーク５Ｄにおける第１および第２マークの座標との差（（ｘA11，ｙA11）と（ｘ41，ｙ41）との差、および（ｘA12，ｙA12）と（ｘ42，ｙ42）との差）が最小となるように、第３の半導体チップ２Ｃの位置をｘｙ座標方向および回転方向に調整する。そして、図３（ｂ）に示すように、位置合わせした第３の半導体チップ２Ｃを、第３のバンプ電極３Ｂに第４のバンプ電極４Ｂを接触させつつ、第２の半導体チップ２Ｂ上に積層する。
次いで、第３および第４のバンプ電極３Ｂ、４Ｂの接続温度以上の温度に加熱しながら、もしくは第３および第４のバンプ電極３Ｂ、４Ｂに超音波を印加しながら、第３の半導体チップ２Ｃを第２の半導体チップ２Ｂに圧着することによって、第３のバンプ電極３Ｂと第４のバンプ電極４Ｂとを接続する。第３および第４のバンプ電極３Ｂ、４Ｂ間の接続は、第１および第２のバンプ電極３Ａ、４Ａ間の接続と同様にして実施される。従って、第２の半導体チップ２Ｂと第３の半導体チップ２Ｃとの積層時に第３のバンプ電極３Ｂと第４のバンプ電極４Ｂとを接続することに限らず、半導体チップ２の積層時にはバンプ電極３Ｂ、４Ｂ間を仮固定し、全ての半導体チップ２（２Ａ〜２Ｄ）を積層した後に全てのバンプ電極３、４間を本接続するようにしてもよい。
第３の半導体チップ２Ｃを第２の半導体チップ２Ｂ上に積層するにあたって、第３のアライメントマーク５Ｃの座標を取得することなく、第１のアライメントマーク５Ａの座標に対して第４のアライメントマーク５Ｄを位置合わせすると、第３の半導体チップ２Ｃの第１の半導体チップ２Ａに対する位置合わせ精度は維持できるものの、例えばバンプ電極３Ａ、４Ａ間の接続時に許容範囲を超えるような位置ずれが生じていたとしても、そのような位置ずれを検出することはできない。これは半導体チップ２の使用枚数の増大や多段積層チップの製造歩留りの低下の要因となる。これに対して、実施形態の製造方法では第３のアライメントマーク５Ｃの座標を取得しているため、第２の半導体チップ２Ｂに生じた突発的な位置ずれ等も検出することができる。
第３の半導体チップ２Ｃの第２の半導体チップ２Ｂに対する位置合わせは、第４のアライメントマーク５Ｄを第１のアライメントマーク５Ａの座標と第３のアライメントマーク５Ｃの座標との平均座標に対して合わせることに限られるものではない。半導体チップ２の位置ずれが累積することを抑制する上で、第４のアライメントマーク５Ｄは第１のアライメントマーク５Ａの座標と第３のアライメントマーク５Ｃの座標との内側領域に位置合わせされればよい。この場合、各座標の中心座標を基準にして、第４のアライメントマーク５Ｄを第１および第３のアライメントマーク５Ａ、５Ｃの内側領域に位置合わせする。具体的には、第１のアライメントマーク５Ａの座標と第３のアライメントマーク５Ｃの座標とが対角の頂点となる四角形領域の内側（中心座標を基準にして四角形領域の各頂点とそれらを結ぶ線分とを除く領域）に、第４のアライメントマーク５Ｄを位置合わせする。半導体チップ２の累積位置ずれ量の増大を有効に抑制するためには、上記した四角形領域のより内側の領域内に第４のアライメントマーク５Ｄを位置合わせすることが好ましい。
次に、図４（ａ）に示すように、第６のバンプ電極４Ｃを有する第４の半導体チップ２Ｄを用意する。第４の半導体チップ２Ｄの第６のバンプ電極４Ｃの形成面には、第６のアライメントマーク５Ｆが設けられている。ボンディングヘッド１２に吸着保持された第４の半導体チップ２Ｄを、第２の半導体チップ２Ｂ上に積層された第３の半導体チップ２Ｃの上方に移動させる。第４の半導体チップ２Ｄは、第６のバンプ電極４Ｃおよび第６のアライメントマーク５Ｆの形成面を、第３の半導体チップ２Ｃの第５のバンプ電極３Ｃおよび第５のアライメントマーク５Ｅの形成面と対向させる。
第３の半導体チップ２Ｃの第５のアライメントマーク５Ｅと第３の半導体チップ２Ｃ上に移動させた第４の半導体チップ２Ｄの第６のアライメントマーク５Ｆとをカメラ１３で認識し、第５および第６のアライメントマーク５Ｅ、５Ｆの位置情報として座標を取得する。第３の半導体チップ２Ｃの積層と同様に、第２の半導体チップ２Ｂの積層時に取得した第１のアライメントマーク５Ａの座標と、新たに取得した第５および第６のアライメントマーク５Ｅ、５Ｆの座標とに基づいて、第４の半導体チップ２Ｄを第３の半導体チップ２Ｃに対して位置合わせする。第４の半導体チップ２Ｄの位置合わせは、少なくとも第１、第５および第６のアライメントマーク５Ａ、５Ｅ、５Ｆの座標に基づいて実施する。
例えば、第１のアライメントマーク５Ａの座標と第５のアライメントマーク５Ｅの座標との平均座標を求め、この平均座標に対して第６のアライメントマーク５Ｄを位置合わせする。第１、第５および第６のアライメントマーク５Ａ、５Ｅ、５Ｆの座標に加えて、第３のアライメントマーク５Ｃの座標を考慮してもよい。例えば、第２の半導体チップ２Ｂの積層時に求めた第１の平均座標（第１のアライメントマーク５Ａの座標と第３のアライメントマーク５Ｃの座標との平均座標）と第５のアライメントマーク５Ｅの座標との第２の平均座標を求め、この第２の平均座標に対して第６のアライメントマーク５Ｄを位置合わせする。あるいは、第１のアライメントマーク５Ａの座標と第３のアライメントマーク５Ｃの座標と第５のアライメントマーク５Ｅの座標との平均座標を求め、この平均座標に対して第６のアライメントマーク５Ｄを位置合わせする。これらによって、隣接する半導体チップ２間の位置ずれ量が許容範囲内の最大値である場合でも、第４の半導体チップ２Ｄの第１の半導体チップ２Ａに対する位置ずれ量の増大を抑制することができる。
次いで、第５および第６のバンプ電極３Ｃ、４Ｃの接続温度以上の温度に加熱しながら、もしくは第５および第６のバンプ電極３Ｃ、４Ｃに超音波を印加しながら、第４の半導体チップ２Ｄを第３の半導体チップ２Ｃに圧着することによって、第５のバンプ電極３Ｃと第６のバンプ電極４Ｃとを接続する。第５および第６のバンプ電極３Ｃ、４Ｃ間の接続は、第１および第２のバンプ電極３Ａ、４Ａ間の接続と同様にして実施される。従って、第３の半導体チップ２Ｃと第４の半導体チップ２Ｄとの積層時に第５のバンプ電極３Ｃと第６のバンプ電極４Ｃとを接続することに限らず、半導体チップ２の積層時にはバンプ電極３Ｃ、４Ｃ間を仮固定し、全ての半導体チップ２（２Ａ〜２Ｄ）を積層した後に全てのバンプ電極３、４間を本接続するようにしてもよい。
第４の半導体チップ２Ｄの第３の半導体チップ２Ｃに対する位置合わせは、第６のアライメントマーク５Ｆを上述したような平均座標に対して合わせることに限られるものではない。半導体チップ２の位置ずれが累積することを抑制する上で、第６のアライメントマーク５Ｆは第１のアライメントマーク５Ａの座標と第５のアライメントマーク５Ｅの座標との内側領域（中心座標基準）に位置合わせされればよい。具体的には、第１のアライメントマーク５Ａの座標と第５のアライメントマーク５Ｅの座標とが対角の頂点となる四角形領域の内側（四角形領域の各頂点とそれらを結ぶ線分とを除く領域）に、第６のアライメントマーク５Ｆを位置合わせする。５個以上の半導体チップを積層する場合、５段目以降の半導体チップ２は４段目の半導体チップ２Ｄと同様にして位置合わせすればよい。
実施形態の製造方法によれば、第３および第４の半導体チップ２Ｃ、２Ｄを積層する際に第３および第４のアライメントマーク５Ｃ、５Ｄの座標または第５および第６のアライメントマーク５Ｅ、５Ｆの座標のみならず、第２の半導体チップ２Ｂの積層時に取得した第１のアライメントマーク５Ａの座標を加味して、第３および第４の半導体チップ２Ｃ、２Ｄをそれらの直下の半導体チップ２Ｂ、２Ｃに対して位置合わせしているため、半導体チップ２間の位置ずれの累積による位置ずれ量の増大を抑制することができる。その上で、第３および第４の半導体チップ２Ｃ、２Ｄを積層する際に、それらの直下の半導体チップ２Ｂ、２Ｃのアライメントマーク５Ｃ、５Ｅの座標も取得しているため、突発的に半導体チップ２Ｂ、２Ｃに異常な位置ずれが生じたとしても、そのような位置ずれを検出することができる。従って、実施形態の半導体装置の製造方法によれば、多段積層チップにおける半導体チップ２の累積的な位置ずれ量の増大を抑制しつつ、半導体チップ２の使用量の増加や多段積層チップの製造歩留りの低下を防ぐことが可能になる。
全ての半導体チップ２（２Ａ〜２Ｄ）を積層した後にバンプ電極３、４間の本接続を実施する場合、各半導体チップ２の積層時にはバンプ電極３、４間を仮固定する。バンプ電極３、４間を仮固定したチップ積層体を、バンプ電極３、４の接続温度以上の温度で圧着またはリフローする。これによって、全てのバンプ電極３、４間を本接続する。半導体チップ２の積層時にバンプ電極３、４間の接続する場合においても、バンプ電極３、４の接続温度以上の温度で圧着またはリフローする工程を補助的に実施してもよい。
上述した実施形態の位置合わせ工程および積層工程によって、バンプ電極３、４間を接続しつつ半導体チップ２Ａ〜２Ｄを積層した後、第１の導体チップ２Ａと第２の半導体チップ２Ｂとの隙間、第２の半導体チップ２Ｂと第３の半導体チップ２Ｃとの隙間、および第３の半導体チップ２Ｃと第４の半導体チップ２Ｄとの隙間に、それぞれアンダーフィル樹脂９を充填して硬化させる。このようにして、実施形態による半導体装置１が製造される。半導体チップ２の位置ずれの累積による位置ずれ量の増大を抑制しているため、多段に半導体チップ２を積層する場合においても、半導体チップ２間の各隙間に対するアンダーフィル樹脂９の充填性を良好に維持することができ、さらに外形サイズ不良の発生等も抑制できる。すなわち、半導体装置１の製造歩留りを高めることが可能になる。
上述した実施形態の製造方法により製造された半導体装置１は、例えば図５に示すような半導体パッケージ２０として使用される。図５に示す半導体パッケージ２０において、実施形態の半導体装置１は外部接続端子２１と内部接続端子２２とを有する配線基板２３上に搭載される。配線基板２３の内部接続端子２２は、半導体装置１の最上段の半導体チップ２Ｄの上面に形成された再配線層２４とボンディングワイヤ２５とを介して、半導体装置１と電気的に接続される。配線基板２３上には、半導体装置１をボンディングワイヤ２５等と共に封止する樹脂封止層２６が形成される。
半導体装置１と配線基板２３と電気的な接続は、フリップチップボンディングにより実施してもよい。図６は半導体装置１と配線基板２２とをフリップチップボンディングした状態を示している。半導体装置１をフリップチップボンディングするために、第４の半導体チップ２Ｄの上面には第７のバンプ電極２７が設けられている。半導体装置１は、積層順における最上段の半導体チップ２Ｄが配線基板２２側に位置するように、積層順とは反転させた状態で配線基板２３上に実装されている。配線基板２３と第４の半導体チップ２Ｄとは、配線基板２３の内部接続端子２２上に設けられた第８のバンプ電極２８と第７のバンプ電極２７との接続体を介して電気的および機械的に接続されている。
半導体装置１を構成する半導体チップ２Ａ〜２ＤがＮＡＮＤ型フラッシュメモリのようなメモリチップである場合、半導体装置１上にはコントローラチップやインタフェースチップのような外部デバイスとの間でデータ通信を行う半導体チップが搭載される場合がある。そのような半導体チップは、例えば半導体チップ２Ｄ上に積層されると共に、半導体装置１と半田バンプ等を介して電気的に接続される。コントローラチップやインタフェースチップ等を半導体装置１上に搭載した場合には、そのような半導体チップとボンディングワイヤまたは半導体チップ２Ｄ上に設けられた半田バンプ等を介して、半導体装置１と配線基板３３とを電気的に接続することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (5)

  1. 第１の表面に設けられた第１のバンプ電極および第１のアライメントマークを備える第１の半導体チップを用意する工程と、
    第２の表面に設けられた第２のバンプ電極および第２のアライメントマークと、前記第２の表面と反対側の第３の表面に設けられた第３のバンプ電極および第３のアライメントマークと、前記第２のバンプ電極と前記第３のバンプ電極とを電気的に接続する貫通電極とを備える第２の半導体チップを用意する工程と、
    第４の表面に設けられた第４のバンプ電極および第４のアライメントマークを備える第３の半導体チップを用意する工程と、
    前記第１の半導体チップ上に前記第２の半導体チップを移動させ、前記第１の表面と前記第２の表面とを対向させる工程と、
    前記第１の半導体チップの前記第１のアライメントマークの位置情報として第１のｘｙ座標と前記第１の半導体チップ上に移動させた前記第２の半導体チップの前記第２のアライメントマークの位置情報として第２のｘｙ座標を取得する工程と、
    前記第１および第２のアライメントマークの位置情報としての前記第１および第２のｘｙ座標に基づいて、前記第１の半導体チップと前記第２の半導体チップとを位置合わせしつつ積層する工程と、
    前記第１のバンプ電極と前記第２のバンプ電極とを接触させて加熱し、前記第１のバンプ電極と前記第２のバンプ電極とを接続する工程と、
    前記第２の半導体チップ上に前記第３の半導体チップを移動させ、前記第３の表面と前記第４の表面とを対向させる工程と、
    前記第２の半導体チップの前記第３のアライメントマークの位置情報として第３のｘｙ座標と前記第２の半導体チップ上に移動させた前記第３の半導体チップの前記第４のアライメントマークの位置情報として第４のｘｙ座標を取得する工程と、
    前記第２の半導体チップの積層時に取得した前記第１のアライメントマークの位置情報としての第１のｘｙ座標と前記第３のアライメントマークの位置情報としての第３のｘｙ座標との平均座標を求め、前記平均座標に対して前記第４のアライメントマークを合わせることによって、前記第２の半導体チップと前記第３の半導体チップとを位置合わせしつつ積層する工程と、
    前記第３のバンプ電極と前記第４のバンプ電極とを接触させて加熱し、前記第３のバンプ電極と前記第４のバンプ電極とを接続する工程と
    を具備することを特徴とする半導体装置の製造方法。
  2. 第１の表面に設けられた第１のバンプ電極および第１のアライメントマークを備える第１の半導体チップを用意する工程と、
    第２の表面に設けられた第２のバンプ電極および第２のアライメントマークと、前記第２の表面と反対側の第３の表面に設けられた第３のバンプ電極および第３のアライメントマークと、前記第２のバンプ電極と前記第３のバンプ電極とを電気的に接続する貫通電極とを備える第２の半導体チップを用意する工程と、
    第４の表面に設けられた第４のバンプ電極および第４のアライメントマークを備える第３の半導体チップを用意する工程と、
    前記第１の半導体チップ上に前記第２の半導体チップを移動させ、前記第１の表面と前記第２の表面とを対向させる工程と、
    前記第１の半導体チップの前記第１のアライメントマークと前記第１の半導体チップ上に移動させた前記第２の半導体チップの前記第２のアライメントマークの位置情報を取得する工程と、
    前記第１および第２のアライメントマークの位置情報に基づいて、前記第１の半導体チップと前記第２の半導体チップとを位置合わせしつつ積層する工程と、
    前記第２の半導体チップ上に前記第３の半導体チップを移動させ、前記第３の表面と前記第４の表面とを対向させる工程と、
    前記第２の半導体チップの前記第３のアライメントマークと前記第２の半導体チップ上に移動させた前記第３の半導体チップの前記第４のアライメントマークの位置情報を取得する工程と、
    前記第１のアライメントマークの位置情報と前記第３および第４のアライメントマークの位置情報とに基づいて、前記第２の半導体チップと前記第３の半導体チップとを位置合わせしつつ積層する工程と
    を具備することを特徴とする半導体装置の製造方法。
  3. 前記第３の半導体チップは、前記第４の表面と反対側の第５の表面に設けられた第５のバンプ電極および第５のアライメントマークと、前記第４のバンプ電極と前記第５のバンプ電極とを電気的に接続する貫通電極とを備え、
    さらに、第６の表面に設けられた第６のバンプ電極および第６のアライメントマークを備える第４の半導体チップを用意する工程と、
    前記第３の半導体チップ上に前記第４の半導体チップを移動させ、前記第５の表面と前記第６の表面とを対向させる工程と、
    前記第３の半導体チップの前記第５のアライメントマークと前記第３の半導体チップ上に移動させた前記第４の半導体チップの前記第６のアライメントマークの位置情報を取得する工程と、
    少なくとも前記第１のアライメントマークの位置情報と前記第５および第６のアライメントマークの位置情報とに基づいて、前記第３の半導体チップと前記第４の半導体チップとを位置合わせしつつ積層する工程と、
    を具備する、請求項２に記載の半導体装置の製造方法。
  4. 前記第２の半導体チップと前記第３の半導体チップとの位置合わせは、前記第２の半導体チップの積層時に取得した前記第１のアライメントマークの位置情報としてのｘｙ座標と前記第３のアライメントマークの位置情報としてのｘｙ座標とが対角の頂点となる四角形領域の内側に、前記第４のアライメントマークを合わせることにより行われる、請求項２に記載の半導体装置の製造方法。
  5. 前記第２の半導体チップと前記第３の半導体チップとの位置合わせは、前記第２の半導体チップの積層時に取得した前記第１のアライメントマークの位置情報としてのｘｙ座標と前記第３のアライメントマークの位置情報としてのｘｙ座標との平均座標に対して、前記第４のアライメントマークを合わせることにより行われる、請求項２に記載の半導体装置の製造方法。
JP2013061230A 2013-03-25 2013-03-25 半導体装置の製造方法 Active JP5763116B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013061230A JP5763116B2 (ja) 2013-03-25 2013-03-25 半導体装置の製造方法
TW102129176A TWI512862B (zh) 2013-03-25 2013-08-14 Manufacturing method of semiconductor device
CN201310360706.4A CN104078372B (zh) 2013-03-25 2013-08-19 半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013061230A JP5763116B2 (ja) 2013-03-25 2013-03-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014187220A true JP2014187220A (ja) 2014-10-02
JP5763116B2 JP5763116B2 (ja) 2015-08-12

Family

ID=51599559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013061230A Active JP5763116B2 (ja) 2013-03-25 2013-03-25 半導体装置の製造方法

Country Status (3)

Country Link
JP (1) JP5763116B2 (ja)
CN (1) CN104078372B (ja)
TW (1) TWI512862B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150102A (ja) * 2019-03-13 2020-09-17 パナソニックＩｐマネジメント株式会社 部品搭載装置および部品搭載方法
JP2021027171A (ja) * 2019-08-05 2021-02-22 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法
US10964671B2 (en) 2018-07-12 2021-03-30 Toshiba Memory Corporation Stacked chips comprising interconnects

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102469828B1 (ko) * 2014-12-18 2022-11-23 소니그룹주식회사 반도체 장치, 제조 방법, 전자 기기
DE102019100064B3 (de) * 2019-01-03 2020-07-09 Heinrich Georg Gmbh Maschinenfabrik Verfahren und Positioniersystem zur Herstellung von Transformatorkernen
WO2021146860A1 (zh) * 2020-01-20 2021-07-29 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备
US11756921B2 (en) 2021-03-18 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for bonding semiconductor devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175263A (ja) * 2003-12-12 2005-06-30 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電子機器
JP2005217071A (ja) * 2004-01-28 2005-08-11 Nec Electronics Corp マルチチップ半導体装置用チップ及びその製造方法
US20080188036A1 (en) * 2007-02-07 2008-08-07 La Tulipe Douglas C Method, system, program product for bonding two circuitry-including substrates and related stage
WO2011087003A1 (ja) * 2010-01-15 2011-07-21 東レエンジニアリング株式会社 ３次元実装方法および装置
WO2013017924A2 (en) * 2011-08-02 2013-02-07 Soitec Method for correcting misalignment of positions on a first wafer bonded to a second wafer

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
JP3891838B2 (ja) * 2001-12-26 2007-03-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
US7786572B2 (en) * 2005-09-13 2010-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. System in package (SIP) structure
KR100809726B1 (ko) * 2007-05-14 2008-03-06 삼성전자주식회사 얼라인 마크, 상기 얼라인 마크를 구비하는 반도체 칩,상기 반도체 칩을 구비하는 반도체 패키지 및 상기 반도체칩과 상기 반도체 패키지의 제조방법들
US8759964B2 (en) * 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
TWI358810B (en) * 2007-10-12 2012-02-21 Chipmos Technologies Inc Alignment device for a chip package structure
KR100886720B1 (ko) * 2007-10-30 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
TWI375310B (en) * 2008-05-08 2012-10-21 Powertech Technology Inc Semiconductor chip having bumps on chip backside, its manufacturing method and its applications
KR101486423B1 (ko) * 2008-07-04 2015-01-27 삼성전자주식회사 반도체 패키지
WO2010032729A1 (ja) * 2008-09-18 2010-03-25 国立大学法人東京大学 半導体装置の製造方法
KR20120057693A (ko) * 2010-08-12 2012-06-07 삼성전자주식회사 적층 반도체 장치 및 적층 반도체 장치의 제조 방법
TWI533412B (zh) * 2010-08-13 2016-05-11 金龍國際公司 半導體元件封裝結構及其形成方法
JP2012222141A (ja) * 2011-04-08 2012-11-12 Elpida Memory Inc 半導体チップ
US8710654B2 (en) * 2011-05-26 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP5400094B2 (ja) * 2011-06-02 2014-01-29 力成科技股▲分▼有限公司 半導体パッケージ及びその実装方法
KR101906408B1 (ko) * 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175263A (ja) * 2003-12-12 2005-06-30 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電子機器
JP2005217071A (ja) * 2004-01-28 2005-08-11 Nec Electronics Corp マルチチップ半導体装置用チップ及びその製造方法
US20080188036A1 (en) * 2007-02-07 2008-08-07 La Tulipe Douglas C Method, system, program product for bonding two circuitry-including substrates and related stage
WO2011087003A1 (ja) * 2010-01-15 2011-07-21 東レエンジニアリング株式会社 ３次元実装方法および装置
WO2013017924A2 (en) * 2011-08-02 2013-02-07 Soitec Method for correcting misalignment of positions on a first wafer bonded to a second wafer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10964671B2 (en) 2018-07-12 2021-03-30 Toshiba Memory Corporation Stacked chips comprising interconnects
US11594521B2 (en) 2018-07-12 2023-02-28 Kioxia Corporation Stacked chips comprising interconnects
JP2020150102A (ja) * 2019-03-13 2020-09-17 パナソニックＩｐマネジメント株式会社 部品搭載装置および部品搭載方法
JP2021027171A (ja) * 2019-08-05 2021-02-22 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法
JP7285162B2 (ja) 2019-08-05 2023-06-01 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法

Also Published As

Publication number Publication date
CN104078372A (zh) 2014-10-01
TW201438122A (zh) 2014-10-01
TWI512862B (zh) 2015-12-11
CN104078372B (zh) 2017-06-06
JP5763116B2 (ja) 2015-08-12

Similar Documents

Publication Publication Date Title
JP5763116B2 (ja) 半導体装置の製造方法
TWI499022B (zh) Laminated semiconductor device and manufacturing method thereof
US20200203317A1 (en) Semiconductor device
US9570414B2 (en) Semiconductor device and method of manufacturing the semiconductor device
US20160049359A1 (en) Interposer with conductive post and fabrication method thereof
US20180233474A1 (en) Semiconductor package with rigid under bump metallurgy (ubm) stack
US10607964B2 (en) Semiconductor device
CN111052366A (zh) 具有保护机制的半导体装置及其相关系统、装置及方法
WO2014148485A1 (ja) 半導体装置及びその製造方法
US10734322B2 (en) Through-holes of a semiconductor chip
KR100961309B1 (ko) 반도체 패키지
TW201843750A (zh) 晶圓級系統級封裝方法及其半導體封裝結構
JP2013175585A (ja) 積層型半導体装置
JP6486855B2 (ja) 半導体装置および半導体装置の製造方法
JP2014103244A (ja) 半導体装置および半導体チップ
US8975758B2 (en) Semiconductor package having interposer with openings containing conductive layer
JP2016048709A (ja) 半導体装置およびその製造方法
US9048241B2 (en) Semiconductor device utilzing redistribution layers to couple stacked die
JP2013157363A (ja) 積層型半導体装置
KR20120126370A (ko) 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US8703533B2 (en) Semiconductor package and method for manufacturing the same
CN105185760B (zh) 封装结构及其制法
KR101354802B1 (ko) 반도체 디바이스 및 그 제조 방법
JP2014239133A (ja) 半導体装置、及び半導体装置の製造方法
JP2007335722A (ja) 半導体パッケージの製造方法および半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150512

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150610

R151 Written notification of patent or utility model registration

Ref document number: 5763116

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350