JP2014239133A - 半導体装置、及び半導体装置の製造方法 - Google Patents

Abstract

【課題】第１の基板と第２の基板との接合時に、第１の基板及び第２の基板の主面に平行な方向に生じる力を低減し、第１のバンプ電極と第２のバンプ電極の接続不良を防ぐ。【解決手段】複数のワイヤバンプ１６を有する配線基板７と、複数のワイヤバンプ１６にそれぞれ電気的に接続される複数の表面バンプ電極９を有して配線基板７上に積層されたＩＦチップ５ｂと、を備える。複数のワイヤバンプ１６は、配線基板７の主面上において、ワイヤバンプ１６の中心が、ワイヤバンプ１６に対応する表面バンプ電極９の中心から第１の方向に位置をずらして配されて表面バンプ電極９に電気的に接続された第１の矯正用のワイヤバンプ１６ａと、ワイヤバンプ１６の中心が、ワイヤバンプ１６に対応する表面バンプ電極９の中心から第１の方向とは逆の第２の方向に位置をずらして配されて表面バンプ電極９に電気的に接続された第２の矯正用のワイヤバンプ１６ｂと、を含む。【選択図】図３

Description

本発明は、半導体チップが基板に実装されてなる半導体装置及び半導体装置の製造方法に関する。

本発明に関連する半導体装置として、特許文献１には、複数の半導体チップが積層されて、半導体チップ間の隙間にアンダーフィル材が充填されて形成されたチップ積層体が、配線基板に搭載された半導体装置の構成が開示されている。特許文献１に記載の半導体装置では、配線基板に形成されたバンプ電極としてのワイヤバンプと、チップ積層体のバンプ電極とを電気的に接続する技術が用いられている。

この半導体装置では、配線基板上にワイヤバンプが凸状に形成されているので、チップ積層体の半導体チップから突出して形成されたバンプ電極と、凸状のワイヤバンプとが位置決めされて接合されている。

特開２０１０−２５１３４７号公報

上述したような半導体装置では、チップ積層体から突出して形成されたバンプ電極と、凸状のワイヤバンプとの位置決めが正確に行われなかった場合、チップ積層体の積層方向に荷重を加えて、バンプ電極とワイヤバンプとが当接するときに、配線基板の主面に平行な方向に対してバンプ電極とワイヤバンプとに位置ずれが生じてしまう。

このようにバンプ電極とワイヤバンプとに位置ずれが生じることで、配線基板の主面に平行な方向において、配線基板とチップ積層体との積層位置をずらすように力が発生し、チップ積層体と配線基板との間に位置ずれが発生する。このような位置ずれが生じることによって、バンプ電極とワイヤバンプと間に接合不良が発生し、半導体装置の製造不良を招いてしまう問題があった。

本発明は、上述のような課題を解決するものである。

本発明の半導体装置の一態様によれば、複数の第１のバンプ電極を有する第１の基板と、前記複数の第１のバンプ電極にそれぞれ電気的に接続される複数の第２のバンプ電極を有し、前記第１の基板上に積層された第２の基板と、を備える半導体装置であって、
前記複数の第１のバンプ電極は、前記第１の基板の主面上において、前記第１のバンプ電極の中心が、該第１のバンプ電極に対応する前記第２のバンプ電極の中心から第１の方向に位置をずらして配されて該第２のバンプ電極に電気的に接続された第１の矯正用のバンプ電極と、前記第１のバンプ電極の中心が、該第１のバンプ電極に対応する前記第２のバンプ電極の中心から前記第１の方向と異なる第２の方向に位置をずらして配されて該第２のバンプ電極に電気的に接続された第２の矯正用のバンプ電極と、を含む。

以上のように構成した本発明に係る半導体装置は、第１の基板の第１のバンプ電極と、第２の基板の第２のバンプ電極とを接続するときに、第１のバンプ電極と第２のバンプ電極の製造上のばらつきや位置決め精度などによって第１のバンプ電極と第２のバンプ電極とが互いに位置ずれした場合、突出する第１のバンプ電極と、突出する第２のバンプ電極とが当接することによって、第１の基板の主面に平行な面内において、第１の基板と第２の基板を位置ずれさせるように力が生じる。

しかしながら、このとき、第１の方向にシフトされた第１の矯正用のバンプ電極と、第２のバンプ電極とが当接することで、第１の基板の主面において第１の方向と逆方向に力が生じる。また、第２の方向にシフトされた第２の矯正用のバンプ電極と、第２のバンプ電極とが当接することで、第１の基板の主面において第２の方向と逆方向に力が生じる。このように第１の矯正用のバンプ電極によって生じた力と、第２の矯正用のバンプ電極によって生じた力とが干渉することで、力の少なくとも一部が打ち消される。このため、第１の基板の主面に平行な面内において、第１の基板と第２の基板を位置ずれさせるように作用する力が低減される。したがって、第１の基板の第１のバンプ電極と、第２の基板の第２のバンプ電極とが適切に接合される。

加えて、第１の基板と第２の基板を位置決めする際のマージン（許容範囲）を広げることが可能になり、第１の基板と第２の基板の接合後の許容範囲も広げることが可能になる。なお、本発明において、バンプ電極とは、基板の主面から突出して形成された電極を指している。

本発明の半導体装置の他の一態様によれば、複数の第１のバンプ電極を有する配線基板と、前記複数の第１のバンプ電極にそれぞれ電気的に接続される複数の第２のバンプ電極を有し、前記配線基板上に積層される第１の半導体チップと、を備える半導体装置であって、
前記複数の第１のバンプ電極及び前記複数の第２のバンプ電極の一方は、前記配線基板の主面に平行な面内において、前記一方のバンプ電極の中心が、該一方のバンプ電極に対応する他方のバンプ電極の中心から第１の方向に位置をずらして配されて該他方のバンプ電極に電気的に接続された第１の矯正用のバンプ電極と、前記一方のバンプ電極の中心が、該一方のバンプ電極に対応する他方のバンプ電極の中心から前記第１の方向と異なる第２の方向に位置をずらして配されて該他方のバンプ電極に電気的に接続された第２の矯正用のバンプ電極と、を含む。

また、本発明の半導体装置の製造方法の一態様によれば、複数の第１のバンプ電極を有する第１の基板と、前記複数の第２のバンプ電極を有する第２の基板とを積層し、前記複数の第２のバンプ電極を前記複数の第１のバンプ電極にそれぞれ電気的に接続する半導体装置の製造方法であって、
前記第１の基板の主面上において、前記第１のバンプ電極の中心が、該第１のバンプ電極に対応する前記第２のバンプ電極の中心から第１の方向に位置をずらして配された第１の矯正用のバンプ電極と、前記第１のバンプ電極の中心が、該第１のバンプ電極に前記第２のバンプ電極の中心から前記第１の方向と異なる第２の方向に位置をずらして配された第２の矯正用のバンプ電極とを含む前記複数の第１のバンプ電極を有する前記第１の基板を用いて、前記第１の矯正用のバンプ電極及び前記第２の矯正用のバンプ電極を、前記第２のバンプ電極にそれぞれ電気的に接続する工程を有する。

本発明によれば、第１の基板の第１のバンプ電極と第２の基板の第２のバンプ電極との接合状態の信頼性を高めることができる。

第１の実施形態の半導体装置を示す平面図である。 第１の実施形態の半導体装置を示す断面図である。 第１の実施形態の半導体装置の要部を拡大して示す断面図である。 第１の実施形態の半導体装置における配線基板に形成されるワイヤバンプの位置を説明するための平面図である。 第１の実施形態の半導体装置の要部を説明するための平面図である。 第１の実施形態の半導体装置の製造工程を説明するための断面図である。 第１の実施形態の半導体装置の製造工程を説明するための断面図である。 第１の実施形態の半導体装置における配線基板に形成されるワイヤバンプの他の構成例を示す平面図である。 第２の実施形態の半導体装置を示す断面図である。

以下、本発明の具体的な実施形態について、図面を参照して説明する。

（第１の実施形態）
図１に示すように、第１の実施形態の半導体装置１は、複数のワイヤバンプ（第１のバンプ電極）を有する配線基板（第１の基板）と、複数のワイヤバンプ（第１のバンプ電極）にそれぞれ電気的に接続される複数の表面バンプ電極（第２のバンプ電極）を有して配線基板（第１の基板）上に積層されたＩＦ（インターフェース）チップを構成するシリコン基板（第２の基板）と、を備えている。なお、本実施形態において、バンプ電極とは、配線基板、半導体チップの主面から突出して形成された電極を指している。

そして、複数のワイヤバンプ（第１のバンプ電極）は、配線基板（第１の基板）の主面上において、複数の第２のバンプ電極のうちの対応する１つの第２のバンプ電極の中心位置に対して、ワイヤバンプ（第１のバンプ電極）の中心が、このワイヤバンプ（第１のバンプ電極）に対応する表面バンブ電極（第２のバンプ電極）の中心から第１の方向に位置をずらして配されてこの表面バンプ電極（第２のバンプ電極）に電気的に接続された第１の矯正用のワイヤバンプ（第１の矯正用のバンプ電極）と、ワイヤバンプ（第１のバンプ電極）の中心が、このワイヤバンプ（第１のバンプ電極）に対応する表面バンブ電極（第２のバンプ電極）の中心から第１の方向と異なる第２の方向に位置をずらして配されてこの表面バンプ電極（第２のバンプ電極）に電気的に接続された第２の矯正用のワイヤバンプ（第２の矯正用のバンプ電極）と、を含んでいる。

以上の構成により、ワイヤバンプと表面バンプ電極とを接合するときに、第１の矯正用のワイヤバンブと表面バンブ電極とが当接して生じる力と、第２の矯正用のワイヤバンプと表面バンプ電極とが当接して生じる力とが打ち消し合い、配線基板とＩＦチップとを位置ずれさせる方向に生じる力が低減される。したがって、チップ積層体の半導体チップに突出して形成されたバンプ電極と、凸状のワイヤバンプとの位置決めが正確に行われなかった場合であっても、配線基板のワイヤバンプと、ＩＦチップの表面バンプ電極との接合時に生じる、配線基板の主面に平行な方向に位置ずれさせる力が低減され、ワイヤバンプと表面バンプ電極とを適切に接合することができる。

図１に、第１の実施形態のＣｏＣ（Chip on Chip）型の半導体装置の概略の平面図を示す。図２に、第１の実施形態の半導体装置の断面図を示す。図２において、（ａ）に図１におけるＡ−Ａ’線に沿った断面図を示し、（ｂ）に図１におけるＢ−Ｂ’線に沿った断面図を示す。図３に、第１の実施形態の半導体装置の要部を拡大した断面図を示す。

第１の実施形態の半導体装置１は、図２に示すように、複数の半導体チップ５が積層されたチップ積層体６と、チップ積層体６が搭載される配線基板７と、を備えて構成されている。チップ積層体６は、半導体チップ５として、例えば４つのメモリチップ（第２の半導体チップ）５ａと、４つのメモリチップ５ａを制御するためのＩＦチップ（第１の半導体チップ）５ｂと、を有しており、積層された４つのメモリチップ５ａが、ＩＦチップ５ｂ上に積層されている。図２に示すチップ積層体６において、最上位に位置するメモリチップ５ａは、他のメモリチップ５ａと同一構成であるメモリ回路と、他のメモリチップ５ａと同一の配置である複数の表面バンプ電極とが形成されており、貫通電極と裏面バンプ電極が形成されない点で、他のメモリチップ５ａと異なる。

メモリチップ５ａ及びＩＦチップ５ｂは、図３に示すように、例えばシリコン基板８ａの一面に、所定のメモリ回路を構成する回路層８ｂが形成されている。シリコン基板８ａの一面側には、メモリ回路に電気的に接続された複数の電極パッド８ｃが所定の配置で形成されている。そして、メモリ回路を有する回路層８ｂの上には、絶縁性を有する保護膜８ｄが形成されており、保護膜８ｄによって回路層８ｂが保護されている。また、保護膜８ｄには、電極パッド８ｃを外側に露出させる開口部が設けられている。

また、図２（ａ）及び図２（ｂ）に示すように、シリコン基板８ａの一面には、複数の電極パッド８ｃ上にそれぞれ形成された複数の表面バンプ電極９が形成されている。表面バンプ電極９は、例えばＣｕからなる柱状に形成されており、メモリチップ５ａの表面から突出して設けられている。そして、表面バンプ電極９上には、Ｃｕ拡散防止用のＮｉメッキ層８ｅと、酸化防止用のＡｕメッキ層８ｆが形成されている。表面バンプ電極９は、例えば図２（ａ）に示すように、メモリチップ５ａの一面の略中央部を通って１列に配置されたバンプ列を構成しており、表面バンプ電極９の配列方向と平行な、メモリチップ５ａの両側の短辺に沿ってそれぞれ複数の補強バンプ１２が配置されている。補強バンプ１２は、バンプ電極９、１０同士の接合を補強するため、または電源・ＧＮＤに電気的に接続されることによって電源・ＧＮＤを補強するために設けられている。

また、シリコン基板８ａの一面の反対側の他面上には、複数の裏面バンプ電極１０が形成されており、複数の裏面バンプ電極１０が、それぞれの裏面バンプ電極１０に対応する表面バンプ電極９と貫通電極１１を介して電気的に接続されている。裏面バンプ電極１０は、例えばＣｕからなる柱状に形成されており、メモリチップ５ａの裏面から突出して設けられている。そして、裏面バンプ電極１０の表面上には、Ｓｎ／Ａｇ半田メッキ層が形成されている。また、シリコン基板８ａの他面には、複数の補強バンプ１２が配置されており、裏面バンプ電極１０と同様に、貫通電極１１を介して表面側の補強バンプ１２と接続されている。

図２において最上位に位置するメモリチップ５ａは、上述したように、他のメモリチップ５ａと同様のメモリチップ５ａであり、シリコン基板８ａの一面に形成された複数の表面バンプ電極を有している。そして、最上位のメモリチップ５ａは、シリコン基板８ａを貫通する貫通電極１１が形成されておらず、他面に裏面バンプ電極１０が形成されていない点で他のメモリチップ５ａと異なっている。また、最上位のメモリチップ５ａの厚さは、例えば１００μｍに形成されており、他のメモリチップ５ａの厚さが例えば５０μｍに形成されているのと比べて、最上位のメモリチップ５ａの厚さが相対的に厚く構成されている。

ＩＦチップ５ｂは、図２に示すチップ積層体６の最下位に配置されており、複数のメモリチップ５ａと配線基板７との間に配置される。ＩＦチップ５ｂは、メモリチップ５ａを制御する制御回路が形成されており、メモリチップ５ａよりも小さいサイズに構成されている。ＩＦチップ５ｂは、例えばバンプ列と垂直な辺がメモリチップ５ａの辺と重なり、バンプ列と平行な辺がメモリチップ５ａの辺よりも内側に配置されるように構成されている。ＩＦチップ５ｂは、他面側の裏面バンプ電極１０が、メモリチップ５ａの表面バンプ電極９に対応して配置されており、ＩＦチップ５ｂの複数の表面バンプ電極９が、配線基板７の接続パッド７ｃに接続されるように搭載されるので、表面の回路層の配線によって再配線され、２００μｍ以上の広いピッチで配置されている。そして、積層されたそれぞれの半導体チップ５の間を埋めるようにアンダーフィル材１４が配置されている。

配線基板７は、絶縁基材７ａとしての例えばガラスエポキシ基材の表裏面に、所定の配線パターンがそれぞれ形成されており、絶縁基材７ａの表裏面の各々には、絶縁膜７ｂとして例えばソルダーレジスト（ＳＲ）膜が形成されている。配線パターンとしては例えばＣｕ等の導体が用いられている。絶縁基材７ａの表面に形成された配線パターンの一部は、絶縁膜７ｂの開口部７ｅから露出するように配置されており、露出面には、Ｎｉ／Ａｕのメッキ層が形成される。配線基板７の表面側に設けられた、配線パターンの露出部は、それぞれ接続パッド７ｃを構成している。また、絶縁基材の裏面に形成された配線パターンの一部は、絶縁膜７ｂの開口部７ｅから露出されており、露出面にはＮｉ／Ａｕのメッキ層が形成される。配線基板７の裏面側の配線パターンの露出部は、それぞれ半田ボール１２７が搭載されるランド７ｄを構成する。

図４に、第１の実施形態の半導体装置における配線基板に形成されるワイヤバンプの位置を説明するための平面図を示す。図５に、第１の実施形態の半導体装置の要部を説明するための平面図を示す。

そして、配線基板７上の複数の接続パッド７ｃ上には、例えばＡｕ等からなる複数のワイヤバンプ１６が形成されている。それぞれのワイヤバンプ１６は、配線基板７の表面から突出して、スタッド・バンプとして構成されている。複数のワイヤバンプ１６は、図３及び図４に示すように、配線基板７の表面上において、その中心位置が、そのワイヤバンプ１６にそれぞれ対応する、ＩＦチップ５ｂの表面バンプ電極９の中心位置に対して、僅かに位置をずらして（以下、シフトと称する。）するように接続パッド７ｃ上に形成されている。第１の実施形態における配線基板７は、図４（ｂ）及び図５に示すように、全てのワイヤバンプ１６が、隣接するワイヤバンプ１６に関して、ＩＦチップ５ｂの表面バンプ電極９の中心位置に対して、互いに逆方向にシフトさせて構成されている。

すなわち、配線基板７は、図５に示すように、複数のワイヤバンプ１６が配列された１つのバンプ列において、第１の方向にシフトさせた第１の矯正用のワイヤバンプ１６ａと、第１の方向とは逆方向である第２の方向にシフトさせた第２の矯正用のワイヤバンプ１６ｂとが交互に配置されている。

また、本実施形態における配線基板７は、互いに平行な２つのバンプ列を有しており、一方のバンプ列における第１及び第２の矯正用のワイヤバンプ１６ａ、１６ｂと、他方のバンプ列における第１及び第２の矯正用のワイヤバンプ１６ａ、１６ｂがそれぞれ互いに異なる方向にシフトされている。具体的には、図５に示すように、一方のバンプ列における第１の矯正用のワイヤバンプ１６ａは、他方のバンプ列における第１の矯正用のワイヤバンプ１６ａに対して９０度異なる方向にシフトされている。また、一方のバンプ列における第２の矯正用のワイヤバンプ１６ｂは、他方のバンプ列における第２の矯正用のワイヤバンプ１６ｂに対して９０度異なる方向にシフトされている。

このように、配線基板７の表面上において、配線基板７上の複数のワイヤバンプ１６の中心位置を、ＩＦチップ５ｂの表面バンプ電極９の中心位置に対して、第１方向にシフトさせるように配置すると共に、隣接するワイヤバンプ１６を第１方向とは逆方向である第２の方向にシフトさせるように構成させたことで、ワイヤバンプ１６と表面バンプ電極９との間の接合時の荷重によって生じる、配線基板７とチップ積層体６が積層方向に直交する方向に生じるズレ力を相殺、あるいは低減することができる。その結果、チップ積層体６と配線基板７との積層ズレが発生することを低減し、チップ積層体６を配線基板７上に良好に実装することができる。また、積層ズレが低減されることによって、ワイヤバンプ１６と表面バンプ電極９とを良好に接合させることができ、半導体装置１の信頼性を向上することができる。

以上のように構成される第１の実施形態の半導体装置の製造方法について図面を参照して説明する。図６は、チップ積層体の製造工程を説明するために示す断面図である。図７は、実施形態の半導体装置の製造工程を説明するために示す断面図である。

まず、実施形態におけるチップ積層体６を製造する場合、表面バンプ電極９及び裏面バンプ電極１０、補強バンプ１２を有する複数のメモリチップ５ａを用意する。

図６（ａ）に示すように、ボンディングステージ１０１上にメモリチップ５ａが載置され、ボンディングステージ１０１に設けられた吸着孔１０１ａを介して不図示の真空装置によって真空吸引されることで、吸着ステージ１０１上にメモリチップ５ａが保持される。また、ボンディングツール１０２に設けられた吸着孔１０２ａを介して不図示の真空装置によって他のメモリチップ５ａが真空吸引され、ボンディングツール１０２によって他のメモリチップ５ａが保持される。

ボンディングツール１０２に保持されたメモリチップ５ａの裏面バンプ電極１０、補強バンプ１２に半田層１０３が形成される。そして、ボンディングツール１０２に保持されたメモリチップ５ａの裏面バンプ電極１０、補強バンプ１２は、図６（ｂ）に示すように、ボンディングステージ１０１上に保持されたメモリチップ５ａの表面バンプ電極９、補強バンプ１２に、半田層１０３を介して接合される。

このとき、ボンディングツール１０２によってメモリチップ５ａに所定の荷重を加える熱圧着法が用いられる。なお、熱圧着法だけでなく、超音波を印加しながら圧着する超音波圧着法、またはこれらを併用する超音波熱圧着法が用いられてもよい。

上述のようにメモリチップ５ａ上にメモリチップ５ａを積層して接合する工程を繰り返し、４つのメモリチップ５ａが積層される。続いて、図６（ｃ）に示すように、ボンディングツール１０２に保持されたＩＦチップ５ｂの裏面バンプ電極１０を、メモリチップ５ａの表面バンプ電極９に半田層１０３を介して接合する。

以上の工程によって製造されたチップ積層体６は、図６（ｄ）に示すように、ステージ１１０に貼付された塗布用シート１１１上に載置される。塗布用シート１１１には、フッ素系シートやシリコン系接着材が塗布されたシートのように、アンダーフィル材１１３に対する濡れ性が悪い材料が用いられている。なお、塗布用シート１１１は、ステージ１１０上に直接貼る必要はなく、平坦な面上であればどこでもよく、例えばステージ１１０上に載置した所定の治具等に貼ってもよい。

塗布用シート１１１上に載置されたチップ積層体６には、図６（ｄ）に示すように、その端部近傍からディスペンサ１２０によりアンダーフィル材１１３が供給される。供給されたアンダーフィル材１１３は、積載された複数のメモリチップ５ａ、ＩＦチップ５ｂの周囲にフィレットを形成しつつ、積層された各半導体チップ５の隙間へ毛細管現象によって進入し、半導体チップ５間の隙間を埋める。

アンダーフィル材１１３が供給された後のチップ積層体６を、塗布用シート１１１上に載置された状態で所定の温度、例えば１５０℃程度でキュア（熱処理）することで、アンダーフィル材１１３を熱硬化させる。その結果、図６（ｅ）に示すように、チップ積層体６は、アンダーフィル材１１３によって、チップ積層体６の周囲が覆われると共に半導体チップ５間の隙間が埋められる。そして、アンダーフィル材１１３の熱硬化後、アンダーフィル材１１３を含むチップ積層体６は、塗布用シート１１１からピックアップされる。

次に、半導体装置１の組み立て時、マトリックス状に配置された複数の製品形成領域１２１を有する配線基板７を用意する。製品形成領域１２１は、各々が半導体装置１の配線基板７となる部分であり、各製品形成領域１２１には所定のパターンの配線が形成され、各配線が接続パッド７ｃ及びランド７ｄを除いてソルダーレジスト膜等の絶縁膜によって覆われている。この配線基板７の各製品形成領域１２１の間が、各半導体装置１を個々に切り離す際のダイシングライン１２４となる。

図７（ａ）に示すように、配線基板７の接続パッド７ｃ上には、ワイヤバンプ１６が形成される。ワイヤバンプ１６は、不図示のワイヤボンディング装置を用いて、溶融して先端がボール状になったＡｕやＣｕ等のワイヤを接続パッド上に、例えば超音波熱圧着法を用いて接合し、その後、ワイヤを引き切ることで形成される。

続いて、図７（ｂ）に示すように、配線基板７の各製品形成領域１２１上にそれぞれ絶縁性の接着部材１２２、例えばＮＣＰ（Non Conductive Paste）が、不図示のディスペンサを用いて塗布される。

次に、チップ積層体６を構成する最上位のメモリチップ５ａ側をボンディングツール１０２等で保持し、チップ積層体６のＩＦチップ５ｂ側を、配線基板７の製品形成領域１２１上にそれぞれ搭載し、チップ積層体１１の各ワイヤバンプ１６と、チップ積層体６の表面バンプ電極９とを、例えば熱圧着法を用いて接合する。このとき、配線基板７上に塗布されていた接着部材１２２がチップ積層体６と配線基板７との間に充填され、図７（ｃ）に示すように、配線基板７とチップ積層体６とが接着固定される。

このとき、配線基板７は、第１及び第２の矯正用のワイヤバンプ１６ａ、１６ｂの位置が、チップ積層体６のＩＦチップ５ｂの表面バンプ電極９の位置に対してシフトされているので、チップ積層体６を配線基板７に圧接するときに配線基板７に対してチップ積層体６をずらすように生じる力が低減される。このため、チップ積層体６は、配線基板７に対して位置ずれが生じることが抑えられて、配線基板７上に高精度に接合される。

チップ積層体６が搭載された配線基板７は、不図示のトランスファモールド装置が有する、上型と下型からなる成型金型にセットされ、モールド工程が行われる。成型金型の上型には、複数のチップ積層体６を一括して覆う不図示のキャビティが形成されており、キャビティ内に配線基板７上に搭載されたチップ積層体６が収容される。

次に、成型金型の上型に設けられたキャビティ内に加熱溶融させた封止樹脂を注入し、チップ積層体６全体を覆うようにキャビティ内に封止樹脂を充填する。封止樹脂としては、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。

続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂を熱硬化させ、図７（ｄ）に示すように複数の製品形成領域１２１上に搭載された各チップ積層体６を一括して覆う封止樹脂層１２６を形成する。さらに、所定の温度でベークすることで、封止樹脂層１２６を完全に硬化させる。

本実施形態では、チップ積層体６の半導体チップ５間をアンダーフィル材１１３で封止した後に、チップ積層体６全体を覆う封止樹脂層１２６が形成されるので、半導体チップ５同士の隙間にボイドが発生することを抑制できる。

封止樹脂層１２６を形成した後、ボールマウント工程が行われる。図７（ｅ）に示すように、配線基板７の他方の面に形成されたランド７ｄに、半導体装置１の外部端子となる導電性の金属ボールとして例えば半田ボール１２７が接続される。

ボールマウント工程では、配線基板７の各ランド７ｄと位置が一致する複数の吸着孔を有する不図示のマウントツールを用いて複数の半田ボール１２７を吸着保持し、各半田ボール１２７にフラックスを転写した後、保持した各半田ボール１２７を配線基板７のランド７ｄ上に一括して搭載する。

全ての製品形成領域１２１に対する半田ボール１２７の搭載が完了した後、配線基板７をリフローすることで、各半田ボール１２７と各ランド７ｄとが接続される。半田ボール１２７の接続が完了した後、基板ダイシング工程が行われる。配線基板７の所定のダイシングライン１２４に沿って個々の製品形成領域１２１を切断、分離することで、半導体装置１が形成される。

基板ダイシング工程では、不図示のダイシングテープを封止樹脂層１２６に貼着することで製品形成領域１２１を支持する。そして、図７（ｆ）に示すように、不図示のダイシング装置が有するダイシングブレードを用いて、所定のダイシングライン１２４に沿って切断することで、製品形成領域１２１毎に分離する。切断、分離後、ダイシングテープを製品形成領域１２１からピックアップすることで、図１及び図２に示したＣｏＣ型の半導体装置１が得られる。

上述したように、半導体装置１は、第１の矯正用のワイヤバンプ１６ａ及び第２の矯正用のワイヤバンプ１６ｂが設けられた配線基板７を有することによって、第１の矯正用のワイヤバンプ１６ａによって生じる力と、第２の矯正用のワイヤバンプ１６ｂによって生じる力とが干渉して打ち消し合う。このため、配線基板７の主面に平行な面内において、配線基板７とＩＦチップ５ｂを位置ずれさせるように作用する力が低減される。その結果、配線基板７とＩＦチップ５ｂとの積層位置にずれが生じることを防ぎ、配線基板７のワイヤバンプ１６と、ＩＦチップ５ｂの表面バンプ電極９とを適切に接合することができる。

加えて、配線基板７とＩＦチップ５ｂとを位置決めする際のマージン（許容範囲）を広げることが可能になり、配線基板７とＩＦチップ５ｂの接合後の許容範囲も広げることが可能になる。

したがって、半導体装置１は、配線基板７のワイヤバンプ１６と、ＩＦチップ５ｂの表面バンプ電極９との接合状態の信頼性を高めることができる。

なお、実施形態の半導体装置１は、配線基板７のワイヤバンプ１６がシフトされて構成されたが、ワイヤバンプ１６の代わりに、ＩＦチップ５ｂの表面バンプ電極９がシフトされて構成されてもよいことは勿論であり、実施形態と同様の効果が得られる。

次に、配線基板７に形成するワイヤバンプ１６の位置の変形例について説明する。図８は、第１の実施形態の他の構成例として、ワイヤバンプ１６の位置の変形例を示す平面図です。なお、変形例においても、説明の便宜上、上述した第１の実施形態の構成と同一の構成部材には、第１の実施形態と同一の符号を付して、説明を省略する。

本変形例は、第１の実施形態と同様に構成されており、図８に示すように、配線基板７に設けられたバンプ列が構成する矩形領域の４隅に位置する４つの矯正用のワイヤバンプ１６のみを、その矯正用のワイヤバンプ１６に対応する表面バンプ電極９の中心位置に対して、配線基板７の外周側に向かってそれぞれシフトされて配置されている。本変形例では、バンプ列における、その他のワイヤバンプ１６はそれぞれ対応する表面バンプ電極９の中心位置に一致させて配置される点が、第１の実施形態におけるワイヤバンプの配置と異なる。

図８に示すように、複数のワイヤバンプ１６（第１のバンプ電極）は、配線基板７（第１の基板）の主面上において、ワイヤバンプ１６（第１のバンプ電極）の中心が、このワイヤバンプ１６（第１のバンプ電極）に対応する表面バンプ電極９（第２のバンプ電極）の中心から前記第１の方向及び前記第２の方向とそれぞれ互いに異なる第３の方向及び第４の方向に位置をずらして配されてこの表面バンプ電極９（第２のバンプ電極）に電気的に接続された第３の矯正用のワイヤバンプ１６ｃ（第３の矯正用のバンプ電極）及び第４の矯正用のワイヤバンプ１６ｄ（第４の矯正用のバンプ電極）を含み、２つのバンプ列が設けられた矩形領域の四隅に、第１の矯正用のワイヤバンプ１６ａ（第１の矯正用のバンプ電極）乃至第４の矯正用のワイヤバンプ１６ｄ（第４の矯正用のバンプ電極）がそれぞれ配置されている。

４つの第１の矯正用のワイヤバンプ１６ａ乃至第４の補強用のワイヤバンプ１６ｄは、配線基板７の外周側に向かってシフトされており、外周側に向かう方向が、主面が矩形状の配線基板７の四隅の対角線であって、２つのバンプ列からなる矩形領域の対角線に一致するように配置されている。これによって、４つの第１の矯正用のワイヤバンプ１６ａ乃至第４の矯正用のワイヤバンプ１６ｄと、第１の矯正用のワイヤバンプ１６ａ乃至第４の矯正用のワイヤバンプ１６ｄに対応する表面バンプ電極９とが当接したときに生じる力によって、配線基板７の主面に平行な方向に位置ずれを生じさせる力を効果的に低減することができるので、望ましい。

なお、バンプ列に含まれる少なくとも２つの矯正用のワイヤバンプ１６が、この矯正用のワイヤバンプ１６に対応する表面バンプ電極９の中心に対して、互いに異なる方向にシフトさせて配置されることで、第１の実施形態と同様に、位置ずれを生じさせる力を低減させる効果が得られる。

また、少なくとも２つ以上の矯正用のワイヤバンプ１６が、好ましくは上述のように矩形領域の４隅に配置された４つの矯正用のワイヤバンプ１６が、それぞれ異なる方向に、対応する表面バンプ電極９の中心位置に対してシフトさせて配置されることで、第１の実施形態と同様の効果が得られる。

（第２の実施形態）
図９は、第２の実施形態の半導体装置の概略構成を示す断面図である。第２の実施形態の半導体装置２は、第１の実施形態と同様に、配線基板７のワイヤバンプ１６が、ＩＦチップ５ｂの表面バンプ電極９に対してシフトされて構成されている。

この構成に加えて、第２の実施形態の半導体装置２において、ＩＦチップ５ｂ（第１の半導体チップ）上に積層された複数のメモリチップ５ａ（第２の半導体チップ）は、一面及び一面の反対側の他面にそれぞれ設けられた表面バンプ電極９及び裏面バンプ電極１０（バンプ電極）と、一面の、表面バンプ電極９（バンプ電極）を挟んだ両側に設けられた補強バンプ１２（第１の補強バンブ）と、他面の、裏面バンプ電極１０（バンプ電極）を挟んだ両側に設けられた補強バンプ１２（第２の補強バンプ）とを有する。メモリチップ５ａ（第２の半導体チップ）は、表面バンプ電極９及び裏面バンプ電極１０（バンプ電極）が他のメモリチップ５ａ（第２の半導体チップ）の表面バンプ電極９及び裏面バンプ電極１０（バンプ電極）と電気的に接続され、補強バンプ１２（第１の補強バンプ）が、他のメモリチップ５ａ（第２の半導体チップ）の補強バンプ１２（第２の補強バンプ）と接合されている。メモリチップ５ａ（第２の半導体チップ）の一面側の補強バンプ１２（第１の補強バンプ）が、メモリチップ５ａ（第２の半導体チップ）の他面側の補強バンプ１２（第２の補強バンプ）に対して、メモリチップ５ａ（第２の半導体チップ）の外周側に位置をずらして配されている。

このように、第２の実施形態は、図９に示すように、チップ積層体６を構成するメモリチップ５ａの表面バンプ電極９を挟んで配置された補強バンプ１２（第１の補強バンプ）が、この補強バンプ１２に対応する補強バンプ１２（第２の補強バンプ）の中心位置から、メモリチップ５ａの外周側に向かって、僅かにシフトさせて配置される点で、第１の実施形態と異なる。第２の実施形態においても、メモリチップ５ａの表面バンプ電極９を挟んだ両側に設けられた各補強バンプ電極１２をシフトさせる方向は、一方の補強バンプ１２が第１の実施形態における第１の矯正用のワイヤバンプ１６ａと同様な方向にシフトさせ、他方の補強バンプ１２が第１の実施形態における第２の矯正用のワイヤバンプ１６ｂと同様な方向にシフトさせて構成される。

なお、図９においては、メモリチップ５ａの中央の表面バンプ電極９の位置は、シフトさせずに、メモリチップ５ａの外周側に配置される表面側の補強バンプ１２の中心が、積層されるメモリチップ５ａにおける裏面側の補強バンプ１２の中心から、それぞれメモリチップ５ａの外周側に向かってシフトさせて配置されている。

第２の実施形態においても、第１の実施形態と同様の効果が得られると共に、チップ積層体６を構成するメモリチップ５ａの補強バンプ１２の中心が、この補強バンプ１２に対応する補強バンプ１２の中心から、メモリチップ５ａの外周側に向かって、僅かにシフトさせて配置されたことで、チップ積層体６の形成時のフリップチップ積層における積層ズレを低減し、各メモリチップ５ａ間におけるバンプ電極９、１０同士の接続を良好に行うことができる。

なお、第２の実施形態では、メモリチップ５ａの表面側の補強バンプ１２の位置をシフトさせて構成されたが、表面側の補強バンプ１２の代わりに、裏面側の補強バンプ１２の位置をシフトさせて構成されてもよい。また、第２の実施形態では、メモリチップ５ａの補強バンプ１２をシフトさせて構成されたが、補強バンプ１２の代わりに配置された表面バンプ電極９または裏面バンプ電極１０の位置をシフトさせて構成されてもよい。表面バンプ電極９または裏面バンプ電極１０の位置をシフトさせる場合、メモリチップ５ａは、表面に配線層が形成されるので、配線層の引き回しを変更することによって表面バンプ電極９の位置を容易に変更可能であり、裏面バンプ電極１０よりも表面バンプ電極９の位置をシフトさせる構成の方が好ましい。

以上、本発明を実施形態に基づいて説明したが、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施形態では、配線基板７上にワイヤバンプ１６を形成し、ワイヤバンプ１６とＩＦチップ５ｂの表面バンプ電極９とを接合する場合について説明したが、配線基板７の電極パッド上にメッキ等によってバンプ電極が形成されて構成されてもよい。

また、本実施形態では、配線基板７上にチップ積層体６を実装する場合について説明したが、配線基板上に１つの半導体チップをフリップチップ実装する場合や、配線基板７上に搭載された他の半導体チップ上に、チップ積層体をフリップチップ実装する場合に適用されても良いことは勿論である。この場合にも、上述した実施形態と同様の効果を得ることができる。

さらに、本実施形態では、４つのメモリチップ５ａと、ＩＦチップ５ｂとを有するチップ積層体６を備える構成について説明したが、複数のメモリチップからなるチップ積層体や、メモリチップとロジックチップとからなるチップ積層体などのどのような半導体チップの組合せに適用されても良い。

また、本発明は、複数の半導体チップを積層する段数に限定されるものではなく、４段以下、あるいは６段以上のチップ積層体に適用されても良いことは勿論である。

１ 半導体装置
５ 半導体チップ
５ａ メモリチップ
５ｂ ＩＦチップ（第２の基板）
６ チップ積層体
７ 配線基板（第１の基板）
９ 表面バンプ電極（第２のバンプ電極）
１６ ワイヤバンプ（第１のバンプ電極）
１６ａ 第１の矯正用のワイヤバンプ（第１の矯正用のバンプ電極）
１６ｂ 第２の矯正用のワイヤバンプ（第２の矯正用のバンプ電極）

Claims (10)

1. 複数の第１のバンプ電極を有する第１の基板と、
   前記複数の第１のバンプ電極にそれぞれ電気的に接続される複数の第２のバンプ電極を有し、前記第１の基板上に積層された第２の基板と、を備える半導体装置であって、
   前記複数の第１のバンプ電極は、前記第１の基板の主面上において、前記第１のバンプ電極の中心が、該第１のバンプ電極に対応する前記第２のバンプ電極の中心から第１の方向に位置をずらして配されて該第２のバンプ電極に電気的に接続された第１の矯正用のバンプ電極と、前記第１のバンプ電極の中心が、該第１のバンプ電極に対応する前記第２のバンプ電極の中心から前記第１の方向と異なる第２の方向に位置をずらして配されて該第２のバンプ電極に電気的に接続された第２の矯正用のバンプ電極と、を含むことを特徴とする半導体装置。
2. 前記第１の方向と前記第２の方向は、前記第１の基板の主面上において、互いに逆向きである、請求項１に記載の半導体装置。
3. 前記第１の基板は、前記複数の第１のバンプ電極が配列されたバンプ列を有し、
   前記バンプ列において、前記第１の矯正用のバンプ電極と、前記第２の矯正用のバンプ電極とが交互に配置されている、請求項１または２に記載の半導体装置。
4. 前記第１の基板は、前記複数の第１のバンプ電極が配列されたバンプ列を複数有し、
   前記複数の第１のバンプ電極は、前記第１の基板の主面上において、前記第１のバンプ電極の中心が、該第１のバンプ電極に対応する前記第２のバンプ電極の中心から前記第１の方向及び前記第２の方向とそれぞれ互いに異なる第３の方向及び第４の方向に位置をずらして配されて該第２のバンプ電極に電気的に接続された第３の矯正用のバンプ電極及び第４の矯正用のバンプ電極を含み、
   前記複数のバンプ列が設けられた矩形領域の四隅に、前記第１の矯正用のバンプ電極乃至前記第４の矯正用のバンプ電極がそれぞれ配置されている、請求項１または２に記載の半導体装置。
5. 前記第１の基板又は前記第２の基板を含む第１の半導体チップを備える、請求項１ないし４のいずれか１項に記載の半導体装置。
6. 前記第１の半導体チップ上に積層された複数の第２の半導体チップを備え、
   前記複数の第２の半導体チップは、一面及び該一面の反対側の他面にそれぞれ設けられたバンプ電極と、前記一面の、前記バンプ電極を挟んだ両側に設けられた第１の補強バンブと、前記他面の、前記バンプ電極を挟んだ両側に設けられた第２の補強バンプとを有し、
   前記第２の半導体チップは、前記バンプ電極が他の第２の半導体チップの前記バンプ電極と電気的に接続され、前記第１の補強バンプが、前記他の第２の半導体チップの前記第２の補強バンプと接合され、
   前記第１の補強バンプが、前記第２の補強バンプに対して、前記第２の半導体チップの外周側に位置をずらして配されている、請求項５に記載の半導体装置。
7. 前記第１のバンプ電極はスタッド・バンプであり、
   前記第２のバンプ電極は柱状に形成されている、請求項１ないし６のいずれか１項に記載の半導体装置。
8. 複数の第１のバンプ電極を有する配線基板と、
   前記複数の第１のバンプ電極にそれぞれ電気的に接続される複数の第２のバンプ電極を有し、前記配線基板上に積層される第１の半導体チップと、を備える半導体装置であって、
   前記複数の第１のバンプ電極及び前記複数の第２のバンプ電極の一方は、前記配線基板の主面に平行な面内において、前記一方のバンプ電極の中心が、該一方のバンプ電極に対応する他方のバンプ電極の中心から第１の方向に位置をずらして配されて該他方のバンプ電極に電気的に接続された第１の矯正用のバンプ電極と、前記一方のバンプ電極の中心が、該一方のバンプ電極に対応する他方のバンプ電極の中心から前記第１の方向と異なる第２の方向に位置をずらして配されて該他方のバンプ電極に電気的に接続された第２の矯正用のバンプ電極と、を含むことを特徴とする半導体装置。
9. 前記第１の半導体チップ上に積層された複数の第２の半導体チップを備え、
   前記複数の第２の半導体チップは、一面及び該一面の反対側の他面にそれぞれ設けられたバンプ電極と、前記一面の、前記バンプ電極を挟んだ両側に設けられた第１の補強バンブと、前記他面の、前記バンプ電極を挟んだ両側に設けられた第２の補強バンプとを有し、
   前記第２の半導体チップは、前記バンプ電極が他の第２の半導体チップの前記バンプ電極と電気的に接続され、前記第１の補強バンプが、前記他の第２の半導体チップの前記第２の補強バンプと接合され、
   前記第１の補強バンプが、前記第２の補強バンプに対して、前記第２の半導体チップの外周側に位置をずらして配されている、請求項８に記載の半導体装置。
10. 複数の第１のバンプ電極を有する第１の基板と、前記複数の第２のバンプ電極を有する第２の基板とを積層し、前記複数の第２のバンプ電極を前記複数の第１のバンプ電極にそれぞれ電気的に接続する半導体装置の製造方法であって、
    前記第１の基板の主面上において、前記第１のバンプ電極の中心が、該第１のバンプ電極に対応する前記第２のバンプ電極の中心から第１の方向に位置をずらして配された第１の矯正用のバンプ電極と、前記第１のバンプ電極の中心が、該第１のバンプ電極に前記第２のバンプ電極の中心から前記第１の方向と異なる第２の方向に位置をずらして配された第２の矯正用のバンプ電極とを含む前記複数の第１のバンプ電極を有する前記第１の基板と、前記第２の基板とを積層し、前記第１の矯正用のバンプ電極及び前記第２の矯正用のバンプ電極を、前記第２のバンプ電極にそれぞれ電気的に接続する工程を有する、半導体装置の製造方法。

Images