JP2014225546A

JP2014225546A - 半導体装置の製造方法

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Publication number: JP2014225546A
Application number: JP2013103766A
Authority: JP
Inventors: 忠小柳; Tadashi Koyanagi; 公仁鎌田; Kimihito Kamata
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2013-05-16
Filing date: 2013-05-16
Publication date: 2014-12-04

Abstract

【課題】半導体チップの積層に際し、チップ間に介在させる溶融樹脂がボンディングステージ上に付着することを防止した半導体装置の製造方法を提供する。
【解決手段】第１の主面の側に配置された第１のバンプ電極１１と、前記第１の主面とは反対側の第２の主面の側に配置された第２のバンプ電極８と、前記第１のバンプ電極と第２のバンプ電極を電気的に接続する第１の貫通電極７とを有し、前記第１のバンプ電極を覆うように前記第１の主面上に仮接着されたバンプ保護部材としての機能を持つ耐熱粘着テープ５０を備えた第１の半導体チップ１０を準備する工程と、前記第１の半導体チップの第２の主面上に、第３の主面の側に配置された第３のバンプ電極を有する第２の半導体チップ２０を積層し、前記第３のバンプ電極を前記第１の半導体チップの第２のバンプ電極に電気的に接続する工程と、を含む。
【選択図】図３

Description

本発明は半導体装置の製造方法に関する。

本発明に関連する技術として、半導体チップをダイシングテープからピックアップする際の破損やピックアップミスの抑制を企図した技術が特許文献１に開示されている。

上記関連技術は半導体装置の製造方法であり、配線基板への実装の前に、複数の半導体チップを積層してチップ積層体を作成する工程を含む。半導体チップの積層に際しては、ＮＣＦ（ＮｏｎＣｏｎｄｕｃｔｉｖｅＦｉｌｍ）を貼り付けた半導体チップを、ＮＣＦを介して他の半導体チップ上に積層し、積層した半導体チップ間に加熱により溶融したＮＣＦを介在させる。

ＮＣＦを貼り付けた半導体チップを、ボンディングステージ上に保持された他の半導体チップ上に積層する場合には、ＮＣＦを貼り付けた半導体チップにボンディングツールにより荷重を加え、溶融したＮＣＦを半導体チップの外側に向かって流動させて２つの半導体チップ間にボイドを残さないように積層することが必要となる。

特開２０１３−１６５７７号公報

しかしながら、上記積層方法では半導体チップの外側に向かって流動させた溶融ＮＣＦが、ボンディングステージ上に付着する問題が生じる。ＮＣＦがボンディングステージに付着すると、積層のための連続作業ができなくなり、半導体装置の製造効率が悪化し、組立コストのアップにつながってしまう。

さらに、ボンディングステージ上に保持される他の半導体チップが両面にバンプ電極を有し、配線基板への実装面となる場合には、ボンディングステージ上に流れ出した溶融ＮＣＦでバンプ電極が覆われてしまい、チップ積層体を配線基板へ実装できなくなるおそれがある。

本発明の態様によれば、第１の主面の側に配置された第１のバンプ電極と、前記第１の主面とは反対側の第２の主面の側に配置された第２のバンプ電極と、前記第１のバンプ電極と第２のバンプ電極を電気的に接続する第１の貫通電極とを有し、前記第１のバンプ電極を覆うように前記第１の主面上に仮接着されたバンプ保護部材を備えた半導体デバイスを準備する工程と、前記半導体デバイスの第２の主面上に、第３の主面の側に配置された第３のバンプ電極を有する第１の半導体チップを積層し、前記第３のバンプ電極を前記半導体デバイスの第２のバンプ電極に電気的に接続する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、第１の半導体チップの積層に際し、半導体デバイスの第１のバンプ電極はバンプ保護部材で覆われているため、第１のバンプ電極のはんだ層を潰したり、ボンディングステージに、加熱により溶融したはんだが付着したりすることなく、良好に第１の半導体チップを積層することができる。

配線基板上のロジックチップに実装するメモリチップの形成工程の前半を説明するための断面図である。図１に続くメモリチップの形成工程の後半を説明するための断面図である。本発明の第１の実施形態に係るチップ積層体の形成工程を説明するための断面図である。図３のチップ積層体を用いたＣｏＣ型半導体装置の組立フローの前半を説明するための断面図である。図４に続く組立フローの後半を説明するための断面図である。本発明の第２の実施形態に係るチップ積層体の形成工程の前半を説明するための断面図である。図６に続くチップ積層体の形成工程の後半を説明するための断面図である。図７のチップ積層体を用いたＣｏＣ型半導体装置の組立フローの前半を説明するための断面図である。図８に続く組立フローの後半を説明するための断面図である。

以下に、本発明による半導体装置の製造方法を、半導体チップ、特にメモリチップの積層体に適用する場合について、そのいくつかの実施形態を説明する。

まず、本発明の実施形態に適用されるチップ積層体は、一例を挙げると、同一の回路構成を有する３種類のメモリチップから構成されている。この種のチップ積層体は、通常、ロジックチップを介して配線基板に実装される。

積層された３種類のメモリチップのうち、中間に位置するメモリチップは、回路層の形成された一面にＣｕピラーとその表面に形成されたＮｉ／Ａｕメッキからなる表面バンプ電極と、前記一面とは反対側の他面に形成されたＣｕピラーとその表面に形成された半球状のＳｎ／Ａｇはんだ層からなる裏面バンプ電極と、表面バンプ電極とこれに対応する裏面バンプ電極とを接続する貫通配線（貫通電極）と、を備えている。

積層された３種類のメモリチップのうち、配線基板に実装する際に最上段となるメモリチップは、回路層の形成された一面に、上記中間に位置するメモリチップと同様な表面バンプ電極が形成されているが、裏面バンプ電極と貫通配線が形成されておらず、他のメモリチップよりチップ厚が厚く構成されている。

積層された３種類のメモリチップのうち、配線基板上のロジックチップに実装されるメモリチップは、上記中間に位置するメモリチップと同様に構成されているが、表面バンプ電極のＮｉ／Ａｕメッキ上にも半球状のＳｎ／Ａｇはんだ層が形成されている。

図１及び図２は、積層される３種類のメモリチップのうち、配線基板上のロジックチップに実装するメモリチップの形成工程を示す断面図であり、図１は形成工程の前半を示し、図２は形成工程の後半を示す。

図１（ａ）において、一面側に同じ回路層２が複数形成されたウエハ１が用意される。回路層２には複数の表面バンプ電極３が形成されている。表面バンプ電極３は、前述したように、Ｃｕピラーの表面にＮｉ／Ａｕメッキが形成され、さらに半球状のＳｎ／Ａｇはんだ層が形成されて成る。ウエハ１は、後述するダイシング工程において回路層２毎（メモリチップ毎）に格子状のダイシングラインＤＬに沿って切断される。

図１（ｂ）において、ガラス基板による支持体４が用意される。そしてウエハ１の上下を反転させて回路層２側、つまり表面側を支持体４に接着する。この接着は、ウエハ１の回路層２側に表面バンプ電極３を覆うように第２の接着層６が介在し、更に第２の接着層６と支持体４との間に第１の接着層５が介在するようにして行われる。第１の接着層５の接着力は第２の接着層６の接着力よりも大きい。これは、後述するように、第２の接着層６は支持体４と共にダイシング工程の前にウエハ１から取り外されるからである。

図１（ｃ）において、ウエハ１の裏面側を、ウエハ１の厚さが所定の値になるまで研磨加工（バックグラインド）する。

図１（ｄ）において、回路層２毎に、表面バンプ電極３と対応する位置にウエハ１を貫通する孔を形成して貫通配線（貫通電極）７を形成すると共に、回路層２とは反対側の裏面側に裏面バンプ電極８を形成する。裏面バンプ電極８は、前述したように、Ｃｕピラーの表面に半球状のＳｎ／Ａｇはんだ層が形成されて成る。

図１（ｄ）に続く図２（ａ）において、接着層２１０を有するダイシングテープ２００が用意される。治具１００で保持されたダイシングテープ２００の接着層２１０に、ウエハ１の裏面側が接着される。続いて、ウエハ１から第１、第２の接着層５、６及び支持体４が取外される。

図２（ｂ）において、治具１００の上下を反転させてウエハ１の表面側を上側に向ける。

図２（ｃ）において、図示しないダイシングカッターによりウエハ１をダイシングラインＤＬに沿って切断する。続いて、切断されたパーツをダイシングテープ２００から取り外すことにより、図２（ｄ）に示すように、複数のメモリチップ１０が得られる。メモリチップ１０は、表面側の回路層２及び表面バンプ電極３と、裏面側の裏面バンプ電極８と、表面バンプ電極３と裏面バンプ電極８を接続している貫通配線７を有する。

なお、積層される３種類のメモリチップのうち、中間に位置するメモリチップも上記のメモリチップ１０とほぼ同様のフローを経て作製されるが、前述したように、表面バンプ電極側のＣｕピラーには半球状のＳｎ／Ａｇはんだ層が無い。また、ダイシング前にウエハ表面にＮＣＦ（ＮｏｎＣｏｎｄｕｃｔｉｖｅＦｉｌｍ）を貼付け、ウエハをメモリチップ毎に切断することで、ＮＣＦ付きのメモリチップを形成するフローとなる。

一方、積層される３種類のメモリチップのうち、最上段となるメモリチップの場合は、裏面バンプ電極と貫通配線を形成する工程が無い。また、ダイシング前にウエハ表面にＮＣＦを貼付け、ウエハをメモリチップ毎に切断することで、ＮＣＦ付きのメモリチップを形成するフローとなる。

図３は、本発明の第１の実施形態に係るチップ積層体の形成工程を示す断面図である。なお、図３は、中間に位置するメモリチップが２個（第２、第３のメモリチップ２０−１、２０−２）の場合を示している。

まず、図３（ａ）に示すようなハンドリングキャリアが準備される。ハンドリングキャリアは、例えば枠状の治具４０と、治具４０に貼り渡した耐熱粘着テープ５０から構成されている。耐熱粘着テープ５０は、後述するチップ積層工程における加熱に対する温度耐性を有する。耐熱粘着テープ５０には複数のメモリチップ１０を接着固定可能である。そして、耐熱粘着テープ５０には、図３（ｂ）に示すように、貼着する第１のメモリチップ１０（ロジックチップに実装される側のメモリチップ）毎にその表面バンプ電極１１（図１ａの表面バンプ電極３）の配置に対応した位置に、複数の貫通孔５０ａが形成されている。尚、耐熱粘着テープ５０の厚さは、第１のメモリチップ１０の表面バンプ電極１１の高さよりも大きく構成するのが望ましい。

図３（ｂ）に示すように、ハンドリングキャリアに複数の第１のメモリチップ１０を接着固定することで搭載する。第１のメモリチップ１０は、表面側が耐熱粘着テープ５０に接着され、表面側のそれぞれの表面バンプ電極１１は耐熱粘着テープ５０の貫通孔５０ａ内に配置される。ベースとなる第１のメモリチップ１０は、ハンドリングキャリアに搭載されて搬送されるため、一括搬送でき、処理効率を向上できる。

図３（ｂ）は、表面バンプ電極１１（第１のバンプ電極）を覆うように第１の主面上に仮接着された耐熱粘着テープ５０（バンプ保護部材）を備えたメモリチップ（半導体デバイス）を準備する工程と呼ぶことができる。

図３（ｃ）は、第１〜第４のメモリチップ１０、２０−１、２０−２、３０の積層が終了した積層体（図中左側）と、積層の終了した第１〜第３のメモリチップ１０、２０−１、２０−２の上に、第４のメモリチップ３０を積層する直前の状態（図中右側）を示している。積層対象となっている図中右側の第１のメモリチップ１０は、ハンドリングキャリアに搭載された状態で、ボンディングステージ６０上に保持されている。一面側（表面側）に樹脂層（ＮＣＦ）（図中右側の第４のメモリチップ３０に貼付された樹脂層（ＮＣＦ）８０と同じもの）が貼着された第２のメモリチップ２０−１と第３のメモリチップ２０−２が順次、樹脂層（ＮＣＦ）を介してボンディングツール７０でフリップチップ実装される。なお、樹脂層（ＮＣＦ）８０は、メモリチップを実装する都度、加熱溶融される。このようにして、第１のメモリチップ１０の裏面上に、中間のメモリチップとなる第２、第３のメモリチップ２０−１、２０−２、及び最上段のメモリチップとなる第４のメモリチップ３０が積層搭載される。その後、積層体を耐熱粘着テープ５０から取り外すことにより、図３（ｄ）に示すように、各メモリチップの間に樹脂層（溶融固化したＮＣＦ）が介在すると共に各メモリチップの周囲を樹脂層（溶融固化したＮＣＦ）で被覆したチップ積層体３００が得られる。

ここで、チップ積層体の作製に際し、第１のメモリチップ１０の表面バンプ電極１１は、耐熱粘着テープ５０の貫通孔５０ａ内に配置されているため、表面バンプ電極１１のＳｎ／Ａｇはんだ層を潰す、或いはボンディングステージ６０に、加熱により溶融したはんだが付着することなく、良好に第２、第３のメモリチップ２０−１、２０−２を積層することができる。このような作用により、耐熱粘着テープ５０はバンプ保護部材と呼ばれても良い。

また第１のメモリチップ１０の表面は、耐熱粘着テープ５０に貼り付けられていることで、メモリチップ間で溶融した樹脂層（ＮＣＦ）８０がボイドを無くすようにメモリチップの外側に流動（図３ｃ）しても、ボンディングステージ６０に付着することを防止できる。これによりチップ積層体を作製するための連続作業が可能となり、処理効率を向上させることができる。さらに、第１のメモリチップ１０の表面バンプ電極１１は耐熱粘着テープ５０で保護されているため、溶融した樹脂部材で覆われることも無くなる。これにより、以降のロジックチップ上への実装工程を良好にできる。

図４、図５は、上記実施形態のチップ積層体３００を用いたＣｏＣ（ＣｈｉｐｏｎＣｈｉｐ）型半導体装置の組立フローを示す断面図であり、図４は組立フローの前半を示し、図５は組立フローの後半を示す。

半導体装置の組み立てに際して、まず、図４（ａ）に示すように、複数の製品形成部４１０、４２０を備えた配線基板４００を準備する。複数の製品形成部４１０、４２０は、配線基板４００にマトリックス状に配置された領域であり、各々が半導体装置の配線基板になる部位である。

配線基板４００の各製品形成部４１０、４２０には、両面に不図示の配線が形成された絶縁基材４０１（例えばガラスエポキシ基板）が用いられる。絶縁基材４０１の一方の面には、後述するロジックチップ３５と電気的に接続するための複数の接続パッド４０２が形成され、他方の面には外部端子となるはんだボールを接続するための複数のランド４０３が形成されている。これらの接続パッド４０２は、所定のランド４０３と配線によって接続されている。ランド４０３は、配線基板４００の他方の面に所定の間隔で、例えば格子状に配置されている。

絶縁基材４０１の両面の各配線は接続パッド４０２やランド４０３を除いてソルダーレジスト（ＳＲ）膜等の絶縁膜４０４によって覆われている。この配線基板４００の製品形成部４１０、４２０間の境界が、各半導体装置を個々に切り離す際のダイシングラインＤＬとなっている。

このような配線基板４００の準備が完了すると、図４（ｂ）に示すように、各製品形成部４１０、４２０に樹脂部材（ＮＣＰ：ＮｏｎｃｏｎｄｕｃｔｉｖｅＰａｓｔｅ）４３０−１が置かれる。

続いて、図４（ｃ）に示すように、配線基板４００の各製品形成部４１０、４２０における樹脂部材４３０−１上にロジックチップ３５が搭載される。ロジックチップ３５の表面バンプ電極３５−１が、その表面に形成されたはんだ層３５−２を介して製品形成部４１０、４２０上の接続パッド４０２にフェースダウンボンディングにより接合される。尚、ロジックチップ３５においては、不図示のボンディングツールで保持される裏面バンプ電極３５−３の表面にははんだ層が形成されていない。ロジックチップ３５の表面バンプ電極３５−１と裏面バンプ電極３５−３は貫通電極３５−４を介して電気的に接続されている。

次に、図４（ｄ）に示すように、配線基板４００上に実装されたロジックチップ３５上に樹脂部材（ＮＣＰ）４３０−２が置かれる。

図４（ｄ）に続く図５（ａ）において、チップ積層体３００の第４のメモリチップ３０の裏面を不図示のボンディングツール等で吸着保持し、各々の製品形成部４１０、４２０のロジックチップ３５上にチップ積層体３００を搭載して固定する。

本実施形態では、ロジックチップ３５の裏面バンプ電極３５−３に、チップ積層体３００における第１のメモリチップ１０の表面バンプ電極１１が接合されるように、ロジックチップ３５上にチップ積層体３００をフリップチップボンディングにより積層する。このボンディング時の熱により第１のメモリチップ１０の表面バンプ電極１１上のＳｎ／Ａｇはんだ層が溶融して、ロジックチップ３５の裏面バンプ電極３５−３とチップ積層体３００の第１のメモリチップ１０の表面バンプ電極１１とが接合される。

このようにチップ積層体３００を製品形成部４１０、４２０上のロジックチップ３５上に実装することにより、チップ積層体３００における第４のメモリチップ３０が、配線基板４００から最も遠い位置に配置されたメモリチップとなる。

一直線上に複数の貫通電極が配置され且つ直列接続されたチップ積層体では、製造プロセスにおける温度変化により貫通電極の膨張や収縮の際に応力が発生し、その最大応力が、配線基板から最も遠い位置に配置されたメモリチップの貫通電極の部位にかかり、チップクラックを発生させるおそれがある。

しかし、本実施形態では、貫通電極と裏面バンプ電極が無くて他のメモリチップ１０、２０−１、２０−２よりも厚さの大きい第４のメモリチップ３０が、配線基板４００から最も遠い位置に配置されるチップとなり、第４のメモリチップ３０の貫通電極が無い表面で応力を受けることができるため、チップクラックの発生を抑制し、半導体装置の信頼性を向上させることができる。

また、上記のようにロジックチップ３５の裏面バンプ電極３５−３に、チップ積層体３００の第１のメモリチップ１０の表面バンプ電極１１をフリップチップボンディングで接合すると、配線基板４００とロジックチップ３５との間の樹脂部材４３０−１とロジックチップ３５上の樹脂部材４３０−２が溶融する。溶融した樹脂部材は、ロジックチップ３５と配線基板４００における製品形成部４１０及び４２０の間の隙間及びチップ積層体３００とロジックチップ３５の間の隙間へ毛細管現象によって進入し、それらの隙間を埋める。

その後、所定の温度、例えば１５０℃程度でキュア（熱処理）することで、樹脂部材４３０−１、４３０−２を熱硬化させる。その結果、ロジックチップ３５の周囲を覆うと共に、ロジックチップ３５と配線基板４００の間の隙間及びロジックチップ３５と第１のメモリチップ１０の間の隙間を埋める樹脂部材から成る封止樹脂層４３０が形成される。

次に、ロジックチップ３５及びチップ積層体３００が搭載された配線基板４００は、不図示のトランスファモールド装置の上型と下型から成る成型金型にセットされ、モールド工程に移行する。

成型金型の上型には、複数のチップ積層体３００及びロジックチップ３５を一括して覆う不図示のキャビティが形成されており、該キャビティ内に、配線基板４００上に搭載されたすべてのロジックチップ３５及びチップ積層体３００が収容される。

その後、成型金型の上型に設けられたキャビティ内に加熱溶融させた封止樹脂を注入し、ロジックチップ３５及びチップ積層体３００の両方を覆うようにキャビティ内に封止樹脂を充填する。封止樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂を用いる。

続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂を熱硬化させる。これにより、図５（ｂ）に示すように、それぞれの製品形成部４１０、４２０上に搭載されたロジックチップ３５及びチップ積層体３００の両方を覆う封止樹脂４４０を形成する。さらに、所定の温度でベークすることで、封止樹脂４４０を完全に硬化させる。

本実施形態では、チップ積層体３００の形成工程において各メモリチップの間に樹脂層（ＮＣＦ）８０を介在させ、配線基板４００へのチップ積層体３００の実装に際してロジックチップ３５とチップ積層体３００との間及びロジックチップ３５と配線基板４００との間に封止樹脂層４３０を介在させた後、ロジックチップ３５と複数のメモリチップ１０、２０−１、２０−２、３０からなるチップ積層体３００全体を覆う封止樹脂４４０を形成するため、メモリチップ同士の隙間でボイドが発生するのを抑制できる。

封止樹脂４４０を形成したら、ボールマウント工程に移行し、図５（ｃ）に示すように、配線基板４００の他方の面に形成されたランド４０３に、半導体装置の外部端子となる導電性の金属ボール、例えばはんだボール４５０を接続する。

ボールマウント工程では、配線基板４００の各ランド４０３と位置が一致する複数の吸着孔を備えた不図示のマウントツールを用いて複数のはんだボール４５０を吸着保持し、各はんだボール４５０にフラックスを転写した後、保持した各はんだボール４５０を配線基板４００のランド４０３上に一括して搭載する。

全ての製品形成部４１０、４２０に対するはんだボール４５０の搭載が完了した後、配線基板４００をリフローすることで各はんだボール４５０と各ランド４０３とを接続する。

はんだボール４５０の接続が完了すると、基板ダイシング工程に移行し、図５（ｄ）に示すように所定のダイシングラインＤＬで個々の製品形成部４１０、４２０を切断分離することでＣｏＣ型半導体装置５００が得られる。

次に、図６〜図９を参照して、本発明の第２の実施形態について説明する。第２の実施形態が第１の実施形態と異なる点は、簡単に言えば、チップ積層体の作製工程にある。言い換えれば、第２の実施形態においても、第１の実施形態で説明した図１（ａ）から図１（ｃ）までの工程が実施される。

次に、図１（ｃ）に続く図６（ａ）に示すように、支持体（ガラス基板）４に保持された第１のメモリチップ用のウエハ１をベースとして、樹脂層（ＮＣＦ）８０付の第２のメモリチップ２０−１と第３のメモリチップ２０−２を順次、樹脂部材８０を介して、第１のメモリチップ上に積層搭載する。図６（ａ）は、ウエハ１において第１のメモリチップとなる部分に第２〜第４のメモリチップ２０−１、２０−２、３０の積層が終了した４つの積層体と、第１のメモリチップとなる部分に積層の終了した第２、第３のメモリチップ２０−１、２０−２の上に、ボンディングツール７０により、樹脂層（ＮＣＦ）８０付の第４のメモリチップ３０を積層する直前の状態（図中最も右側）を示している。

第２の実施形態においては、図６（ａ）が、表面バンプ電極３（第１のンプ電極）を覆うように第１の主面上に仮接着された第２の接着層６（バンプ保護部材）を備えたメモリチップ（半導体デバイス）を準備する工程と呼ぶことができる。

図６（ａ）に示すように、支持体４に保持された複数の第１のメモリチップ用のウエハ１をベースとして搬送するため、一括搬送でき、処理効率を向上させることができる。

さらに前記第１のメモリチップ用のウエハ１の表面側が、支持体４を接着する第２の接着層６で覆われており、支持体４が不図示のボンディングステージ上に保持され、一面に樹脂層（ＮＣＦ）（図６（ａ）の８０と同じもの）が貼着された第２のメモリチップ２０−１と第３のメモリチップ２０−２が、順次接着層（ＮＣＦ）を介してフリップチップ実装される。これにより、第１のメモリチップの表面バンプ電極３（あるいは１１）は、支持体４を接着する第２の接着層６内に埋め込まれるため、表面バンプ電極３表面のはんだ層を潰す、或いはボンディングステージにはんだが付着することなく、良好に第２及び第３のメモリチップ２０−１、２０−２を積層できる。このことから、第２の実施形態では、第２の接着層６が表面バンプ電極３を保護するバンプ保護部材として作用する。

また第１のメモリチップは、ウエハ１から未分離の状態であるため、溶融した樹脂層（ＮＣＦ）８０がボイドを無くすようにチップの外側に流動しても、ボンディングステージに付着することを防止できる。これによりメモリチップ積層のための連続作業が可能となり、処理効率を向上できる。さらに、第１のメモリチップの表面バンプ電極３は第２の接着層６で保護されているため、溶融した樹脂層（ＮＣＦ）で覆われることも無くなる。これにより、以降のロジックチップ上への実装工程を良好にできる。

第２の実施形態においても第１の実施形態と同様な効果が得られると共に、第１のメモリチップの製造に用いる支持体（ガラス基板）が付いた状態でベースとすることで、第１の実施形態のような新たな部材（キャリア）、工程を追加することなく実現できる。

第２〜第４のメモリチップの２０−１、２０−２、３０の積層が完了した後、図６（ｂ）に示すように、所定温度でベークし、樹脂層（ＮＣＦ）８０を硬化させる。

その後、第２、第３のメモリチップ２０−１、２０−２が積層された第１のメモリチップ用のウエハ１は、図６（ｃ）に示すように、第２、第３のメモリチップ２０−１、２０−２を覆うようにトランスファモールドにより封止樹脂４４０’が形成される。ここで、支持体４上には、第１〜第４のメモリチップからなる積層部が複数個形成され、隣接する積層部の間には隙間が生じるが、この隙間にも封止樹脂４４０’が充填される。尚、第４のメモリチップ３０の裏面が、封止樹脂４４０’から露出する構成としているが、第４のメモリチップ３０の裏面も封止樹脂４４０’で覆われるように構成しても良い。

そして、図６（ｃ）に続く図７（ａ）に示すように、封止樹脂４４０’の形成された第１のメモリチップ用のウエハ１は、上下を逆にして、第４のメモリチップ３０側を、枠状の治具１００に貼り渡したダイシングテープ２００上に貼着固定する。その後、透明な支持体４側から第１の接着層５に特定光、例えばレーザー光を照射することで、第１の接着層５を気化させ、支持体４を取り外す。その後、第２の接着層６を引きはがすことで、第２の接着層６を除去する。これにより、図７（ｂ）に示すように、封止樹脂４４０’で被覆された複数のチップ積層部は、第１のメモリチップ１０の表面を露出させた状態でダイシングテープ２００に保持される。

その後、図７（ｃ）に示すように、第１のメモリチップ１０のダイシングラインＤＬ上に沿ってウエハ１と封止樹脂４４０’を切断する。

これにより個々の第１のメモリチップに対応する領域毎に分離され、ダイシングテープ２００から取り外すことにより、図７（ｄ）に示すようなチップ積層体３００が得られる。

図８、図９は、上記第２の実施形態のチップ積層体３００を用いたＣｏＣ型半導体装置の組立フローを示す断面図であり、図８は組立フローの前半を示し、図９は組立フローの後半を示す。

第１の実施形態と同様、図８（ａ）に示すように、複数の製品形成部４１０、４２０を備えた配線基板４００を準備する。複数の製品形成部４１０、４２０は、配線基板４００にマトリックス状に配置された領域であり、各々が半導体装置の配線基板になる。

配線基板４００の各製品形成部４１０、４２０には、両面に不図示の配線が形成された絶縁基材４０１（例えばガラスエポキシ基板）が用いられ、絶縁基材４０１の一方の面には、後述するロジックチップ３５と接続するための複数の接続パッド４０２が形成され、他方の面には外部端子となるはんだボールを接続するための複数のランド４０３が形成されている。これらの接続パッド４０２は、所定のランド４０３と配線によって接続されている。ランド４０３は、配線基板４００の他方の面に所定の間隔で、例えば格子状に配置されている。

このような配線基板４００の準備が完了すると、図８（ｂ）に示すように、各製品形成部４１０、４２０に樹脂部材（ＮＣＰ）４３０−１が置かれる。

続いて、図８（ｃ）に示すように、配線基板４００の各製品形成部４１０、４２０における樹脂部材４３０−１上にロジックチップ３５が搭載される。ロジックチップ３５の表面バンプ電極３５−１がはんだ層３５−２を介して製品形成部４１０、４２０上の接続パッド４０２にフェースダウンボンディングにより接合される。尚、ロジックチップ３５においては、不図示のボンディングツールで保持される裏面バンプ電極３５−３にははんだ層が形成されていない。ロジックチップ３５の表面バンプ電極３５−１と裏面バンプ電極３５−３は貫通電極３５−４を介して電気的に接続されている。

次に、図８（ｄ）に示すように、配線基板４００上に実装されたロジックチップ３５上に樹脂部材（ＮＣＰ）４３０−２が置かれる。

図８（ｄ）に続く図９（ａ）において、チップ積層体３００の第４のメモリチップ３０の裏面を不図示のボンディングツール等で吸着保持し、各々の製品形成部４１０、４２０のロジックチップ３５上にチップ積層体３００を搭載して固定する。

本第２の実施形態でも、ロジックチップ３５の裏面バンプ電極３５−３に第１のメモリチップ１０の表面バンプ電極３（あるいは１１）が接合されるように、ロジックチップ３５上にチップ積層体３００をフリップチップボンディングにより積層する。このボンディング時の熱により第１のメモリチップ１０の表面バンプ電極３上のＳｎ／Ａｇはんだ層が溶融して、ロジックチップ３５の裏面バンプ電極３５−３とチップ積層体３００の第１のメモリチップ１０の表面バンプ電極３とが接合される。

しかし、本第２の実施形態では、貫通電極と裏面バンプ電極が無くて他のメモリチップ１０、２０−１、２０−２よりも厚さの大きい第４のメモリチップ３０が、配線基板４００から最も遠い位置に配置されるチップとなり、第４のメモリチップ３０の貫通電極が無い表面で応力を受けることができるため、チップクラックの発生を抑制し、半導体装置の信頼性を向上させることができる。

また、ロジックチップ３５の裏面バンプ電極３５−３に、チップ積層体３００の第１のメモリチップ１０の表面バンプ電極３をフリップチップボンディングで接合すると、配線基板４００とロジックチップ１０との間の樹脂部材４３０−１とロジックチップ３５上の樹脂部材４３０−２が溶融する。溶融した樹脂部材は、チップ積層体３００とロジックチップ３５の間の隙間及びロジックチップ１５と配線基板４００における製品形成部４１０及び４２０の間の隙間へ毛細管現象によって進入し、それらの隙間を埋める。

成型金型の上型には、チップ積層体３００及びロジックチップ３５を一括して覆う不図示のキャビティが形成されており、該キャビティ内に、配線基板４００上に搭載されたロジックチップ３５及びチップ積層体３００が収容される。

続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂を熱硬化させる。これにより、図９（ｂ）に示すように、それぞれの製品形成部４１０、４２０上に搭載されたロジックチップ３５及びチップ積層体３００の両方を覆う封止樹脂４４０を形成する。さらに、所定の温度でベークすることで、封止樹脂４４０を完全に硬化させる。

本第２の実施形態では、チップ積層体３００の形成工程において各メモリチップの間に樹脂層（ＮＣＦ）８０を介在させ、配線基板４００へのチップ積層体３００の実装に際してロジックチップ３５と配線基板４００との間及びロジックチップ３５とチップ積層体３００との間に封止樹脂層４３０を介在させた後、ロジックチップ３５と複数のメモリチップ１０、２０−１、２０−２、３０からなるチップ積層体３００全体を覆う封止樹脂４４０を形成するため、メモリチップ同士の隙間でボイドが発生するのを抑制できる。

封止樹脂４４０を形成したら、ボールマウント工程に移行し、図９（ｃ）に示すように、配線基板４００の他方の面に形成されたランド４０３に、半導体装置の外部端子となる導電性の金属ボール、例えばはんだボール４５０を接続する。

はんだボール４５０の接続が完了すると、基板ダイシング工程に移行し、図９（ｄ）に示すように所定のダイシングラインＤＬで個々の製品形成部４１０、４２０を切断分離することでＣｏＣ型半導体装置５００を形成する。

以上、本発明者によってなされた発明を複数の実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、上記の実施形態では、メモリチップの積層体を配線基板上のロジックチップ上に実装する場合について説明したが、配線基板上のＳｉインターポーザ上にメモリチップの積層体とロジックチップを実装するように構成しても良い。

１ウエハ
２回路層
３、１１表面バンプ電極
４支持体
５第１の接着層
６第２の接着層
７貫通配線
８裏面バンプ電極
１０第１のメモリチップ
２０−１第２のメモリチップ
２０−２第３のメモリチップ
３０第４のメモリチップ
３５ロジックチップ
４０治具
５０耐熱粘着テープ
６０ボンディングステージ
７０ボンディングツール
８０樹脂層
１００治具
２００ダイシングテープ
２１０接着層

Claims

第１の主面の側に配置された第１のバンプ電極と、前記第１の主面とは反対側の第２の主面の側に配置された第２のバンプ電極と、前記第１のバンプ電極と第２のバンプ電極を電気的に接続する第１の貫通電極とを有し、前記第１のバンプ電極を覆うように前記第１の主面上に仮接着されたバンプ保護部材を備えた半導体デバイスを準備する工程と、
前記半導体デバイスの第２の主面上に、第３の主面の側に配置された第３のバンプ電極を有する第１の半導体チップを積層し、前記第３のバンプ電極を前記半導体デバイスの第２のバンプ電極に電気的に接続する工程と、を含むことを特徴とする半導体装置の製造方法。
更に、前記半導体デバイスの前記第１の主面上に仮接着された前記バンプ保護部材を除去し、前記第１のバンプ電極を露出させる工程、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第３のバンプ電極を前記半導体デバイスの第２のバンプ電極に電気的に接続する工程の前に、前記第１の半導体チップの第３の主面に、加熱により溶融、固化する樹脂部材を形成する工程を備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記バンプ保護部材は、前記第１のバンプ電極の前記第１の主面からの高さよりも大きな厚さを有していることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
前記バンプ保護部材は、前記第１のバンプ電極に対応する位置に該第１のバンプ電極を収容可能な貫通孔を有する耐熱粘着テープであることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
前記バンプ保護部材は、前記第１のバンプ電極を覆うように前記第１の主面上に仮接着された接着層であり、該接着層の反対側の面には透明な支持体を備えることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
前記第１の半導体チップは、前記第３の主面とは反対側の第４の主面に前記第３のバンプ電極と貫通電極を介して接続された第４のバンプ電極を有し、
更に、前記第１の半導体チップの前記第４の主面上に、第５の主面の側にのみ第５のバンプ電極を有する第２の半導体チップを、加熱により溶融、固化する樹脂部材を介在させて積層し、前記第５のバンプ電極を前記第４のバンプ電極に電気的に接続する工程、を含むことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。