JP2014187184A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】配線基板２上にロジックチップ（第１半導体チップ）ＬＣ、積層体（第２半導体チップ）ＭＣＳを順に積層する。ロジックチップＬＣは、配線基板２に形成されたアライメントマーク５０ａおよびロジックチップＬＣの表面３ａに形成されたアライメントマーク５０ｂにより位置合わせを行った後、配線基板２上に搭載される。一方、積層体ＭＣＳは、ロジックチップＬＣの裏面３ｂに形成されたアライメントマーク５０ｃおよび積層体ＭＣＳの表面３ａに形成されたアライメントマーク５０ｄにより位置合わせを行った後、ロジックチップＬＣの裏面３ｂ上に搭載される。
【選択図】図１１

Description

本発明は、半導体装置の製造技術に関し、例えば、半導体チップ上に別の半導体チップを搭載する半導体装置に適用して有効な技術に関するものである。
特開２００１−２１７３８７号公報（特許文献１）には、親チップ（固体装置）の表面と子チップ（半導体チップ）の表面にそれぞれアライメント用マークが形成され、アライメント用マークの検出結果に基づいて、各アライメント用マークが対向するように、親チップと子チップを積層する半導体チップの積層方法が記載されている。
また、特開２０１１−１８７５７４号公報（特許文献２）には、複数のメモリチップの積層体と配線基板の間に、貫通電極を備える半導体チップが配置された半導体装置が記載されている。
特開２００１−２１７３８７号公報 特開２０１１−１８７５７４号公報
本願発明者は、配線基板上に複数の半導体チップを積層した半導体装置の性能を向上させる技術を検討している。この一環として、複数の半導体チップ（例えば、メモリチップと、このメモリチップを制御する制御チップ）を１つの半導体装置内に搭載することで、この１つの半導体装置でシステムを構築する、所謂、ＳｉＰ（System In Package）型の半導体装置について検討した。
複数の半導体チップの積層方法として、積層される一方（上段側）の半導体チップの電極を他方（下段側）の半導体チップの電極に対向させて配置し、半田材などの導電性部材を介して各電極を互いに、かつ電気的に接続する方法がある。この方法は、積層される複数の半導体チップ間を、ワイヤを介さずに接続するので、半導体チップ間の伝送距離を低減できる。
ところが、各電極同士を電気的に接続するためには、半導体装置の信頼性向上の観点から、上段側の半導体チップの下段側の半導体チップに対する位置合わせ精度を向上させる必要がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、（ａ）配線基板上に第１半導体チップの第１主面が上記配線基板と対向するように上記第１半導体チップを搭載する工程を有している。また、半導体装置の製造方法は、（ｂ）上記第１半導体チップ上に第２半導体チップの第２主面が上記第１半導体チップの第１裏面と対向するように上記第２半導体チップを搭載する工程を有している。また、上記（ａ）工程では、上記配線基板に形成された第１のアライメントマークと、上記第１半導体チップの上記第１主面側に形成された第２のアライメントマークを検出して位置合わせを行った後、上記第１半導体チップを搭載する。また、上記（ｂ）工程では、上記第１半導体チップの上記第１裏面側に形成された第３のアライメントマークと上記第２半導体チップの上記第２主面側に形成された第４のアライメントマークを検出して位置合わせを行った後、上記第２半導体チップを搭載する。また、上記第１裏面には複数の第１裏面側パッドが、上記第２主面には複数の第２主面側パッドが形成され、上記（ｂ）工程では、上記複数の第１裏面側パッドと上記複数の第２主面側パッドを、第２主面側パッドにそれぞれ形成された複数の外部端子を介して電気的に接続するものである。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態である半導体装置の斜視図である。 図１に示す半導体装置の下面図である。 図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１〜図４に示す半導体装置の回路構成例を模式的に示す説明図である。 図４に示すＡ部の拡大断面図である。 図４に示すメモリチップの表面側を示す平面図である。 図７に示すメモリチップの裏面側の一例を示す平面図である。 図４に示すロジックチップの表面側を示す平面図である。 図９に示すロジックチップの裏面側の一例を示す平面図である。 図４に示す半導体装置を組み立てる際に使用する位置合わせ手段（アライメントマーク）を模式的に示す説明図である。 図１１に対応する検討例を示す説明図である。 図１〜図１１を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１３に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。 図１４に示すデバイス領域１個分の拡大平面図である。 図１５のＡ−Ａ線に沿った拡大断面図である。 図１５の反対側の面を示す拡大平面図である。 図１５のＢ−Ｂ線に沿った拡大断面図である。 図１５に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図である。 図１９のＡ−Ａ線に沿った拡大断面図である。 図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。 図２１に続く半導体チップの製造工程の概要を模式的に示す説明図である。 図１９に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。 図２３のＡ−Ａ線に沿った拡大断面図である。 図１３に示す第１チップ搬送工程の要部を模式的に示す説明図である。 図１３に示す第１マーク検出工程の要部を模式的に示す説明図である。 図２６に示すロジックチップのアライメントマークの断面構造の要部を示す要部拡大断面図である。 図１３に示す第１位置合わせ工程の要部を模式的に示す説明図である。 図２８に示す第１位置合わせ工程の後、ロジックチップを配線基板に向かって移動させた状態を模式的に示す説明図である。 図２９に示す保持治具を取り外し、加熱治具を半導体チップの裏面側に押し当てた状態を示す説明図である。 図２０に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図である。 図３１のＡ−Ａ線に沿った拡大断面図である。 図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図３３に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図３１に示すロジックチップの裏面上に積層体を搭載した状態を示す拡大平面図である。 図３５のＡ−Ａ線に沿った拡大断面図である。 図１３に示す第２チップ搬送工程の要部を模式的に示す説明図である。 図１３に示す第２マーク検出工程の要部を模式的に示す説明図である。 図１３に示す第２位置合わせ工程の要部を模式的に示す説明図である。 図３９に示す第２位置合わせ工程の後、ロジックチップを配線基板に向かって移動させた状態を模式的に示す説明図である。 図４０に示す保持治具を取り外し、加熱治具を半導体チップの裏面側に押し当てた状態を示す説明図である。 図３６に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。 図４２に示す封止体の全体構造を示す平面図である。 図３７に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。 図４４に示す多数個取りの配線基板を個片化した状態を示す断面図である。 図３、図７、図９および図１０に示すアライメントマークを拡大して示す拡大平面図である。 図４６に対する第１の変形例を示す拡大平面図である。 図４６に対する第２の変形例を示す拡大平面図である。 図４６に対する第３の変形例を示す拡大平面図である。 図８に対する変形例を示す平面図である。 図３に対する変形例を示す透視平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
以下で説明する実施の形態では、ＳｉＰ型の半導体装置の例として、一つのパッケージ内に、メモリ回路が形成された半導体チップ（メモリチップ）とメモリ回路の動作を制御する制御回路が形成された半導体チップ（制御チップ）が搭載された半導体パッケージを取り上げて説明する。
（実施の形態）
本実施の形態では、複数の半導体チップを積層した半導体装置の例として、演算処理回路が形成された半導体チップ上にメモリ回路が形成された複数の半導体チップを積層した実施態様を取り上げて説明する。図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ−Ａ線に沿った断面図である。なお、図１〜図４では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図１〜図４に示す態様には限定されない。また、図３では、ロジックチップＬＣとメモリチップＭＣ４の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップＬＣの輪郭を、点線により示している。
＜半導体装置＞
図４に示すように、配線基板２は、複数の半導体チップ３が搭載された上面（面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、実装面）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｃを有し、図２および図３に示すように平面視において四角形の外形形状を成す。図２および図３に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ〜０．５ｍｍ程度である。
配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。ここで、本実施の形態の配線基板２は、３つの絶縁層２ｅを有しており、真ん中の絶縁層２ｅがコア層（コア材）であるが、コアとなる絶縁層２ｅを有していない、所謂、コアレス基板を用いても良い。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
また、配線基板２の上面２ａには、半導体チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。一方、配線基板２の下面２ｂには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール５が接合された、複数のランド２ｇが形成されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。
また、配線基板２の上面２ａおよび下面２ｂは、絶縁膜（ソルダレジスト膜）２ｈ、２ｋにより覆われている。配線基板２の上面２ａに形成された配線２ｄは絶縁膜２ｈに覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（半導体チップ３との接合部、ボンディング領域）が絶縁膜２ｈから露出している。また、配線基板２の下面２ｂに形成された配線２ｄは絶縁膜２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
また、図４に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）５は、図２に示すように行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボール５が接合される複数のランド２ｇ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボール５、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置１は、配線基板２上に搭載される複数の半導体チップ３を備えている。複数の半導体チップ３は、配線基板２の上面２ａ上に積層されている。また、複数の半導体チップ３のそれぞれは、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップを積層することにより、半導体装置１を高機能化させた場合であっても、実装面積を低減することができる。
図３および図４に示す例では、最下段（配線基板２に最も近い位置）に搭載される半導体チップ３は、演算処理回路ＰＵ（図５参照）が形成されたロジックチップ（半導体チップ）ＬＣである。一方、ロジックチップＬＣの上段に搭載される半導体チップ３は、ロジックチップＬＣとの間で通信するデータを記憶する主記憶回路（記憶回路）ＭＭ（図５参照）が形成された、メモリチップ（半導体チップ）ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４である。なお、ロジックチップＬＣには、上記した演算処理回路の他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路の動作を制御する制御回路が形成されている。半導体装置１の回路構成例については、後述する。
また、図４に示すように複数の半導体チップ３の間には、接着材ＮＣＬ（絶縁性接着材）が配置される。接着材ＮＣＬは、上段側の半導体チップ３の表面３ａと下段側の半導体チップ３の裏面３ｂ（または、配線基板２の上面２ａ）の間の空間を塞ぐように配置される。詳しくは、この接着材ＮＣＬは、配線基板２上にロジックチップＬＣを接着固定する接着材（絶縁性接着材）ＮＣＬ１、およびロジックチップ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを接着固定する接着材（絶縁性接着材）ＮＣＬ２を含む。また、接着材ＮＣＬ１、ＮＣＬ２は、それぞれ絶縁性（非導電性）の材料（例えば樹脂材料）から成り、ロジックチップＬＣと配線基板２の接合部、およびロジックチップＬＣと積層体ＭＣＳの接合部に接着材ＮＣＬを配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。
また、図４に示す例では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間には、封止体４とは異なる封止体（チップ積層体用封止体、チップ積層体用樹脂体）６が配置され、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは封止体６により封止されている。封止体６は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａおよび裏面３ｂに密着するように埋め込まれ、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは、各半導体チップ３間の接合部および封止体６により一体化される。また、封止体６は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の各接合部に封止体６を配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。ただし、図４に示すようにメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最下段（最もロジックチップＬＣに近い位置）に搭載されるメモリチップＭＣ１の表面３ａは、封止体６から露出している。また、図３および図４に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最上段に配置されるメモリチップＭＣ４の裏面３ｂは封止体６から露出している。
また、半導体装置１は、複数の半導体チップ３を封止する封止体４を備える。封止体４は、上面（面、表面）４ａ、上面４ａとは反対側に位置する下面（面、裏面、実装面）４ｂ（図４参照）、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形の外形形状を成す。図１に示す例では、封止体４の平面サイズ（上面４ａ側から平面視した時の寸法、上面４ａの外形サイズ）は配線基板２の平面サイズと同じであって、封止体４の側面４ｃは配線基板２の側面２ｃと連なっている。また、図１に示す例では、封止体４の平面寸法（平面視における寸法）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。
封止体４は、複数の半導体チップ３を保護する樹脂体であって、複数の半導体チップ３間、および半導体チップ３と配線基板２に密着させて封止体４を形成することで、薄い半導体チップ３の損傷を抑制することができる。また、封止体４は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体４には、複数の半導体チップ３間および半導体チップ３および配線基板２に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体４の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体４を形成した後の熱変形による半導体チップ３の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ３と封止体４の線膨張係数を近づけることが好ましい。
＜半導体装置の回路構成＞
次に、半導体装置１の回路構成例について説明する。図５に示すように、ロジックチップＬＣには、上記した演算処理回路ＰＵの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路ＭＭの動作を制御する制御回路ＣＵが形成されている。また、ロジックチップＬＣには、例えば一次的にデータを記憶するキャッシュメモリなど、上記した主記憶回路ＭＭよりも記憶容量が小さい補助記憶回路（記憶回路）ＳＭが形成されている。図５では、一例として演算処理回路ＰＵ、制御回路ＣＵ、補助記憶回路ＳＭを総称して、コア回路（主回路）ＣＲ１として示している。ただし、コア回路ＣＲ１に含まれる回路は、上記以外の回路が含まれていても良い。
また、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路（外部入出力回路）ＧＩＦが形成されている。外部インタフェース回路ＧＩＦには、ロジックチップＬＣと図示しない外部機器との間で信号を伝送する信号線ＳＧが接続される。また、外部インタフェース回路ＧＩＦは、コア回路ＣＲ１とも電気的に接続され、コア回路ＣＲ１は、外部インタフェース回路ＧＩＦを介して外部機器と信号を伝送することができる。
また、ロジックチップＬＣには、内部機器（例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＮＩＦが形成されている。内部インタフェース回路ＮＩＦには、データ信号を伝送するデータ線（信号線）ＤＳ、アドレス信号を伝送するアドレス線（信号線）ＡＳ、およびその他の信号を伝送する信号線ＯＳが接続されている。これらの、データ線ＤＳ、アドレス線ＡＳ、および信号線ＯＳは、それぞれメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の内部インタフェース回路ＮＩＦに接続されている。図５では、外部インタフェース回路ＧＩＦや内部インタフェース回路ＮＩＦなど、ロジックチップＬＣ以外の電子部品との間で信号の入出力を行う回路を、入出力回路ＮＳ１として示している。
また、ロジックチップＬＣには、コア回路ＣＲ１や入出力回路ＮＳ１を駆動するための電位を供給する電源回路ＤＲを備えている。電源回路ＤＲには、ロジックチップＬＣの入出力回路ＮＳ１を駆動する電圧を供給する、電源回路（入出力用電源回路）ＤＲ１と、ロジックチップＬＣのコア回路ＣＲ１を駆動する電圧を供給する、電源回路（コア用電源回路）ＤＲ２が含まれる。電源回路ＤＲには、例えば異なる複数の電位（第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ１や入出力回路ＮＳ１に印加される電圧が規定される。
ロジックチップＬＣのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。ところで、ロジックチップＬＣに図５に示す主記憶回路ＭＭを形成すれば、ロジックチップＬＣ、１枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路ＭＭ（図５参照）の容量は異なる。そこで、ロジックチップＬＣとは別の半導体チップ３に主記憶回路ＭＭを形成することで、ロジックチップＬＣの汎用性を向上させることができる。
また、要求される主記憶回路ＭＭの記憶容量に応じて、複数枚のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。図５に示す例では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ主記憶回路ＭＭが形成されている。図５では主記憶回路ＭＭをメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路（主回路）ＣＲ２として示している。ただし、コア回路ＣＲ２に含まれる回路は、主記憶回路ＭＭ以外の回路が含まれていても良い。
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ内部機器（例えば、ロジックチップＬＣ）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＮＩＦが形成されている。図５では、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４以外の電子部品との間で信号の入出力を行う内部インタフェース回路ＮＩＦを、入出力回路ＮＳ２として示している。
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、コア回路ＣＲ２や入出力回路ＮＳ２を駆動するための電位を供給する電源回路（駆動回路）ＤＲを備えている。電源回路ＤＲには、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２を駆動する電圧を供給する、電源回路（入出力用電源回路）ＤＲ３と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路ＣＲ２を駆動する電圧を供給する、電源回路（コア用電源回路）ＤＲ４が含まれる。電源回路ＤＲには、例えば異なる複数の電位（例えば第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ２や入出力回路ＮＳ２に印加される電圧が規定される。
なお、図５に示す例では、ロジックチップＬＣの電源回路ＤＲ１と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の電源回路ＤＲ３を兼用化している。言い換えれば、ロジックチップＬＣの入出力回路ＮＳ１とメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２は、電源線Ｖ２から供給される同じ電圧が印加されて駆動するようになっている。このように、電源回路ＤＲの一部または全部を兼用化することで、電源回路に電位（駆動電圧）を供給する電源線Ｖ１、Ｖ２、Ｖ３の数を低減することができる。また、電源線Ｖ１、Ｖ２、Ｖ３の数を低減すれば、ロジックチップＬＣに形成される電極数を低減することができる。
半導体装置１のように、ある装置やシステムの動作に必要な回路が一つの半導体装置１に集約して形成されたものを、ＳｉＰ（System in Package）と呼ぶ。なお、図４では、一つのロジックチップＬＣ上に、四つのメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層した例を示しているが、上記の通り、半導体チップ３の積層数には種々の変形例がある。図示は省略するが、例えば、最小限の構成としては、一つのロジックチップＬＣ上に一つのメモリチップＭＣ１を搭載する変形例に適用することができる。
また、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の汎用性を向上させる観点からは、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズ（平面視における寸法、表面３ａおよび裏面３ｂの寸法、外形サイズ）は、各半導体チップ３の機能を達成可能な範囲内で最小化することが好ましい。ロジックチップＬＣは、回路素子の集積度を向上させることにより平面サイズを低減することができる。一方、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、平面サイズに応じて、主記憶回路ＭＭの容量や伝送速度（例えばデータバスの幅によるデータ転送量）が変化するので、平面サイズの小型化には限界がある。
このため、図４に示す例では、メモリチップＭＣ４の平面サイズは、ロジックチップＬＣの平面サイズよりも大きい。例えば、メモリチップＭＣ４の平面サイズは、一辺の長さが８ｍｍ〜１０ｍｍ程度の四角形であるのに対し、ロジックチップＬＣの平面サイズは、一辺の長さが５ｍｍ〜６ｍｍ程度の四角形である。また、図示は省略するが、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３の平面サイズは、メモリチップＭＣ４の平面サイズと同じである。
また、上記したように、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路ＧＩＦが形成されるので、外部機器との伝送距離を短縮する観点から、複数の半導体チップ３の積層順は、ロジックチップＬＣを最下段、すなわち、配線基板２に最も近い位置に搭載することが好ましい。つまり、半導体装置１のように平面サイズの小さい半導体チップ３（ロジックチップＬＣ）上に、平面サイズが大きい半導体チップ３（メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）を積層する構成が好ましい。
＜半導体チップの構造例＞
次に、図４に示すロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の詳細および各半導体チップ３の電気的な接続方法について説明する。図６は図４に示すＡ部の拡大断面図である。また、図７は、図４に示すメモリチップの表面側を示す平面図、図８は、図７に示すメモリチップの裏面側の一例を示す平面図である。また、図９は、図４に示すロジックチップの表面側を示す平面図、図１０は、図９に示すロジックチップの裏面側の一例を示す平面図である。なお、図６〜図１０では、見易さのため、電極数を少なくして示しているが、電極（表面電極３ａｐ、裏面電極３ｂｐ、貫通電極３ｔｓｖ）の数は、図６〜図１０に示す態様には限定されない。また、図８では、メモリチップＭＣ１、ＭＣ２、ＭＣ３の裏面図を示すが、裏面電極３ｂｐが形成されないメモリチップＭＣ４（図４参照）の裏面の構造は、図３に示されているので、図示は省略する。
本願発明者は、ＳｉＰ型の半導体装置の性能を向上させる技術を検討しているが、この一環として、ＳｉＰに搭載される複数の半導体チップ間の信号伝送速度を、例えば１２Ｇｂｐｓ（毎秒１２ギガビット）以上に向上させる技術について検討した。ＳｉＰに搭載される複数の半導体チップ間の伝送速度を向上させる方法として、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、別の方法として、単位時間当たりの伝送回数を増やす方法がある（以下、高クロック化と記載する）。また、上記したバス幅拡大法とクロック数増加法を組み合わせて適用する方法がある。図１〜図５を用いて説明した半導体装置１は、バス幅拡大化と高クロック化を組み合わせて適用することにより、内部インタフェースの伝送速度を１２Ｇｂｐｓ以上に向上させた半導体装置である。
例えば図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ５１２ｂｉｔのデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、データバスの幅が１２８ｂｉｔのチャンネルを、それぞれ４つ備えており、この４チャンネルのバス幅を合計すると、５１２ｂｉｔとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ３Ｇｂｐｓ以上になっている。
このように、高クロック化とバス幅拡大化を組み合わせて適用する場合には、多数のデータ線を高速で動作させる必要があるため、ノイズの影響を低減する観点から、データの伝送距離を短縮する必要がある。そこで、図４に示すように、ロジックチップＬＣとメモリチップＭＣ１は、ロジックチップＬＣとメモリチップＭＣ１の間に配置される導電性部材を介して電気的に接続されている。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間に配置される導電性部材を介して電気的に接続される。言い換えれば、半導体装置１では、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。また、半導体装置１では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。
本実施の形態では複数の半導体チップ３同士を直接的に接続する方法として、半導体チップ３を厚さ方向に貫通する貫通電極を形成し、この貫通電極を介して積層された半導体チップ３同士を接続する技術を適用している。詳しくは、図６に示すようにロジックチップＬＣは、表面３ａに形成された複数の表面電極（電極、パッド、表面側パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド、裏面側パッド）３ｂｐを有している。また、ロジックチップＬＣは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
半導体チップ３が備える各種回路（半導体素子およびこれに接続される配線）は、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、例えばシリコン（Ｓｉ）からなる半導体基板（図示は省略）を備え、半導体基板の主面（素子形成面）に、例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上（表面３ａ側）には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。半導体チップ３の表面３ａ（図４参照）に形成される複数の表面電極３ａｐは、半導体基板と表面３ａの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
したがって、図６に示すように、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、貫通電極３ｔｓｖを介して表面電極３ａｐと裏面電極３ｂｐを電気的に接続することで、裏面電極３ｂｐと表面３ａ側に形成された半導体チップ３の回路を電気的に接続することができる。つまり、図６に示すように、メモリチップＭＣ１の表面電極３ａｐとロジックチップＬＣの裏面電極３ｂｐを、外部端子（突起電極、導電性部材、バンプ電極）７などの導電性部材を介して電気的に接続すれば、メモリチップＭＣ１の回路とロジックチップＬＣの回路は貫通電極３ｔｓｖを介して電気的に接続される。
また、本実施の形態では、メモリチップＭＣ１と配線基板２の間に搭載されるロジックチップＬＣが、複数の貫通電極３ｔｓｖを有している。このため、メモリチップＭＣ１とロジックチップＬＣを、貫通電極３ｔｓｖを介して電気的に接続することで、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、ロジックチップＬＣとメモリチップＭＣ１の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
また、図６に示す例では、ロジックチップＬＣ上には、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層されるので、この複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間でも、信号伝送速度を向上させることが好ましい。そこで、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上下にそれぞれ半導体チップ３が配置されるメモリチップＭＣ１、ＭＣ２、ＭＣ３は、ロジックチップＬＣと同様に複数の貫通電極３ｔｓｖを有している。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａに形成された複数の表面電極（電極、パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
したがって、上記したロジックチップＬＣの場合と同様に、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の裏面電極３ｂｐを、外部端子７などの導電性部材を介して電気的に接続すれば、積層された複数の半導体チップ３の回路は、貫通電極３ｔｓｖを介して電気的に接続される。
このため、各半導体チップ３間を、外部端子７（半田材７ａ）を介して接続することで、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、積層された複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
なお、図６に示す例では、最上段に搭載されるメモリチップＭＣ４は、メモリチップＭＣ３と接続されれば良いので、複数の表面電極３ａｐは形成されるが、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖは形成されていない。このように、最上段に搭載されるメモリチップＭＣ４は、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えない構造を採用することで、メモリチップＭＣ４の製造工程を簡略化することができる。ただし、図示は省略するが、変形例としては、メモリチップＭＣ４についても、メモリチップＭＣ１、ＭＣ２、ＭＣ３と同様に、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えた構造にすることもできる。この場合、積層される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を同一の構造にすることで、製造効率を向上させることができる。
また、積層された半導体チップ３の間に配置され、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の３ｂｐを電気的に接続する外部端子７は、図６に示す例では、例えば以下の材料を用いている。すなわち、ロジックチップＬＣと配線基板２を電気的に接続する外部端子７は、柱状（例えば円柱形）に形成した銅（Ｃｕ）を主成分とする部材（突起電極７ｂ）の先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜（半田材７ａ）を積層した金属部材であって、先端の半田膜を裏面電極３ｂｐに接合させることで、電気的に接続される。
また、ロジックチップＬＣと配線基板２の接合部以外では、突起電極７ｂを介さずに、半田材７ａを介して接合する例を示している。この場合、表面電極３ａｐの露出面に半田材７ａを接合し、半田材７ａを外部端子（所謂マイクロバンプと呼ばれるバンプ電極）として用いることができる。
ただし、外部端子７を構成する材料は、電気的特性上の要求、あるいは接合強度上の要求を満たす範囲内で種々の変形例を適用することができる。例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面電極３ａｐのそれぞれに、突起電極７ｂを形成し、突起電極７ｂおよび半田材７ａを介して電気的に接続することができる。あるいは、ロジックチップＬＣの表面電極３ａｐの露出面に半田材７ａを直接接合し、この半田材７ａを介して配線基板２と電気的に接続することができる。
また、図６に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３のように、貫通電極３ｔｓｖを備える半導体チップ３は、厚さ、すなわち、表面３ａと裏面３ｂの離間距離は薄く（小さく）することが好ましい。半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部（貫通孔および貫通しない穴を含む）を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極３ｔｓｖの径（半導体チップ３の厚さ方向に対して直交方向の長さ、幅）を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
図６に示す例では、ロジックチップＬＣの厚さは、ロジックチップＬＣ上に配置される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さよりも薄い。また、ロジックチップＬＣの厚さは、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、最上段に搭載され、貫通電極３ｔｓｖが形成されていないメモリチップＭＣ４の厚さよりも薄い。例えば、ロジックチップＬＣの厚さは５０μｍである。これに対し、メモリチップＭＣ４の厚さは８０μｍ〜１００μｍ程度である。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さは２６０μｍ程度である。
上記のように、半導体チップ３を薄型化する場合、半導体チップ３を露出させた状態では、半導体チップ３が損傷する懸念がある。本実施の形態によれば、図４に示すように、複数の半導体チップ３に封止体４を密着させて封止する。このため、封止体４は半導体チップ３の保護部材として機能し、半導体チップ３の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ３を樹脂で封止することにより、半導体装置１の信頼性（耐久性）を向上させることができる。
また、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１の場合、伝送距離短縮の観点から、半導体チップ３と配線基板２の間隔も狭くする事が好ましい。例えば、図６に示す例では、ロジックチップＬＣの表面３ａと配線基板２の上面２ａの間隔は例えば１０μｍ〜２０μｍ程度である。また、メモリチップＭＣ１の表面３ａと配線基板２の上面２ａの間隔は例えば７０μｍ〜１００μｍ程度である。このように、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１では、半導体チップ３の厚さおよび離間距離を小さくすることで、伝送距離の短縮を図ることが好ましい。
また、本実施の形態では、表面電極３ａｐおよび裏面電極３ｂｐの平面視におけるレイアウトにおいて、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣの間の伝送距離を短縮することが可能な構成を適用している。
図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に集約して配置されている。図８に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３が備える複数の裏面電極３ｂｐは、裏面３ｂにおいて中央部に集約して配置されている。図６に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐとメモリチップＭＣ１、ＭＣ２、ＭＣ３の複数の裏面電極３ｂｐは、それぞれが厚さ方向に重なる位置に配置されている。
また、図９に示すように、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ１）は、表面３ａにおいて中央部に集約して配置されている。また、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ２）は、表面３ａの周縁部に表面３ａの辺（側面３ｃ）に沿って配置されている。図９に示す複数の表面電極３ａｐのうち、表面３ａの中央部に配置される複数の表面電極３ａｐ１は、図６に示す貫通電極３ｔｓｖを介して裏面電極３ｂｐと電気的に接続されている。つまり複数の表面電極３ａｐ１は、内部インタフェース用の電極である。一方、図９に示す複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２は、図４に示す配線基板２を介して図示しない外部機器と電気的に接続されている。詳しくは、表面電極３ａｐ２は、外部端子７を介してボンディングリード２ｆ（図４参照）と電気的に接合されている。つまり複数の表面電極３ａｐ２は、外部インタフェース用の電極である。
複数の半導体チップ３の間の伝送距離を短くする観点からは、図６に示すように内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置して外部端子７を介して接続する方式が特に好ましい。
また、上記したように、ロジックチップＬＣの平面サイズは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズよりも小さい。また、図３に示すように半導体装置１では、平面視において、ロジックチップＬＣの裏面３ｂの中央部（中央領域）がメモリチップＭＣ４の中心部（中央領域）と重なるように配置されている。つまり、平面視において、メモリチップＭＣ４の四つの側面３ｃは、ロジックチップＬＣの四つの側面３ｃよりも外側に配置される。言い換えれば、複数の半導体チップ３は、メモリチップＭＣ４の四つの側面３ｃが、ロジックチップＬＣの四つの側面３ｃと配線基板２の四つの側面２ｃの間に位置するように、配線基板２上に積層して搭載される。また、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３は平面視において、メモリチップＭＣ４と重なる位置（同じ位置）に配置される。
このため、平面視において、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部（表面３ａおよび裏面３ｂの周縁部）は、ロジックチップＬＣの外側の周辺領域と重なる位置に配置される。言い換えれば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部と配線基板２の間には、ロジックチップＬＣが存在しない（例えば図４を参照）。
そこで、図６に示す各半導体チップ３の、内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置するためには、少なくとも内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐは、ロジックチップＬＣと厚さ方向に重なる位置に配置することが好ましい。また、ロジックチップＬＣの周縁部には、図９に示すように、外部インタフェース用の複数の表面電極３ａｐ２が配置される。したがって、ロジックチップＬＣの表面３ａにおいて、内部インタフェース用の複数の表面電極３ａｐ１は、表面３ａの中央部に集約して配置することが好ましい。
また、図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａ側（詳しくは、半導体基板の主面上）には、複数のメモリ領域（記憶回路素子配列領域）ＭＲが形成されている。図７に示す例では、上記した４チャンネルに対応した四つのメモリ領域ＭＲが形成されている。各メモリ領域ＭＲには複数のメモリセル（記憶回路素子）がアレイ状に配置されている。ここで、図７に示すように、複数の表面電極３ａｐを表面３ａの中央部に集約して配置すれば、表面電極群が配置された領域を囲むように、４チャンネル分のメモリ領域ＭＲを配置するこができる。この結果、各メモリ領域ＭＲから表面電極３ａｐまでの距離を均等化することができる。つまり、複数のチャンネルそれぞれの伝送距離を等長化することができるので、チャネル毎の伝送速度の誤差を低減することができる点で好ましい。
ところで、図９に示すロジックチップＬＣの表面３ａの中央部に集約される表面電極３ａｐ１を内部インタフェース専用の電極として利用する場合には、表面電極３ａｐ１を図６に示す配線基板２と電気的に接続しなくても機能させることができる。しかし、図６に示すように、表面電極３ａｐ１の一部を配線基板２のボンディングリード２ｆと電気的に接続した場合には、表面電極３ａｐ１の一部を外部インタフェース用の電極として利用できる点で好ましい。
例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には図５に示す主記憶回路ＭＭを駆動させるための電源回路ＤＲが形成されるが、この電源回路ＤＲに電源電位（第１基準電位）や基準電位（第１基準電位と異なる第２基準電位、例えば接地電位）を供給する端子として、図９に示す表面電極３ａｐ１の一部を利用することが考えられる。言い換えれば、図９に示す例では、ロジックチップＬＣの表面３ａの中央部に配置される複数の表面電極３ａｐ１には、第１基準電位（例えば電源電位）が供給される第１基準電位電極と、第１基準電位とは異なる第２基準電位（例えば接地電位）が供給される第２基準電位電極が含まれる。さらに言い換えれば、図９に示す例では、ロジックチップＬＣの表面３ａの中央部に配置される複数の表面電極３ａｐ１には、メモリチップＭＣ１に形成された回路を駆動する電圧を供給する電源線Ｖ２、Ｖ３（図５参照）が含まれる。
信号伝送速度を向上させる場合、瞬間的な電圧降下などによる動作の不安定化を抑制する観点から、電源の供給源と電源を消費する回路間の伝送距離を短くすることが好ましい。そこで、ロジックチップＬＣの表面電極３ａｐ１の一部を配線基板２と電気的に接続し、第１基準電位（例えば電源電位）や第２基準電位（例えば接地電位）を供給すれば、電源を消費する回路が形成されたメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の駆動回路までの距離を短縮できる点で好ましい。また、第１基準電位（例えば電源電位）が供給される第１基準電位電極と、第１基準電位とは異なる第２基準電位（例えば接地電位）が供給される第２基準電位電極は、図６に示すように表面電極３ａｐと裏面電極３ｂｐが厚さ方向に重なるように配置され、かつ貫通電極３ｔｓｖを介して電気的に接続されていることが好ましい。
＜半導体チップの位置合わせ精度＞
本願発明者の検討によれば、下段側の半導体チップ３の裏面電極３ｂｐと、上段側の半導体チップ３の表面電極３ａｐを対向配置させて、外部端子７を介して電気的に接続する場合、半導体チップ３を積層する際に、高い位置合わせ精度が要求されることが判った。
図６に示すように、下段側の半導体チップ３の裏面電極３ｂｐと上段側の半導体チップ３の表面電極３ａｐを電気的に接続するためには、裏面電極３ｂｐの位置と表面電極３ａｐの位置が厚さ方向に重なるように配置する必要がある。また、裏面電極３ｂｐの位置と表面電極３ａｐの位置が重なる面積が小さい場合、半田材７ａと裏面電極３ｂｐ（または表面電極３ａｐ）との接合面積が小さくなって、電気的特性が低下する懸念が生じる。このため、下段側の半導体チップ３の裏面電極３ｂｐと上段側の半導体チップ３の表面電極３ａｐの位置合わせ精度を向上させる必要がある。
特に、図１０に示すように、ロジックチップＬＣの裏面電極３ｂｐの数が多くなると、位置合わせ精度が要求される対象物が増えるので、特に高精度での位置合わせが必要になる。また、ロジックチップＬＣの裏面電極３ｂｐの電極間ピッチ（隣り合う電極の離間距離）が小さくなると、位置ズレにより、隣の電極に接触してしまう懸念が大きくなるので、特に高精度での位置合わせが必要になる。
そこで、本願発明者は、配線基板２上に複数の半導体チップ３を積層する際に、位置合わせ精度を向上させる技術について検討を行った。図１１は、図４に示す半導体装置を組み立てる際に使用する位置合わせ手段（アライメントマーク）を模式的に示す説明図である。また、図１２は図１１に対応する検討例を示す説明図である。
まず、本願発明者は、図１２に示すように、配線基板２と複数の半導体チップ３の表面３ａに、それぞれアライメントマーク５０を形成する方法について検討した。図１２に示す位置合わせ方法では、まず、配線基板２に形成したアライメントマーク５０ａと、ロジックチップＬＣの表面３ａに形成されたアライメントマーク５０ｂを検出（認識）して位置合わせを行った後、配線基板２上にロジックチップＬＣを搭載する。次に、配線基板２に形成したアライメントマーク５０ａと、積層体ＭＣＳの表面３ａに形成されたアライメントマーク５０ｄを検出（認識）して位置合わせを行った後、ロジックチップＬＣ上に積層体ＭＣＳを搭載する。
図１２に示す方法の場合、ロジックチップＬＣの配線基板２に対する位置合わせ精度は、主として、アライメントマーク５０ａ、５０ｂの位置を検出する検出精度と、ロジックチップＬＣを搭載する際の搬送精度により規定される。例えば、電極間ピッチ（隣り合う電極の離間距離）が６０μｍである場合に、ロジックチップＬＣの配線基板２に対する位置合わせ精度を±５μｍ〜１０μｍ程度の誤差範囲内に収めれば、ロジックチップＬＣと配線基板２の電気的接続信頼性は十分に確保可能である。
一方、積層体ＭＣＳの配線基板２に対する位置合わせ精度は、主として、アライメントマーク５０ａ、５０ｄの位置を検出する検出精度と、積層体ＭＣＳを搭載する際の搬送精度により規定される。したがって、上記したロジックチップＬＣを搭載する工程と同じ検出装置、同じ搭載装置を用いれば、積層体ＭＣＳの配線基板２に対する位置合わせ精度を±５μｍ〜１０μｍ程度の誤差範囲内に収めることができる。
ところが、図１２に示す方法の場合、積層体ＭＣＳのロジックチップＬＣに対する位置合わせ精度は、積層体ＭＣＳとロジックチップＬＣそれぞれの位置ズレを考慮する必要があるので、±１０μｍ〜２０μｍになってしまう。また、ロジックチップＬＣの裏面電極３ｂｐと積層体ＭＣＳの表面電極３ａｐの位置合わせ精度については、各電極の形成位置精度も考慮する必要がある。このように、図１２に示す方法の場合、積層する半導体チップ３の数を増やす度に、位置合わせ精度が低下してしまう。また、図１２に示すように２枚の半導体チップ３を積層する場合であっても、電極間ピッチによっては、電気的信頼性が低下する懸念が顕在化する。
そこで、本願発明者はさらに検討を行い、図１１に示す構成を見出した。すなわち、図１２に示す構成に加え、ロジックチップＬＣの裏面３ｂにアライメントマーク５０ｃを形成している。図１１に示す位置合わせ方法では、まず、配線基板２に形成したアライメントマーク５０ａと、ロジックチップＬＣの表面３ａに形成されたアライメントマーク５０ｂを検出（認識）して位置合わせを行った後、配線基板２上にロジックチップＬＣを搭載する。この点は図１２に示す位置合わせ方法と同様である。
次に、ロジックチップＬＣに形成されたアライメントマーク５０ｃと、積層体ＭＣＳの表面３ａに形成されたアライメントマーク５０ｄを検出（認識）して位置合わせを行った後、ロジックチップＬＣ上に積層体ＭＣＳを搭載する。つまり、図１１に示す位置合わせ方法は、ロジックチップＬＣに形成されたアライメントマーク５０ｃに対して位置合わせを行う点で図１２に示す位置合わせ方法とは異なる。
図１１に示す位置合わせ方法の場合、ロジックチップＬＣの裏面３ｂに形成されたアライメントマーク５０ｃを位置合わせの基準として用いるので、積層体ＭＣＳのロジックチップＬＣに対する位置合わせ精度は、ロジックチップＬＣの位置ズレを考慮する必要がない。例えば上記した例と同じ検出装置、おなじ搭載装置を用いれば、±５μｍ〜１０μｍ程度の誤差範囲内に収めることができる。また、図１１に示す位置合わせ方法の場合、積層される半導体チップ３の数を増やした場合でも、位置合わせ精度の低下を防止することができる。
つまり、下段側の半導体チップ３に対する上段側の半導体チップ３の位置合わせ精度は、半導体チップ３の積層数には影響されない。また、電極間ピッチが狭い場合であっても、検出装置や搭載装置が備える実力に応じた位置合わせ精度を確保できるので、半導体チップ３間の電気的接続信頼性の低下を抑制することができる。
図３および図７〜図１０には、本実施の形態１の半導体装置１が有するアライメントマーク５０のレイアウト例を記載しているが、アライメントマークの詳細な構造、および好ましい実施態様については半導体装置１の製造方法を説明する際に、詳細に説明する。
＜半導体装置の製造方法＞
次に、図１〜図１１を用いて説明した半導体装置１の製造工程について説明する。半導体装置１は、図１３に示すフローに沿って製造される。図１３は、図１〜図１１を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図１４〜図４５を用いて、以下に説明する。
＜基板準備工程＞
まず、図１３に示す基板準備工程では、図１４〜図１８に示す配線基板２０を準備する。図１４は、図１３に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。また、図１５は図１４に示すデバイス領域１個分の拡大平面図である。また、図１６は図１５のＡ−Ａ線に沿った拡大断面図である。また、図１７は、図１５の反対側の面を示す拡大平面図である。また、図１８は、図１５のＢ−Ｂ線に沿った拡大断面図である。なお、図１４〜図１７では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ）の数は、図１４〜図１７に示す態様には限定されない。
図１４に示すように、本工程で準備する配線基板２０は、枠部（外枠）２０ｂの内側に複数のデバイス領域２０ａを備えている。詳しくは、複数（図１４では２７個）のデバイス領域２０ａが行列状に配置されている。複数のデバイス領域２０ａは、それぞれが、図１〜図４に示す配線基板２に相当する。配線基板２０は、複数のデバイス領域２０ａと、各デバイス領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
また、図１５および図１６に示すように各デバイス領域２０ａには、図４を用いて説明した配線基板２の構成部材がそれぞれ形成されている。配線基板２０は、上面２ａ、上面２ａの反対側の下面２ｂ、および上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層（コア層）２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
また、図１５に示すように、配線基板２０の上面２ａは、図１３に示す第１チップ搭載工程において、図９に示すロジックチップＬＣを搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１を含む。チップ搭載領域２ｐ１は上面２ａにおいて、デバイス領域２０ａの中央部に存在する。なお、図１５ではチップ搭載領域２ｐ１、デバイス領域２０ａ、およびダイシングライン２０ｃの位置を示すため、チップ搭載領域２ｐ１、デバイス領域２０ａ、およびダイシングライン２０ｃの輪郭を２点鎖線で示す。しかし、チップ搭載領域２ｐ１は、上記の通りロジックチップＬＣを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。また、デバイス領域２０ａおよびダイシングライン２０ｃについても、実際に視認可能な境界線が存在する必要はない。
また、配線基板２０の上面２ａは、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、図１３に示す第１チップ搭載工程において、図９に示すロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと電気的に接続される端子である。本実施の形態では、ロジックチップＬＣの表面３ａ側を配線基板２０の上面２ａと対向させる、所謂、フェイスダウン実装方式でロジックチップＬＣを搭載するので、複数のボンディングリード２ｆの接合部は、チップ搭載領域２ｐ１の内側に形成される。
また、配線基板２０の上面２ａは、絶縁膜（ソルダレジスト膜）２ｈにより覆われている。絶縁膜２ｈには開口部２ｈｗが形成され、この開口部２ｈｗにおいて、複数のボンディングリード２ｆの少なくとも一部（半導体チップとの接合部、ボンディング領域）が絶縁膜２ｈから露出している。また、図示しないが、本実施の形態では、ダイシングライン（ダイシング領域）２０ｃの上面も絶縁膜２ｈから露出している。これにより、後の個片化工程（図１３参照）においてダイシングブレード（回転刃）を使用した際、このダイシングブレードに絶縁膜２ｈが目詰まりすることを抑制できる。すなわち、切断性の低下を抑制できる。しかしながら、切断性を考慮しなければ、ダイシングライン２０ｃの上面は絶縁膜２ｈで覆われていても良い。
一方、図１７に示すように、配線基板２０の下面２ｂには複数のランド２ｇが形成されている。配線基板２０の下面２ｂは、絶縁膜（ソルダレジスト膜）２ｋにより覆われている。絶縁膜２ｋには開口部２ｋｗが形成され、この開口部２ｋｗにおいて、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。また、図示しないが、本実施の形態では、ダイシングライン（ダイシング領域）２０ｃの下面も絶縁膜２ｋから露出している。これにより、後の個片化工程（図１３参照）においてダイシングブレード（回転刃）を使用した際、このダイシングブレードに絶縁膜２ｋが目詰まりすることを抑制できる。すなわち、切断性の低下を抑制できる。しかしながら、切断性を考慮しなければ、ダイシングライン２０ｃの上面は絶縁膜２ｋで覆われていても良い。
また、図１６に示すように、複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。これら複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇなどの導体パターンは、例えば、銅（Ｃｕ）を主成分とする金属材料で形成される。また、複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇは例えば、電解めっき法により形成することができる。また、図１６に示すように、４層以上（図１６では４層）の配線層を有する配線基板２０は、例えばビルドアップ工法により、形成することができる。
また、図１５および図１８に示すように、配線基板２０の上面２ａには、アライメントマーク５０ａが形成されている。アライメントマーク５０ａは、図１３に示す第１マーク検出工程で検出対象となるパターンであって、例えば、図１６に示す配線２ｄやボンディングリード２ｆと同じ金属材料で形成されている。また、図１８に示す例では、絶縁膜２ｈに開口部２ｈｓが形成され、アライメントマーク５０ａは、開口部２ｈｓにおいて絶縁膜２ｈから露出している。
詳細は後述するが、図１３に示す第１マーク検出工程では、カメラなどのイメージセンサを用いて、アライメントマーク５０ａの位置を検出する。したがって、絶縁膜２ｈから露出する金属パターンをアライメントマーク５０ａとすることにより、光の反射効率が向上するので、位置検出精度を向上させられる点で好ましい。ただし、アライメントマーク５０ａの輪郭形状が認識できれば良い。したがって、例えば絶縁膜２ｈが可視光透過性を有する材料であれば、アライメントマーク５０ａが絶縁膜２ｈに覆われていても良い。
アライメントマーク５０ａは、例えば、複数のボンディングリード２ｆおよび複数の配線２ｄを形成する際に一括して形成することができる。
また、図１５に示すように、アライメントマーク５０ａは、デバイス領域２０ａ内に形成することが好ましい。変形例としては、アライメントマーク５０ａをデバイス領域２０ａの外、すなわち、ダイシングライン（ダイシング領域）２０ｃ内、または図１４に示す枠部２０ｂに形成する実施態様も考えられる。しかし、上記したように、アライメントマーク５０ａは、図１１に示す配線基板２とロジックチップＬＣの位置合わせを行う際に用いる。このため、チップ搭載領域２ｐ１に近い、デバイス領域２０ａ内に形成する方が、アライメントマーク５０ａを形成する際の位置精度が向上する点で好ましい。また、変形例として、ダイシングライン（ダイシング領域）２０ｃ内にアライメントマーク５０ａを配置する場合には、後述する第１接着材配置工程において、アライメントマーク５０ａが接着材により覆われ難くなる。したがって、アライメントマーク５０ａを確実に露出させる観点からは、ダイシングライン２０ｃ内にアライメントマーク５０ａを配置することが好ましい。
また、図１５に示すように、アライメントマーク５０ａは、デバイス領域２０ａの複数箇所に形成することが好ましい。アライメントマーク５０ａが１個の場合であっても、上面２ａに沿った座表面において、アライメントマーク５０ａのＸ座標の位置とＹ座標の位置は特定できる。しかし、アライメントマーク５０ａを少なくとも２箇所以上に形成することにより、デバイス領域２０ａのθ方向の位置を特定することができるので、位置検出精度を向上させることができる。
また、θ方向の位置を特定する精度を向上させる観点からは、２つのアライメントマーク５０ａの離間距離を大きくする方が好ましい。したがって、図１５に示すように、一つのアライメントマーク５０ａをデバイス領域２０ａの一つの角部に配置し、他のアライメントマーク５０ａをデバイス領域２０ａの上記一つの角部の対角に位置する角部に配置することが特に好ましい。言い換えれば、二つのアライメントマーク５０ａは、デバイス領域２０ａの一つの対角線上に配置されることが好ましい。
＜第１接着材配置工程＞
次に、図１３に示す第１接着材配置工程では、図１９および図２０に示すように、配線基板２０の上面２ａのチップ搭載領域２ｐ１上に接着材ＮＣＬ１を配置する。図１９は、図１５に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図、図２０は図１９のＡ−Ａ線に沿った拡大断面図である。なお、図１９ではチップ搭載領域２ｐ１、２ｐ２、デバイス領域２０ａ、およびダイシングライン２０ｃの位置を示すため、チップ搭載領域２ｐ１、２ｐ２、デバイス領域２０ａ、およびダイシングライン２０ｃの輪郭をそれぞれ２点鎖線で示す。しかし、チップ搭載領域２ｐ１、２ｐ２は、それぞれ、ロジックチップＬＣおよび積層体ＭＣＳを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。また、デバイス領域２０ａおよびダイシングライン２０ｃについても、実際に視認可能な境界線が存在する必要はない。なお、以下、チップ搭載領域２ｐ１、２ｐ２、デバイス領域２０ａおよびダイシングライン２０ｃを平面図において図示する場合には、同様に実際に視認可能な境界線が存在する必要はない。
一般に、半導体チップをフェイスダウン実装方式（フリップチップ接続方式）で配線基板上に搭載する場合、半導体チップと配線基板を電気的に接続した後で接続部分を樹脂で封止する方式（後注入方式）が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
一方、本実施の形態で説明する例では、後述する第１チップ搭載工程でロジックチップＬＣ（図９参照）を配線基板２０上に搭載する前に、接着材ＮＣＬ１をチップ搭載領域２ｐ１に配置し、接着材ＮＣＬ１上からロジックチップＬＣを押し付けて配線基板２０と電気的に接続する方式（先塗布方式）で、ロジックチップＬＣを搭載する。
上記した後注入方式の場合、毛細管現象を利用して樹脂を隙間に埋め込むので、一つのデバイス領域２０ａに対する処理時間（樹脂を注入する時間）が長くなる。一方、上記した先塗布方式の場合、ロジックチップＬＣの先端（例えば、図６に示す突起電極７ｂの先端に形成された半田材７ａ）とボンディングリード２ｆの接合部が接触した時点で、既に配線基板２０とロジックチップＬＣの間には、接着材ＮＣＬ１が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス領域２０ａに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
ただし、本実施の形態に対する変形例としては図１３に示す第１チップ搭載工程と第１接着材配置工程の順番を前後させて、後注入方式を適用することができる。例えば、一括して形成する製品形成領域が少ない場合には、処理時間の差は小さくなるので、後注入方式を用いた場合でも、製造効率の低下を抑制できる。
また、先塗布方式で使用する接着材ＮＣＬ１は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。
また、接着材ＮＣＬ１はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ１は図６に示す外部端子７よりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
また、硬化前の接着材ＮＣＬ１は、ハンドリング方法の違いから、以下の２通りに大別される。一つは、ＮＣＰ（Non-Conductive Paste）と呼ばれるペースト状の樹脂（絶縁材ペースト）から成り、図示しないノズルからチップ搭載領域２ｐ１に塗布する方式がある。もう一つは、ＮＣＦ（Non-Conductive Film）と呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）から成り、フィルム状態のままチップ搭載領域２ｐ１に搬送し、貼り付ける方法がある。絶縁材ペースト（ＮＣＰ）を使用する場合、絶縁材フィルム（ＮＣＦ）のように貼り付ける工程が不要なので、絶縁材フィルムを使用する場合よりも半導体チップ等に与えるストレスを小さくすることができる。一方、絶縁材フィルム（ＮＣＦ）を使用する場合、絶縁材ペースト（ＮＣＰ）よりも保形性が高いので、接着材ＮＣＬ１を配置する範囲や厚さを制御し易い。
図１９および図２０に示す例では、絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１をチップ搭載領域２ｐ１上に配置して、配線基板２０の上面２ａと密着するように貼り付けた例を示している。ただし、図示は省略するが、変形例としては、絶縁材ペースト（ＮＣＰ）を用いることもできる。
また、本工程では、図１９に示すように、アライメントマーク５０ａの光反射効率向上の観点から、接着材ＮＣＬ１でアライメントマーク５０ａを覆わないように配置することが好ましい。接着材ＮＣＬ１が可視光透過性を有する材料であれば、アライメントマーク５０ａが接着材ＮＣＬ１に覆われていても良いが、この場合、接着材ＮＣＬ１の材料選択の自由度が低下する。そこで、アライメントマーク５０ａは接着材ＮＣＬ１から露出させることが特に好ましい。
また、アライメントマーク５０ａを、接着材ＮＣＬ１から露出させるため、アライメントマーク５０ａの形成位置は、デバイス領域２０ａの周縁部に形成することが好ましい。
＜第１チップ準備工程＞
また、図１３に示す第１チップ準備工程では、図９および図１０に示すロジックチップＬＣを準備する。図２１は、図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。また、図２２は図２１に続く半導体チップの製造工程の概要を模式的に示す説明図である。なお、図２１および図２２では、貫通電極３ｔｓｖおよび貫通電極３ｔｓｖと電気的に接続される裏面電極３ｂｐの製造方法を中心に説明し、貫通電極３ｔｓｖ以外の各種回路の形成工程については図示および説明を省略する。また、図２１および図２２に示す半導体チップの製造方法は、図４に示すロジックチップＬＣの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３の製造方法にも適用することができる。
まず、ウエハ準備工程として、図２１に示すウエハ（半導体基板）ＷＨを準備する。ウエハＷＨは、例えばシリコン（Ｓｉ）から成る半導体基板であって、平面視において円形を成す。ウエハＷＨは、半導体素子形成面である表面（主面、上面）ＷＨｓおよび表面ＷＨｓの反対側の裏面（主面、下面）ＷＨｂを有する。また、ウエハＷＨの厚さは、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の厚さよりも厚く、例えば数百μｍ程度である。
次に、孔形成工程として、図６に示す貫通電極３ｔｓｖを形成するための孔（穴、開口部）３ｔｓｈを形成する。図２１に示す例では、マスク２５をウエハＷＨの表面ＷＨｓ上に配置して、エッチング処理を施すことにより孔３ｔｓｈを形成する。なお、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は、例えば本工程の後で、かつ、次の配線層形成工程の前に形成することができる。
次に、孔３ｔｓｈ内に例えば銅（Ｃｕ）などの金属材料を埋め込んで貫通電極３ｔｓｖを形成する。次に、配線層形成工程として、ウエハＷＨの表面ＷＨｓ上に配線層（チップ配線層）３ｄを形成する。本工程では、図７や図９に示す複数の表面電極３ａｐを形成し、複数の貫通電極３ｔｓｖと複数の表面電極３ａｐをそれぞれ電気的に接続する。なお表面電極３ａｐや表面電極３ａｐと一体に形成される最上層の配線層３ｄは、例えばアルミニウム（Ａｌ）から成る金属膜で形成する。
また、本工程では、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子と図７および図９に示す複数の表面電極３ａｐを、配線層３ｄを介して電気的に接続する。これにより、ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は配線層３ｄを介して電気的に接続される。
また、本工程では、図９に示すアライメントマーク５０ｂ、または図７に示すアライメントマーク５０ｄを形成する。アライメントマーク５０ｂ、５０ｄは、表面電極３ａｐや最上層の配線層３ｄと同じ材料（例えばアルミニウム）で形成できるので、表面電極３ａｐを形成する際に、一括して形成することができる。図９に示すアライメントマーク５０ｂおよび図７に示すアライメントマーク５０ｄの詳細については後述する。
次に、外部端子形成工程として、表面電極３ａｐ（図７、図９参照）上に外部端子７を形成する。本工程では、図６に示すように、ロジックチップＬＣの表面電極３ａｐ上に突起電極７ｂを形成する。突起電極７ｂの先端に半田材７ａを形成する。あるいは、メモリチップＭＣ１の表面電極３ａｐ上に半田材７ａを形成する。この半田材７ａが、図６に示す半導体チップ３を配線基板２、または下層の半導体チップ３上に搭載する際の接合材として機能する。
次に、図２２に示す裏面研磨工程として、ウエハＷＨの裏面ＷＨｂ（図２１参照）側を研磨し、ウエハＷＨの厚さを薄くする。これにより、図５に示す半導体チップ３の裏面３ｂが露出する。言い換えると、貫通電極３ｔｓｖはウエハＷＨを厚さ方向に貫通する。また、複数の貫通電極３ｔｓｖは、ウエハＷＨの裏面３ｂにおいてウエハＷＨから露出する。図２２に示す例において、裏面研磨工程では、ガラス板などの支持基材２６および表面ＷＨｓ側を保護する外部端子７を保護する保護層２７によりウエハＷＨを支持した状態で、研磨治具２８を用いて研磨する。
次に、裏面電極形成工程において、裏面３ｂに複数の裏面電極３ｂｐを形成し、複数の貫通電極３ｔｓｖと電気的に接続する。
また、本工程では、図１０に示すアライメントマーク５０ｃを形成する。アライメントマーク５０ｃは、裏面電極３ｂｐと同じ材料（例えば銅）で形成できるので、裏面電極３ｂｐを形成する際に、一括して形成することができる。図１０に示すアライメントマーク５０ｃの詳細については後述する。
次に個片化工程として、ウエハＷＨをダイシングラインに沿って分割し、複数の半導体チップ３を取得する。その後、必要に応じて検査を行い、図４に示す半導体チップ３（ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３）が得られる。
＜第１チップ搭載工程＞
次に、図１３に示す第１チップ搭載工程では、図２３や図２４に示すように、ロジックチップＬＣを配線基板２０上に搭載する。なお、図１３に記載される第１チップ搬送工程、第１マーク検出工程、および第１位置合わせ工程は、ロジックチップＬＣを配線基板２０上に搭載する工程に含まれるサブ工程として考えることができる。したがって、本実施の形態では、第１チップ搬送工程、第１マーク検出工程、および第１位置合わせ工程は、第１チップ搭載工程に含まれるサブ工程として説明する。
図２３は図１９に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。また、図２４は、図２３のＡ−Ａ線に沿った拡大断面図である。また、図２５は、図１３に示す第１チップ搬送工程の要部を模式的に示す説明図である。図２６は、図１３に示す第１マーク検出工程の要部を模式的に示す説明図である。また、図２７は、図２６に示すロジックチップのアライメントマークの断面構造の要部を示す要部拡大断面図である。また、図２８は、図１３に示す第１位置合わせ工程の要部を模式的に示す説明図である。また、図２９は、図２８に示す第１位置合わせ工程の後、ロジックチップを配線基板に向かって移動させた状態を模式的に示す説明図である。また、図３０は、図２９に示す保持治具を取り外し、加熱治具を半導体チップの裏面側に押し当てた状態を示す説明図である。
本工程では、図２４に示すように、ロジックチップＬＣの表面３ａが配線基板２０の上面２ａと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりロジックチップＬＣを搭載する。また、本工程によりロジックチップＬＣと配線基板２０は電気的に接続される。詳しくは、ロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと配線基板２０の上面２ａに形成された複数のボンディングリード２ｆは、外部端子７（図６に示す突起電極７ｂおよび半田材７ａ）を介して電気的に接続される。以下、本工程の詳細なフローについて図２５〜図３０を用いて説明する。
第１チップ搭載工程には、まず、図２５に示すように、配線基板２０のチップ搭載領域２ｐ１上にロジックチップＬＣ（半導体チップ３）を配置する、第１チップ搬送工程が含まれる。ロジックチップＬＣは、裏面３ｂ側が保持治具（コレット）３０に保持された状態でチップ搭載領域２ｐ１上に搬送され、素子形成面側に位置する表面３ａが配線基板２０の上面２ａと対向するようにチップ搭載領域２ｐ１上（または、接着材ＮＣＬ１上）に配置される。保持治具３０は、ロジックチップＬＣの裏面３ｂを吸着保持する保持面３０ａを有し、ロジックチップＬＣを保持面３０ａで保持した状態で搬送する。
また、ロジックチップＬＣの表面３ａ側には突起電極７ｂが形成されており、突起電極７ｂの先端には半田材７ａが形成されている。一方、配線基板２０の上面２ａに形成されたボンディングリード２ｆの接合部には、突起電極７ｂと電気的に接続するための接合材である半田材７ａが、予め形成されている。
本実施の形態では、図１３に示す第１位置合わせ工程で、ロジックチップＬＣと配線基板２０の精密な位置合わせを行うので、第１チップ搬送工程の段階では、搬送位置の精度は低くても良い。ただし、第１位置合わせ工程での位置合わせ精度を向上させる観点からは、第１位置合わせ工程での移動距離を小さくする方が好ましい。したがって、例えば、第１チップ搬送工程では、チップ搭載領域２ｐ１上にロジックチップＬＣが配置される程度の精度で、配線基板２０の上面２ａ上にロジックチップＬＣを配置することが好ましい。
次に、第１チップ搭載工程には、図２６に示すように、配線基板２０のアライメントマーク５０ａとロジックチップＬＣのアライメントマーク５０ｂを検出（認識）する、第１マーク検出工程が含まれる。図２６に示すように、第１マーク検出工程では、ロジックチップＬＣを配線基板２０上に配置した状態で、配線基板２０とロジックチップＬＣの間にカメラ（マーク位置検出装置、イメージセンサ、撮像装置）６０を配置して、配線基板２０のアライメントマーク５０ａとロジックチップＬＣのアライメントマーク５０ｂを検出（認識）する。
カメラ６０は、例えば、可視光を受光する受光部６０ａ、受光部６０ａで受光した光を電気信号に変換する光電変換回路部６０ｂ、および光電変換部で変換された電気信号を外部に出力する出力回路部６０ｃを備えている。また、カメラ６０は、制御部６１と電気的に接続され、出力回路部６０ｃから出力された電気信号は、制御部６１が備える、画像処理回路（図示は省略）に伝送され、画像処理が施されると、アライメントマーク５０（アライメントマーク５０ａ、５０ｂ）の位置データ（座標データ）が出力される。また、アライメントマーク５０ａとボンディングリード２ｆの接合部の位置関係を規定する位置データ、または、アライメントマーク５０ｂと表面電極３ａｐの位置関係を規定する位置データを制御部６１に入力することで、制御部６１において、ボンディングリード２ｆの接合部や表面電極３ａｐの位置を算出することができる。
また、図２６に示す例では、外部から入射された可視光を受光部６０ａに向けて反射する、可視光反射部（ミラー）６０ｄを備えている。また、カメラ６０は、図示しない駆動装置に接続され、配線基板２０上を自在に移動可能な状態で固定されている。したがって、可視光反射部６０ｄの反射角度を変更し、かつ、カメラ６０の位置を移動させることで、アライメントマーク５０ａ、５０ｂの位置を同じカメラ６０で検出（認識）することができる。
また、図２６に示す例では、配線基板２０上には複数のアライメントマーク５０ａが、ロジックチップＬＣの表面３ａ側には複数のアライメントマーク５０ｂが、それぞれ形成されている。このように、配線基板２０とロジックチップＬＣの表面３ａにそれぞれ複数のアライメントマーク５０を形成し、この複数のアライメントマーク５０の位置をそれぞれ検出することで、例えば、図１９に示すＸＹ平面における座標データに加え、座標軸の傾きを表すθ方向のデータを取得することができる。また、アライメントマーク５０の座標データとθ方向のデータを取得すれば、複数のボンディングリード２ｆ（図１５参照）の位置、または、複数の表面電極３ａｐ（図９参照）の位置を正確に算出することができる。
また、図１９に示すように、複数のアライメントマーク５０ａは、平面視において、四角形を成すデバイス領域２０ａの一つの対角線上に配置されるように、対向する角部に配置されている。また、図９に示すように、複数のアライメントマーク５０ｂは、平面視において、四角形を成す表面３ａの一つの対角線上に配置されるように、対向する角部に配置されている。このように、アライメントマーク５０を互いに対角に位置する角部に配置することで、上記したθ方向のデータの精度を向上させることができる。この結果、複数のボンディングリード２ｆ（図１５参照）の位置、または、複数の表面電極３ａｐ（図９参照）の位置を算出する精度を向上させることができる。
また、図２７に示すように、ロジックチップＬＣの表面３ａに形成されるアライメントマーク５０ｂは、ロジックチップＬＣの最表面に形成された絶縁膜（保護膜、パッシベーション膜）３ｐから露出させることが好ましい。図２７に示す例では、ロジックチップＬＣの最表面に形成された絶縁膜（保護膜、パッシベーション膜）３ｐに開口部３ｐｓが形成され、アライメントマーク５０ｂは、開口部３ｐｓにおいて絶縁膜３ｐから露出している。なお、図２７では、アライメントマーク５０ｂの下層には、厳密には、半導体基板の半導体素子形成面（主面）、表面電極３ａｐ（図９参照）を電気的に接続する配線層が配置されている。図２７では、この配線層の図示を省略し、半導体基板であるウエハＷＨのみを示している。
図１８を用いて説明したアライメントマーク５０ａと同様に、絶縁膜３ｐから露出する金属パターンをアライメントマーク５０ｂとすることにより、光の反射効率が向上するので、位置検出精度を向上させられる点で好ましい。ただし、アライメントマーク５０ｂの輪郭形状が認識できれば良い。したがって、例えば絶縁膜３ｐが可視光透過性を有する材料であれば、アライメントマーク５０ｂが絶縁膜３ｐに覆われていても良い。
なお、アライメントマーク５０ａについては、図１８を用いて説明した通りなので、重複する説明は省略する。
次に、第１チップ搭載工程には、図２８に示すように、配線基板２０とロジックチップＬＣの位置合わせを行う、第１位置合わせ工程が含まれる。図２８に示すように、第１位置合わせ工程では、配線基板２０の上面２ａに沿って、ロジックチップＬＣと配線基板２０の相対的位置を移動させて、複数のボンディングリード２ｆの接合部と、ロジックチップＬＣの表面３ａに形成された複数の外部端子７が対向配置されるようにする。
上記したように、本実施の形態によれば、複数のボンディングリード２ｆの位置、および複数の表面電極３ａｐの位置を、それぞれ高精度で算出することができる。したがって、これらの算出データに基づいて、ロジックチップＬＣと配線基板２０の相対的位置を移動させれば、高精度で位置合わせを行うことができる。
図２８に示す例では、ロジックチップＬＣと配線基板２０の相対的位置を移動させる方法として、図２８に矢印を付して示すようにロジックチップＬＣを保持する保持治具３０を、配線基板２０の上面２ａに沿って移動させる。ただし、ロジックチップＬＣと配線基板２０の相対的位置関係を移動させることが出来れば良いので、ロジックチップＬＣ、配線基板２０のいずれか一方、若しくは両方を移動させることができる。
次に、図２９に示すように、ロジックチップＬＣを配線基板２０に向かって移動させる。この時、接着材ＮＣＬ１は、加熱硬化前の柔らかい状態で配線基板２０上に配置されている。したがって、ロジックチップＬＣの表面３ａ側は、接着材ＮＣＬ１に埋め込まれる。また、図２９に示す例では、ロジックチップＬＣの表面３ａ側に形成される、アライメントマーク５０ｂは接着材ＮＣＬ１に覆われる。しかし、アライメントマーク５０ｂの位置を検出する工程（第１マーク検出工程）は、既に完了しているので、特に問題は生じない。
また、上記した第１位置合わせ工程により、ロジックチップＬＣと配線基板２０の相対的位置は高精度で位置合わせされている。したがって、配線基板２０に向かって、ロジックチップＬＣを直線的に移動させれば、複数のボンディングリード２ｆの接合部と、ロジックチップＬＣの表面３ａに形成された複数の外部端子７が対向配置された状態を維持することができる。
次に、図３０に示すように、加熱治具３１をロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２０に向かってロジックチップＬＣを押し付ける。上記したように、接着材ＮＣＬ１は硬化前の柔らかい状態なので、加熱治具３１によりロジックチップＬＣを押し込むと、ロジックチップＬＣは配線基板２０に近づく。ロジックチップＬＣが配線基板２０に近づくと、ロジックチップＬＣの表面３ａに形成された複数の外部端子７の先端（詳しくは、半田材７ａ）は、ボンディングリード２ｆのボンディング領域（詳しくは半田材７ａ）と接触する。
また、接着材ＮＣＬ１の厚さは、少なくとも外部端子７の高さ（突出高さ）、およびボンディングリード２ｆの厚さの合計よりも厚い。このため、加熱治具３１に押し込まれると、ロジックチップＬＣの表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。言い換えれば、ロジックチップＬＣの側面のうち、少なくとも表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。
ここで、ロジックチップＬＣには、アライメントマーク５０ｃおよび裏面電極３ｂｐが形成されているので、接着材ＮＣＬ１が裏面３ｂ側に回り込んでアライメントマーク５０ｃや裏面電極３ｂｐが覆われることを防止する必要がある。そこで、図３０に示すように、加熱治具３１とロジックチップＬＣの間に加熱治具３１およびロジックチップＬＣよりも柔らかい部材（低弾性部材）、例えば樹脂フィルム（フィルム）３２を介在させて、樹脂フィルム３２でロジックチップＬＣの裏面３ｂを覆うことが好ましい。樹脂フィルム３２を介してロジックチップＬＣを押し付ければ、樹脂フィルム３２がロジックチップＬＣの裏面３ｂに密着するので、接着材ＮＣＬ１の厚さを厚くしても、接着材ＮＣＬ１がロジックチップＬＣの裏面３ｂに回り込むことを抑制できる。なお、本実施の形態の樹脂フィルム３２は、例えばフッ素樹脂から成る。
次に、図３０に示すように加熱治具３１にロジックチップＬＣが押し付けられた状態で、加熱治具（熱源）３１によりロジックチップＬＣおよび接着材ＮＣＬ１を加熱する。ロジックチップＬＣと配線基板２０の接合部では、ボンディングリード２ｆ側の半田材７ａと外部端子側の半田材７ａがそれぞれ溶融し、一体化することで、外部端子７とボンディングリード２ｆを電気的に接続する接合材になる。つまり、加熱治具（熱源）３１によりロジックチップＬＣを加熱することで、突起電極７ｂとボンディングリード２ｆは、半田材７ａを介して電気的に接続される。
また、接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化する。これにより、ロジックチップＬＣの一部が埋め込まれた状態で硬化した接着材ＮＣＬ１が得られる。また、ロジックチップＬＣのアライメントマーク５０ｃおよび裏面電極３ｂｐは、樹脂フィルム３２に覆われているので、硬化した接着材ＮＣＬ１から露出する。なお、加熱治具（熱源）３１からの熱によって接着材ＮＣＬ１を完全に硬化させる必要はなく、ロジックチップＬＣを固定できる程度に接着材ＮＣＬ１に含まれる熱硬化性樹脂の一部を硬化（仮硬化）させた後、配線基板２０を図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化（本硬化）させる実施態様にすることができる。接着材ＮＣＬ１に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
＜第２接着材配置工程＞
次に、図１３に示す第２接着材配置工程では、図３１に示すように、ロジックチップＬＣ（半導体チップ３）の裏面３ｂ上に、接着材ＮＣＬ２を配置する。図３１は図２０に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図３２は図３１のＡ−Ａ線に沿った拡大断面図である。
図６に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、および下段から数えて第２段目に搭載されるメモリチップＭＣ１は、いずれもフェイスダウン実装方式（フリップチップ接続方式）で搭載される。このため、上記した第１接着材配置工程で説明したように、一つのデバイス領域２０ａ（図３１、図３２参照）に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
また、先塗布方式で使用する接着材ＮＣＬ２は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。また、接着材ＮＣＬ２はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ２は図６に示す突起電極７ｂよりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
また、硬化前の接着材ＮＣＬ２は、ハンドリング方法の違いから、ＮＣＰと呼ばれるペースト状の樹脂（絶縁材ペースト）と、ＮＣＦと呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）に大別される。本工程で使用する接着材ＮＣＬ２としては、ＮＣＰおよびＮＣＦのいずれか一方を用いることができる。図３１および図３２に示す例では、ＮＣＰをノズル３３（図３２参照）から吐出して、ロジックチップＬＣの裏面３ｂ上に、接着材ＮＣＬ２を配置する。
なお、ノズル３３からペースト状の接着材ＮＣＬ２を吐出する点に関しては、上記第１接着材配置工程で説明した、後注入方式と共通する。しかし、本実施の形態では、図４に示すメモリチップＭＣ１を搭載する前に、予め接着材ＮＣＬ２を搭載する。したがって、毛細管現象を利用して樹脂を注入する後注入方式と比較すると、接着材ＮＣＬ２の塗布速度は大幅に向上させることができる。
また、図３１に示すように、ロジックチップＬＣの裏面に形成された複数のアライメントマーク５０ｃは、図１３に示す第２マーク検出工程における検出対象物なので、ライメントマーク５０ｃが露出するように、接着材ＮＣＬ２を配置することが好ましい。接着材ＮＣＬ２を可視光に対して透明あるいは半透明な材料で形成すれば、アライメントマーク５０ｃが接着材ＮＣＬ２に覆われた場合でもアライメントマーク５０ｃの位置は検出できる。しかし、材料選択の自由度を向上させる観点からは、図３１に示すようにアライメントマーク５０ｃが露出するように、接着材ＮＣＬ２を配置することが好ましい。また、絶縁材ペースト（ＮＣＰ）は、絶縁材フィルム（ＮＣＦ）と比較して、接着材の配置領域を小さくできるので、アライメントマーク５０ｃを露出させ易い。
接着材ＮＣＬ２は、図１３に示す第２チップ搭載工程でメモリチップＭＣ１（図４参照）とロジックチップＬＣ（図４参照）を接着固定する固定材機能を有する。また、接着材ＮＣＬ２は、メモリチップＭＣ１とロジックチップＬＣの接合部を封止することにより保護する封止材機能を有する。なお、上記封止機能には、メモリチップＭＣ１とロジックチップＬＣの接合部に伝達される応力を分散させて緩和することにより接合部を保護する、応力緩和機能が含まれる。
上記封止材機能を満たす観点では、メモリチップＭＣ１とロジックチップＬＣの接合部の周囲を包むように接着材ＮＣＬ２を配置すれば良いので、少なくともメモリチップＭＣ１を搭載した時に、図６に示す複数の外部端子７が接着材ＮＣＬ２に封止されていれば良い。
＜第２チップ準備工程＞
また、図１３に示す第２チップ準備工程では、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを準備する。本実施の形態に対する変形例としては、ロジックチップＬＣ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を順次積層することができる。しかし、本実施の形態では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を予め積層して、図３４に示す積層体（メモリチップ積層体、半導体チップ積層体）ＭＣＳを形成する実施態様について説明する。以下で説明するように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを形成する場合、例えば、図１３に示す第２チップ準備工程以外の工程とは別の場所で、他の工程とは独立して行うことができる。例えば、積層体ＭＣＳは、購入部品として準備することも可能である。このため、図１３に示す組立工程を簡略化し、全体として製造効率を向上させることができる点で有利である。
図３３は、図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。また、図３４は図３３に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。なお、図３３および図３４に示す複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの製造方法は、図２１および図２２を用いて説明した半導体チップの製造方法を適用して製造することができるので、説明を省略する。
まず、組立基材準備工程として、図３４に示す積層体ＭＣＳを組み立てるための基材（組立基材）３４を準備する。基材３４は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層する組立面３４ａを有し、組立面３４ａには、接着層３５が設けられている。
次にチップ積層工程として、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を基材３４の組立面３４ａ上に積層する。図３３に示す例では、積層される各半導体チップの裏面３ｂが基材３４の組立面３４ａと対向するように、メモリチップＭＣ４、ＭＣ３、ＭＣ２、ＭＣ１の順で、順次積層される。上段側の半導体チップ３の裏面電極３ｂｐと下段側の半導体チップ３の表面電極３ａｐは、例えば外部端子７（半田材７ａ）により接合される。また、最上段に配置されるメモリチップＭＣ１の表面電極３ａｐには、図７に示すように複数のアライメントマーク５０ｄが形成されている。
次に、図３４に示す積層体封止工程では、積層された複数の半導体チップ３の間に、樹脂（アンダフィル樹脂）を供給し、封止体（チップ積層体用封止体、チップ積層体用樹脂体）６を形成する。この封止体６は、上記第１接着材配置工程で説明した、後注入方式により形成される。すなわち、予め複数の半導体チップ３を積層した後、ノズル３６からアンダフィル樹脂６ａを供給し、積層された複数の半導体チップ３の間に埋め込む。アンダフィル樹脂６ａは図１３に示す封止工程で使用する封止用の樹脂よりも粘度が低く、毛細管現象を利用して複数の半導体チップ３の間に埋め込むことができる。その後、半導体チップ３の間に埋め込まれたアンダフィル樹脂６ａを硬化させて封止体６を得る。
この後注入方式で封止体６を形成する方法は、所謂、トランスファモールド方式と比較して隙間の埋め込み特性に優れているため、積層された半導体チップ３の間の隙間が狭い場合に適用して有効である。また、図３４に示すようにアンダフィル樹脂６ａを埋め込む隙間が複数段に形成されている場合、複数の隙間に対して一括してアンダフィル樹脂６ａを埋め込むことができる。このため、全体としては処理時間を短縮できる。
次に、組立基材除去工程では、基材３４および接着層３５を、メモリチップＭＣ４の裏面３ｂから剥離させて取り除く。基材３４と接着層３５を取り除く方法としては、例えば接着層３５に含まれる樹脂成分（例えば紫外線硬化樹脂）を硬化させる方法を適用することができる。以上の工程により、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層され、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の接続部が封止体６により封止された積層体ＭＣＳが得られる。この積層体ＭＣＳは、複数の表面電極３ａｐが形成された表面３ａ（メモリチップＭＣ１の表面３ａ）および表面３ａの反対側に位置する裏面３ｂ（メモリチップＭＣ４の裏面３ｂ）を有する一つのメモリチップと見做すことができる。
＜第２チップ搭載工程＞
次に、図１３に示す第２チップ搭載工程では、図３５および図３６に示すように、積層体ＭＣＳをロジックチップＬＣの裏面３ｂ上に搭載する。なお、図１３に記載される第２チップ搬送工程、第２マーク検出工程、および第２位置合わせ工程は、積層体ＭＣＳをロジックチップＬＣ上に搭載する工程に含まれるサブ工程として考えることができる。したがって、本実施の形態では、第２チップ搬送工程、第２マーク検出工程、および第２位置合わせ工程は、第２チップ搭載工程に含まれるサブ工程として説明する。
図３５は図３１に示すロジックチップの裏面上に積層体を搭載した状態を示す拡大平面図である。また、図３６は、図３５のＡ−Ａ線に沿った拡大断面図である。また、図３７は、図１３に示す第２チップ搬送工程の要部を模式的に示す説明図である。図３８は、図１３に示す第２マーク検出工程の要部を模式的に示す説明図である。また、図３９は、図１３に示す第２位置合わせ工程の要部を模式的に示す説明図である。また、図４０は、図３９に示す第２位置合わせ工程の後、ロジックチップを配線基板に向かって移動させた状態を模式的に示す説明図である。また、図４１は、図４０に示す保持治具を取り外し、加熱治具を半導体チップの裏面側に押し当てた状態を示す説明図である。
本工程では、図３６に示すように、積層体ＭＣＳの表面３ａ（メモリチップＭＣ１の表面３ａ）がロジックチップＬＣの裏面３ｂと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）により積層体ＭＣＳを搭載する。また、本工程により複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣは電気的に接続される。詳しくは、図６に示すように、積層体ＭＣＳ（メモリチップＭＣ１）の表面３ａに形成された複数の表面電極３ａｐとロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、外部端子７（図６に示す半田材７ａ）を介して電気的に接続される。以下、本工程の詳細なフローについて図３７〜図４１を用いて説明する。
第２チップ搭載工程には、まず、図３７に示すように、配線基板２０のチップ搭載領域２ｐ２上に積層体ＭＣＳ（半導体チップ３）を配置する、第２チップ搬送工程が含まれる。積層体ＭＣＳは、裏面３ｂ側が保持治具（コレット）３０に保持された状態でチップ搭載領域２ｐ２上に搬送され、素子形成面側に位置する表面３ａが配線基板２０の上面２ａと対向するようにチップ搭載領域２ｐ２上（または、接合材ＮＣＬ２上）に配置される。保持治具３０は、積層体ＭＣＳの裏面３ｂを吸着保持する保持面３０ａを有し、積層体ＭＣＳを保持面３０ａで保持した状態で搬送する。チップ搭載領域２ｐ２は、本工程で積層体ＭＣＳを搭載する予定領域であって、第１チップ搭載工程で説明したチップ搭載領域２ｐ１と同様に実際に視認可能な境界線が存在する必要はない。
また、積層体ＭＣＳの表面３ａ側には外部端子７が形成されている。図３７に示す例では、外部端子７として、半田材７ａを接合した例を示している。ただし、図２５に示すロジックチップＬＣと同様に、突起電極７ｂを形成し、その先端に半田材７ａを形成する変形例を適用することもできる。
また、図３７に示す例では、ロジックチップＬＣの裏面３ｂに形成された裏面電極３ｂｐの上面には半田材などの接合材は、形成されていない。ただし、図３７に対する変形例として、裏面電極３ｂｐにも、図示しない半田材を形成しておく実施態様を適用することもできる。ただし、裏面電極３ｂｐを覆う半田材を上記した第１チップ搭載工程よりも前に形成しておく場合、図３０に示す加熱治具３１で加熱した時に、溶融した半田が樹脂フィルム３２に付着する懸念がある。したがって、ロジックチップＬＣの裏面電極３ｂｐに半田材を形成する場合には、上記第１チップ搭載工程の後、かつ、上記第１接着材配置工程の前に、半田材を塗布する方法が好ましい。
また、本実施の形態では、図１３に示す第２位置合わせ工程で、積層体ＭＣＳと配線基板２０の精密な位置合わせを行うので、第２チップ搬送工程の段階では、搬送位置の精度は低くても良い。ただし、第２位置合わせ工程での位置合わせ精度を向上させる観点からは、第２位置合わせ工程での移動距離を小さくする方が好ましい。したがって、例えば、第２チップ搬送工程では、チップ搭載領域２ｐ２上に積層体ＭＣＳが配置される程度の精度で、配線基板２０の上面２ａ上に積層体ＭＣＳを配置することが好ましい。
次に、第２チップ搭載工程には、図３８に示すように、ロジックチップＬＣの裏面３ｂのアライメントマーク５０ｃと積層体ＭＣＳのアライメントマーク５０ｂを検出（認識）する、第２マーク検出工程が含まれる。
図３８に示すように、第２マーク検出工程では、積層体ＭＣＳを配線基板２０上に配置した状態で、配線基板２０と積層体ＭＣＳの間にカメラ６０を配置して、ロジックチップＬＣのアライメントマーク５０ｃと積層体ＭＣＳのアライメントマーク５０ｄを検出（認識）する。カメラ６０およびカメラ６０に接続される制御部６１や図示しない駆動装置等は、上記した第１マーク検出工程で説明したので、重複する説明は省略する。本工程では、カメラ６０により、少なくとも１個以上のアライメントマーク５０ｃと１個以上のアライメントマーク５０ｄをそれぞれ検出する。
ここで、図３５に示すように、アライメントマーク５０ａをデバイス領域２０ａの周縁部に配置すれば、アライメントマーク５０ａを視認することが可能である。したがって、ロジックチップＬＣの裏面３ｂにはアライメントマーク５０ｃを形成せず、配線基板２０のアライメントマーク５０ａを利用して位置合わせを行う方法が考えられる。
しかし、上記第１チップ搭載工程で、高精度の位置合わせを行ったとしても、複数の裏面電極３ｂｐの位置（図２３に示すＸＹ平面の座標位置）や角度（図２３に示すθ方向の角度）にズレが生じる。例えば、第１位置合わせ工程の後、ロジックチップＬＣを配線基板２０に向かって移動させる工程、あるいは、図２９に示す保持治具３０から図３０に示す加熱治具３１に切り替える際などに、ズレが生じる場合がある。
このため、本工程で配線基板２０のアライメントマーク５０ａを利用して積層体ＭＣＳの位置合わせを行うと、積層体ＭＣＳの外部端子７とロジックチップＬＣの裏面電極３ｂｐとの位置ズレ量は、配線基板２０とロジックチップＬＣの位置ズレ量と、配線基板２０と積層体ＭＣＳの位置ズレ量の和になる。つまり、積層体ＭＣＳの外部端子７とロジックチップＬＣの裏面電極３ｂｐとの位置ズレ量は、半導体チップ３それぞれの位置ズレ量よりも大きくなる場合がある。
このため、本実施の形態では、上記したように、ロジックチップＬＣの裏面３ｂにアライメントマーク５０ｃを形成し、アライメントマーク５０ｃを利用して積層体ＭＣＳとロジックチップＬＣの位置合わせを行う。これにより、積層体ＭＣＳの外部端子７とロジックチップＬＣの裏面電極３ｂｐとの位置ズレ量は、積層体ＭＣＳとロジックチップＬＣの間の位置ズレ量の範囲内に収まる。
また、上記した第１マーク検出工程で説明したように、アライメントマーク５０ｃとロジックチップＬＣの裏面電極３ｂｐの位置関係を規定する位置データ、または、アライメントマーク５０ｄと積層体ＭＣＳの表面電極３ａｐの位置関係を規定する位置データを制御部６１に入力する。これにより、制御部６１において、ロジックチップＬＣの複数の裏面電極３ｂｐや積層体ＭＣＳの複数の表面電極３ａｐの位置を算出することができる。
また、図３８に示す例では、ロジックチップＬＣ上には複数のアライメントマーク５０ｃが、積層体ＭＣＳの表面３ａ側には複数のアライメントマーク５０ｄが、それぞれ形成されている。このように、ロジックチップＬＣの裏面３ｂと積層体ＭＣＳの表面３ａにそれぞれ複数のアライメントマーク５０を形成し、この複数のアライメントマーク５０の位置をそれぞれ検出することで、例えば、図２３に示すＸＹ平面における座標データに加え、座標軸の傾きを表すθ方向のデータを取得することができる。また、アライメントマーク５０の座標データとθ方向のデータを取得すれば、ロジックチップＬＣの複数の裏面電極３ｂｐ（図１０参照）の位置、または、積層体ＭＣＳの複数の表面電極３ａｐ（図７参照）の位置を正確に算出することができる。
また、図１０に示すように、複数のアライメントマーク５０ｃは、平面視において、四角形を成す裏面３ｂの一つの対角線上に配置されるように、対向する角部に配置されている。また、図７に示すように、複数のアライメントマーク５０ｄは、平面視において、四角形を成す表面３ａの一つの対角線上に配置されるように、対向する角部に配置されている。このように、アライメントマーク５０を互いに対角に位置する角部に配置することで、上記したθ方向のデータの精度を向上させることができる。この結果、複数の裏面電極３ｂｐ（図１０参照）の位置、または、複数の表面電極３ａｐ（図７参照）の位置を算出する精度を向上させることができる。
ところで、本実施の形態では、上記した図７に示すようにメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面電極３ａｐを表面３ａの中央部に集約配置されている。したがって、表面電極３ａｐの配置スペースを確保する観点から、図７に示すように、アライメントマーク５０ｄは、複数の表面電極３ａｐよりも外側（周縁部側）に配置することが好ましい。
また、図６に示すようにロジックチップＬＣの複数の裏面電極３ｂｐはメモリチップＭＣ１の複数の表面電極３ａｐと対向する位置に配置される。したがって、図１０に示すようにロジックチップＬＣの裏面電極３ｂｐはロジックチップＬＣの裏面３ｂの中央部に集約配置されている。したがって、ロジックチップＬＣの裏面電極３ｂｐの配置スペースを確保する観点から、アライメントマーク５０ｃは、複数の裏面電極３ｂｐよりも外側（周縁部側）に配置することが好ましい。
また、上記した図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれは、表面３ａにおいて、表面電極群が配置された領域（中央部）を囲むように、４チャンネル分のメモリ領域ＭＲが配置されている。これにより、各メモリ領域ＭＲから表面電極３ａｐまでの距離の均等化を図っている。このように、各メモリ領域ＭＲから表面電極３ａｐまでの距離の均等化を図る観点からは、メモリ領域ＭＲと複数の表面電極３ａｐの間にアライメントマーク５０ｄを配置しないことが好ましい。したがって、図７に示すように、複数のアライメントマーク５０ｄのそれぞれは、メモリチップＭＣ１の表面３ａにおいて、複数のメモリ領域ＭＲよりも外側（周縁部側）に配置することが好ましい。
メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の記憶容量は、メモリ領域ＭＲの面積に比例して大きくなるので、上記のように、複数のアライメントマーク５０ｄを、複数のメモリ領域ＭＲよりも外側（周縁部側）に配置すれば、アライメントマーク５０ｄは、表面３ａの周縁部に配置されることになる。この結果、複数のアライメントマーク５０ｄ間の距離を大きくすることができるので、上記したようにθ方向の位置合わせ精度を向上させることができる。
ただし、θ方向の位置合わせ精度を向上させる観点からは、上記したように、アライメントマーク５０ｄを互いに対角に位置する角部に配置することが特に好ましい。
また、図２７に示すように、積層体ＭＣＳの表面３ａに形成されるアライメントマーク５０ｄは、積層体ＭＣＳの最表面に形成された絶縁膜（保護膜、パッシベーション膜）３ｐから露出させることが好ましい。図２７に示す例では、積層体ＭＣＳの最表面に形成された絶縁膜（保護膜、パッシベーション膜）３ｐに開口部３ｐｓが形成され、アライメントマーク５０ｄは、開口部３ｐｓにおいて絶縁膜３ｐから露出している。
なお、アライメントマーク５０ｃは、例えば図３８に示すようにロジックチップＬＣの裏面３ｂ上に形成され、裏面３ｂを覆う絶縁膜や保護膜は形成されていない。このため、上記第２接着材配置工程において、アライメントマーク５０ｃを避けるように接着材ＮＣＬ２を配置すれば、容易にアライメントマーク５０ｃを露出させることができる。
次に、第２チップ搭載工程には、図３９に示すように、ロジックチップＬＣと積層体ＭＣＳの位置合わせを行う、第２位置合わせ工程が含まれる。図３９に示すように、第２位置合わせ工程では、配線基板２０の上面２ａに沿って、積層体ＭＣＳとロジックチップＬＣ（言い換えれば配線基板２０）の相対的位置を移動させて、ロジックチップＬＣの複数の裏面電極３ｂｐと、積層体ＭＣＳの表面３ａに形成された複数の外部端子７が対向配置されるようにする。
上記したように、本実施の形態によれば、ロジックチップＬＣの複数の裏面電極３ｂｐの位置、および積層体ＭＣＳの複数の表面電極３ａｐの位置を、それぞれ高精度で算出することができる。したがって、これらの算出データに基づいて、積層体ＭＣＳとロジックチップＬＣの相対的位置を移動させれば、高精度で位置合わせを行うことができる。
図３９に示す例では、積層体ＭＣＳとロジックチップＬＣの相対的位置を移動させる方法として、図３９に矢印を付して示すように積層体ＭＣＳを保持する保持治具３０を、配線基板２０の上面２ａに沿って移動させる。ただし、積層体ＭＣＳとロジックチップＬＣの相対的位置関係を移動させることが出来れば良いので、積層体ＭＣＳ、ロジックチップＬＣのいずれか一方、若しくは両方を移動させることができる。
次に、図４０に示すように、積層体ＭＣＳをロジックチップＬＣに向かって移動させる。上記した第２位置合わせ工程により、積層体ＭＣＳとロジックチップＬＣの相対的位置は高精度で位置合わせされている。したがって、ロジックチップＬＣに向かって、積層体ＭＣＳを直線的に移動させれば、ロジックチップＬＣの複数の裏面電極３ｂｐと、積層体ＭＣＳの表面３ａに形成された複数の外部端子７が対向配置された状態を維持することができる。
次に、図４１に示すように、加熱治具３１を積層体ＭＣＳの裏面３ｂ側に押し当て、ロジックチップＬＣに向かって積層体ＭＣＳを押し付ける。この時、接着材ＮＣＬ２は硬化前の柔らかい状態なので、加熱治具３１により積層体ＭＣＳを押し込むと、積層体ＭＣＳはロジックチップＬＣに近づく。積層体ＭＣＳがロジックチップＬＣに近づくと、積層体ＭＣＳの表面３ａに形成された複数の外部端子７の先端（詳しくは、半田材７ａ）は、裏面電極３ｂｐのボンディング領域（詳しくは半田材７ａ）と接触する。
また、積層体ＭＣＳとロジックチップＬＣの間に塗布された接着材ＮＣＬ２は、ロジックチップＬＣの裏面３ｂに沿って広がる。図４１に示す例では、接着材ＮＣＬ２の周縁部は、ロジックチップＬＣの裏面３ｂの周縁部までは到達していない。ただし、変形例として、ロジックチップＬＣの周縁部まで接着材ＮＣＬ２を広げ、ロジックチップＬＣの側面、あるいは接着材ＮＣＬ１の側面を覆うようにしても良い。この場合、ロジックチップＬＣの裏面３ｂのアライメントマーク５０ｃが、接着材ＮＣＬ２に覆われる。しかし、アライメントマーク５０ｃの位置は、既に検出済なので、特に問題は生じない。また、接着材ＮＣＬ２と半導体チップ３の密着面積を広げることにより、接着材ＮＣＬ２と半導体チップ３（積層体ＭＣＳおよびロジックチップＬＣ）の接着強度を向上させることができる。
なお、本実施の形態では、積層体ＭＣＳの裏面３ｂにはアライメントマーク５０や裏面電極３ｂｐが形成されていない。このため、図４１に示す樹脂フィルム３２は省略することができる。ただし、樹脂フィルム３２を配置すれば、加熱治具３１で押し付ける際に積層体ＭＣＳが受ける力を分散させることができる。また、樹脂フィルム３２を配置すれば、上記した第１チップ搭載工程と同じ機構で第２チップ搭載工程を行うことができるので、製造工程が単純化できる。したがって、第２チップ搭載工程においても、積層体ＭＣＳと加熱治具３１の間に樹脂フィルム３２を介在させることが好ましい。
次に、図４１に示すように加熱治具３１に積層体ＭＣＳが押し付けられた状態で、加熱治具（熱源）３１により積層体ＭＣＳおよび接着材ＮＣＬ２を加熱する。積層体ＭＣＳとロジックチップＬＣの接合部では、外部端子側の半田材７ａがそれぞれ溶融し、ロジックチップＬＣの裏面電極３ｂｐと接合される。つまり、加熱治具（熱源）３１により積層体ＭＣＳを加熱することで、積層体ＭＣＳの複数の表面電極３ａｐとロジックチップＬＣの複数の裏面電極３ｂｐは、複数の半田材７ａを介してそれぞれ電気的に接続される。
また、接着材ＮＣＬ２を加熱することで、接着材ＮＣＬ２は硬化する。上記第１チップ搭載工程で説明したように、加熱治具（熱源）３１からの熱によって接着材ＮＣＬ１を完全に硬化させる必要はなく、積層体ＭＣＳを固定できる程度に接着材ＮＣＬ１に含まれる熱硬化性樹脂の一部を硬化（仮硬化）させた後、ロジックチップＬＣを図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化（本硬化）させる実施態様にすることができる。接着材ＮＣＬ１に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
＜封止工程＞
次に、図１３に示す封止工程では、図４２に示すように、配線基板２０の上面２ａ、ロジックチップＬＣ、および複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを樹脂で封止して、封止体４を形成する。図４２は図３６に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。また、図４３は、図４２に示す封止体の全体構造を示す平面図である。
本実施の形態では、図４３に示すように、複数のデバイス領域２０ａを一括して封止する封止体４を形成する。このような封止体４の形成方法は、一括封止（Block Molding）方式と呼ばれ、この一括封止方式により製造された半導体パッケージをＭＡＰ（Multi Array Package）型の半導体装置と呼ぶ。一括封止方式では、各デバイス領域２０ａの間隔を小さくすることができるので、１枚の配線基板２０における有効面積が大きくなる。つまり、１枚の配線基板２０から取得できる製品個数が増加する。このように、１枚の配線基板２０における有効面積を大きくすることで、製造工程を効率化することができる。
また、本実施の形態では、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成する。トランスファモールド方式により形成された封止体４は、例えば、図４２に示す積層体ＭＣＳを封止する封止体６のように、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体４の機能（例えば、反り変形に対する耐性）を向上させることができる。
なお、本実施の形態では、積層される複数の半導体チップ３の接合部（電気的接続部）は、接着材ＮＣＬ１、ＮＣＬ２、および封止体６により封止されている。したがって、変形例としては、封止体４を形成しない実施態様に適用することができる。この場合、本封止体工程は省略することができる。
＜ボールマウント工程＞
次に、図１３に示すボールマウント工程では、図４４に示すように、配線基板２０の下面２ｂに形成された複数のランド２ｇに、外部端子になる複数の半田ボール５を接合する。図４４は、図３７に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
本工程では、図４４に示すように配線基板２０の上下を反転させた後、配線基板２０の下面２ｂにおいて露出する複数のランド２ｇのそれぞれの上に半田ボール５を配置した後、加熱することで複数の半田ボール５とランド２ｇを接合する。本工程により、複数の半田ボール５は、配線基板２０を介して複数の半導体チップ３（ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール５を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール５を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール５よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
＜個片化工程＞
次に、図１３に示す個片化工程では、図４５に示すように、配線基板２０をデバイス領域２０ａ毎に分割する。図４５は図４４に示す多数個取りの配線基板を個片化した状態を示す断面図である。
本工程では、図４５に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０および封止体４を切断し、個片化された複数の半導体装置１（図４参照）を取得する。切断方法は特に限定されないが、図４５に示す例では、ダイシングブレード（回転刃）４０を用いてテープ材（ダイシングテープ）４１に接着固定された配線基板２０および封止体４を、配線基板２０の下面２ｂ側から切削加工して切断する実施態様を示している。ただし、本実施の形態で説明する技術は、複数のデバイス領域２０ａを備えた、多数個取り基板である配線基板２０を用いる場合に限って適用させるものではない。例えば、半導体装置１個分に相当する配線基板２（図４参照）の上に複数の半導体チップ３を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
以上の各工程により、図１〜図１１を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
＜アライメントマークの形状＞
次に、アライメントマークの平面視における形状について、好ましい実施態様を説明する。図４６は、図３、図７、図９および図１０に示すアライメントマークを拡大して示す拡大平面図である。また、図４７〜図４９は、それぞれ図４６に対する変形例を示す拡大平面図である。
図４６に示すアライメントマーク５０は、平面視において多角形（図４６ではＬ字形状）を成す。また、多角形の外接円５１の中心に対して非対称な形状になっている。このように、アライメントマーク５０の平面形状を、非対称形状にすることで、アライメントマーク５０の位置に加え、アライメントマーク５０の平面視における傾きを検出することができる。
このため、例えば、上記したアライメントマーク５０ａ、５０ｂ、５０ｃ、５０ｄがそれぞれ１個形成されている場合であっても、図４６に示すＸＹ座表面において、アライメントマーク５０のＸ座標位置、Ｙ座標位置およびθ方向の位置を特定することができる。
また、非対称形状のアライメントマーク５０を、同一平面上に２個以上配置した場合、図４６に示すθ方向の位置が１８０度ずれている事を検出することができる。例えば図７に示す複数のアライメントマーク５０ｄ、および図９に示す複数のアライメントマーク５０ｂを、それぞれ図４６に示す非対称形状にすれば、第１チップ搭載工程および第２チップ搭載工程において、半導体チップ３の搭載する向きが１８０度ずれる誤搭載を防止または抑制できる。
また、図４７に示すアライメントマーク５２のように、平面視において、円形を成す形状は、図４６に示す多角形よりも容易に加工できるので、加工精度を向上させることができる。また、円形のアライメントマーク５２は、一部が欠落し難いので、検出精度を向上させることができる。
このため、例えば、上記したアライメントマーク５０ａ、５０ｂ、５０ｃ、５０ｄのうち、少なくともいずれか１箇所以上に円形のアライメントマーク５２を適用すれば、アライメントマーク５２を配置した箇所の位置検出精度を向上させることができる。もちろん、上記したアライメントマーク５０ａ、５０ｂ、５０ｃ、５０ｄの全てをアライメントマーク５２のように円形にすることもできる。
ただし、本実施の形態では、図６に示すように、ロジックチップＬＣの複数の裏面電極３ｂｐとメモリチップＭＣ１の複数の表面電極３ａｐが確実に対向配置されれば良いので、要求される位置合わせ精度が確保可能な範囲内で種々の変形例を適用することができる。例えば、図４８に示すように、平面視において、四角形を成すアライメントマーク５３を適用することができる。また、例えば図４９に示すように、平面視においてＸ字形状を成すアライメントマーク５４を適用することができる。また、上記したアライメントマーク５０、５２、５３、５４を組み合わせて適用することができる。
（変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
＜変形例１＞
例えば上記実施の形態では、アライメントマーク５０を検出した結果を利用して半導体チップ３を積層する技術を、第１チップ搭載工程および第２チップ搭載工程で適用する実施態様を説明した。しかし、積層体ＭＣＳを組み立てる工程、すなわち、上記した第２チップ準備工程に適用することができる。図５０は図８に対する変形例を示す平面図である。
アライメントマーク５０を検出した結果を利用して半導体チップ３を積層する技術を、上記した第２チップ準備工程に適用する場合、図７に示すように、積層体ＭＣＳ（図４参照）を構成する複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの表面３ａにアライメントマーク５０ｄを形成する。また、図５０に示すように、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれの裏面３ｂにアライメントマーク５０ｅを形成する。
本変形例によれば、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層する際の位置合わせ精度が向上するので、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の電気的接続信頼性を向上させることができる。
＜変形例２＞
また、上記実施の形態では、上段側に搭載される積層体ＭＣＳの平面サイズの方が下段側に搭載されるロジックチップＬＣの平面サイズよりも大きい場合について説明した。しかし、図５１に示す半導体装置１ａのように、積層体ＭＣＳの平面サイズの方が下段側に搭載されるロジックチップＬＣの平面サイズよりも小さい場合に適用することができる。図５１は図３に対する変形例を示す透視平面図である。
＜変形例３＞
また、上記実施の形態では、積層（使用）する複数の半導体チップ３の例として、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣで構成されたＳｉＰ型の半導体装置１について説明した。しかし、積層された複数の半導体チップ３を互いに、かつ電気的に接続した構造であれば、メモリチップとロジックチップ以外の組み合わせについても適用することができる。
＜変形例４＞
また、上記実施の形態では、図６に示すようにロジックチップＬＣの複数の表面電極３ａｐの反対側に複数の裏面電極３ｂｐが配置され、複数の貫通電極３ｔｓｖを介して電気的に接続されている実施態様について説明した。しかし、下段側の半導体チップ３に複数の裏面電極３ｂｐが形成され、上段側の半導体チップ３の複数の表面電極３ａｐと外部端子７を介して電気的に接続する半導体装置であれば、貫通電極３ｔｓｖが形成されていない実施態様にも適用することができる。
＜変形例５＞
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
１、１ａ 半導体装置
２ 配線基板
２ａ 上面（面、チップ搭載面）
２ｂ 下面（面、実装面）
２ｃ 側面
２ｄ 配線
２ｄ１ 配線
２ｄ２ ビア配線
２ｅ 絶縁層（コア層）
２ｆ ボンディングリード（端子、チップ搭載面側端子、電極）
２ｇ ランド
２ｈ、２ｋ 絶縁膜（ソルダレジスト膜）
２ｈｓ 開口部
２ｈｗ、２ｋｗ 開口部
２ｐ１、２ｐ２ チップ搭載領域（チップ搭載部）
３ 半導体チップ
３ａ 表面（主面、上面）
３ａｐ、３ａｐ１、３ａｐ２ 表面電極（電極、パッド、主面側パッド）
３ｂ 裏面（主面、下面）
３ｂｐ 裏面電極（電極、パッド、裏面側パッド）
３ｃ 側面
３ｄ 配線層（チップ配線層）
３ｐ 絶縁膜（保護膜、パッシベーション膜）
３ｐｓ 開口部
３ｔｓｈ 孔（穴、開口部）
３ｔｓｖ 貫通電極
４ 封止体（樹脂体）
４ａ 上面（面、表面）
４ｂ 下面（面、裏面）
４ｃ 側面
５ 半田ボール（外部端子、電極、外部電極）
６ 封止体（チップ積層体用封止体、チップ積層体用樹脂体）
６ａ アンダフィル樹脂
７ 外部端子（導電性部材、バンプ電極、突起電極）
７ａ 半田材
７ｂ 突起電極
２０ 配線基板
２０ａ デバイス領域
２０ｂ 枠部（外枠）
２０ｃ ダイシングライン（ダイシング領域）
２５ マスク
２６ 支持基材
２７ 保護層
２８ 研磨治具
３０ 保持治具（コレット）
３０ａ 保持面
３１ 加熱治具
３２ 樹脂フィルム
３３ ノズル
３４ 基材
３４ａ 組立面
３５ 接着層
３６ ノズル
４０ ダイシングブレード（回転刃）
４１ テープ材（ダイシングテープ）
５０、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５２、５３、５４ アライメントマーク
５１ 外接円
６０ カメラ（マーク位置検出装置、イメージセンサ、撮像装置）
６０ａ 受光部
６０ｂ 光電変換回路部
６０ｃ 出力回路部
６０ｄ 可視光反射部
６１ 制御部
ＡＳ アドレス線（信号線）
ＣＲ１、ＣＲ２ コア回路（主回路）
ＣＵ 制御回路
ＤＲ 電源回路（駆動回路）
ＤＲ１ 電源回路（入出力用電源回路）
ＤＲ２ 電源回路（コア用電源回路）
ＤＲ３ 電源回路（入出力用電源回路）
ＤＲ４ 電源回路（コア用電源回路）
ＤＳ データ線（信号線）
ＧＩＦ 外部インタフェース回路（外部入出力回路）
ＬＣ ロジックチップ（半導体チップ）
ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４ メモリチップ（半導体チップ）
ＭＣＳ 積層体（メモリチップ積層体、半導体チップ積層体）
ＭＭ 主記憶回路（記憶回路）
ＭＲ メモリ領域（記憶回路素子配列領域）
ＮＣＬ１、ＮＣＬ２ 接着材（絶縁性接着材）
ＮＩＦ 内部インタフェース回路（内部入出力回路）
ＮＳ１、ＮＳ２ 入出力回路
ＯＳ 信号線
ＰＵ 演算処理回路
ＲＤＣ 再配線チップ（インタフェースチップ）
ＲＤＬ 引出配線（再配線）
ＳＧ 信号線
ＳＭ 補助記憶回路（記憶回路）
ＴＣ 中継回路
Ｖ１、Ｖ２、Ｖ３ 電源線
ＷＨ ウエハ（半導体基板）
ＷＨｂ 裏面（主面、下面）
ＷＨｓ 表面（主面、上面）

Claims (20)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）第１面、前記第１面に形成された複数のボンディングリード、前記第１面に形成された第１のアライメントマーク、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板を準備する工程；
    （ｂ）前記（ａ）工程の後、第１主面、前記第１主面に形成された第１半導体素子、前記第１主面に形成され、かつ前記第１半導体素子と電気的に接続された複数の第１主面側パッド、前記第１主面側に形成された第２のアライメントマーク、前記複数の第１主面側パッドにそれぞれ形成された複数の第１外部端子、前記第１主面とは反対側の第１裏面、前記第１裏面に形成され、かつ前記複数の第１主面側パッドと電気的に接続された複数の第１裏面側パッド、および前記第１裏面に形成された第３のアライメントマークを有する第１半導体チップを、前記第１半導体チップの前記第１主面が前記配線基板の前記第１面と対向するように、前記配線基板の前記第１面上に配置する工程；
    （ｃ）前記（ｂ）工程の後、前記第１半導体チップを前記配線基板上に配置した状態で、前記配線基板と前記第１半導体チップの間にマーク位置検出装置を配置し、前記配線基板の前記第１のアライメントマークと前記第１半導体チップの前記第２のアライメントマークを検出し、前記配線基板と前記第１半導体チップの位置合わせをする工程；
    （ｄ）前記（ｃ）工程の後、前記第１半導体チップを前記配線基板の前記第１面に搭載し、前記複数の第１外部端子と前記複数のボンディングリードをそれぞれ電気的に接続する工程；
    （ｅ）前記（ｄ）工程の後、第２主面、前記第２主面に形成された第２半導体素子、前記第２主面に形成され、かつ前記第２半導体素子と電気的に接続された複数の第２主面側パッド、前記第２主面に形成された第４のアライメントマーク、前記複数の第２主面側パッドにそれぞれ形成された複数の第２外部端子、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを、前記第１半導体チップの前記第１裏面上に配置する工程；
    （ｆ）前記（ｅ）工程の後、前記第２半導体チップを前記第１半導体チップ上に配置した状態で、前記第２半導体チップと前記第１半導体チップの間に前記マーク位置検出装置を配置し、前記第１半導体チップの前記第３のアライメントマークと前記第２半導体チップの前記第４のアライメントマークを検出し、前記第１半導体チップと前記第２半導体チップの位置合わせをする工程；
    （ｇ）前記（ｃ）工程の後、前記第２半導体チップを前記第１半導体チップに搭載し、前記複数の第２外部端子と前記複数の第１裏面側パッドをそれぞれ電気的に接続する工程。
  2. 請求項１において、
    前記（ｆ）工程では、前記第１半導体チップの前記第１裏面に形成された複数の前記第３のアライメントマークと、前記第２半導体チップの前記第２主面側に形成された複数の前記第４のアライメントマークを検出する半導体装置の製造方法。
  3. 請求項２において、
    前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きい半導体装置の製造方法。
  4. 請求項３において、
    前記第１半導体チップの前記第３のアライメントマークは、前記第１裏面の周縁部に配置されており、
    前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側の周縁部に配置されている半導体装置の製造方法。
  5. 請求項４において、
    前記第１半導体チップの前記第３のアライメントマークは、平面視において四角形を成す前記第１裏面の第１の角部と、前記第１の角部の対角に位置する第２の角部にそれぞれ配置されており、
    前記第２半導体チップの前記第４のアライメントマークは、平面視において四角形を成す前記第２主面の第３の角部と前記第３の角部の対角に位置する第４の角部に配置されている半導体装置の製造方法。
  6. 請求項５において、
    前記第２半導体チップには、第１回路が形成され、
    前記第１半導体チップには、前記第１回路の駆動を制御する制御回路が形成されている半導体装置の製造方法。
  7. 請求項１において、
    前記第２半導体チップには、主記憶回路が形成され、
    前記第１半導体チップには、前記主記憶回路の駆動を制御する制御回路、および前記第２半導体チップまたは外部機器との間で入出力する信号データに対して演算処理を施す演算処理回路が形成されている半導体装置の製造方法。
  8. 請求項７において、
    前記第１半導体チップの前記第３のアライメントマークは、前記第１裏面において、前記複数の第１裏面側パッドよりも周縁部側に配置されており、
    前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側において、前記複数の第２主面側パッドよりも周縁部側に配置されている半導体装置の製造方法。
  9. 請求項７において、
    前記第２半導体チップの前記第２主面には、前記主記憶回路が形成される複数の回路領域が設けられ、
    前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側において、前記複数の回路領域よりも周縁部側に配置されている半導体装置の製造方法。
  10. 請求項１において、
    前記第１半導体チップは、前記第１主面および前記第１裏面のうちの一方の面から他方の面に向かって貫通し、かつ前記複数の第１主面側パッドと前記複数の第１裏面側パッドを電気的に接続する複数の貫通電極を有していることを特徴とする半導体装置の製造方法。
  11. 請求項２において、
    前記第２のアライメントマークおよび第４のアライメントマークは、
    平面視において、多角形を成し、かつ、前記多角形の外接円の中心に対して非対称である半導体装置の製造方法。
  12. 請求項１において、
    前記第１、第２、第３、および第４のアライメントマークは、
    平面視において、多角形を成し、かつ、前記多角形の外接円の中心に対して非対称である半導体装置の製造方法。
  13. 請求項２において、
    前記第１、第２、第３、または第４のアライメントマークは、
    平面視において、円形を成す半導体装置の製造方法。
  14. 第１面、前記第１面に形成された複数のボンディングリード、前記第１面に形成された第１のアライメントマーク、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板と、
    第１主面、前記第１主面に形成された第１半導体素子、前記第１主面に形成され、かつ前記第１半導体素子と電気的に接続された複数の第１主面側パッド、前記第１主面側に形成された第２のアライメントマーク、前記複数の第１主面側パッドにそれぞれ形成され、前記複数のボンディングリードとそれぞれ電気的に接続された複数の第１外部端子、前記第１主面とは反対側の第１裏面、前記第１裏面に形成され、かつ前記複数の第１主面側パッドとそれぞれ電気的に接続された複数の第１裏面側パッド、および前記第１裏面に形成された第３のアライメントマークを有し、前記第１主面が前記配線基板の前記第１面と対向するように、前記配線基板の前記第１面上に搭載された第１半導体チップと、
    第２主面、前記第２主面に形成された第２半導体素子、前記第２主面に形成され、かつ前記第２半導体素子と電気的に接続された複数の第２主面側パッド、前記第２主面に形成された第４のアライメントマーク、前記複数の第２主面側パッドにそれぞれ形成され、前記複数の第１裏面側パッドとそれぞれ電気的に接続された複数の第２外部端子、および前記第２主面とは反対側の第２裏面を有し、前記第１半導体チップの前記第１裏面上に配置された第２半導体チップと、
    を有する半導体装置。
  15. 請求項１４において、
    前記第１半導体チップの前記第１裏面には複数の前記第３のアライメントマークが形成され、
    前記第２半導体チップの前記第２主面側には、複数の前記第４のアライメントマークが形成されている半導体装置。
  16. 請求項１５において、
    前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きい半導体装置。
  17. 請求項１６において、
    前記第２半導体チップには、主記憶回路が形成され、
    前記第１半導体チップには、前記主記憶回路の駆動を制御する制御回路、および前記第２半導体チップまたは外部機器との間で入出力する信号データに対して演算処理を施す演算処理回路が形成されている半導体装置。
  18. 請求項１７において、
    前記第１半導体チップの前記第３のアライメントマークは、前記第１裏面において、前記複数の第１裏面側パッドよりも周縁部側に配置されており、
    前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側において、前記複数の第２主面側パッドよりも周縁部側に配置されている半導体装置。
  19. 請求項１７において、
    前記第２半導体チップの前記第２主面には、前記主記憶回路が形成される複数の回路領域が設けられ、
    前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側において、前記複数の回路領域よりも周縁部側に配置されている半導体装置。
  20. 請求項１５において、
    前記第２のアライメントマークおよび第４のアライメントマークは、
    平面視において、多角形を成し、かつ、前記多角形の外接円の中心に対して非対称である半導体装置。
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