JP2014187184A5

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Publication number: JP2014187184A5
Application number: JP2013061087A
Authority: JP
Filing date: 2013-03-22
Publication date: 2015-09-17
Anticipated expiration: 2033-03-22

Claims

以下の工程を含む半導体装置の製造方法：
（ａ）第１面、前記第１面に形成された複数のボンディングリード、前記第１面に形成された第１のアライメントマーク、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板を準備する工程；
（ｂ）前記（ａ）工程の後、第１主面、前記第１主面に形成された第１半導体素子、前記第１主面側に形成され、かつ前記第１半導体素子と電気的に接続された複数の第１主面側パッド、前記第１主面側に形成された第２のアライメントマーク、前記複数の第１主面側パッドにそれぞれ形成された複数の第１外部端子、前記第１主面とは反対側の第１裏面、前記第１裏面に形成され、かつ前記複数の第１主面側パッドと電気的に接続された複数の第１裏面側パッド、および前記第１裏面に形成された第３のアライメントマークを有する第１半導体チップを、前記第１半導体チップの前記第１主面が前記配線基板の前記第１面と対向するように、前記配線基板の前記第１面上に配置する工程；
（ｃ）前記（ｂ）工程の後、前記第１半導体チップを前記配線基板上に配置した状態で、前記配線基板と前記第１半導体チップの間にマーク位置検出装置を配置し、前記配線基板の前記第１のアライメントマークと前記第１半導体チップの前記第２のアライメントマークを検出し、前記配線基板と前記第１半導体チップの位置合わせをする工程；
（ｄ）前記（ｃ）工程の後、前記第１半導体チップを前記配線基板の前記第１面に搭載し、前記複数の第１外部端子と前記複数のボンディングリードをそれぞれ電気的に接続する工程；
（ｅ）前記（ｄ）工程の後、第２主面、前記第２主面に形成された第２半導体素子、前記第２主面側に形成され、かつ前記第２半導体素子と電気的に接続された複数の第２主面側パッド、前記第２主面側に形成された第４のアライメントマーク、前記複数の第２主面側パッドにそれぞれ形成された複数の第２外部端子、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを、前記第１半導体チップの前記第１裏面上に配置する工程；
（ｆ）前記（ｅ）工程の後、前記第２半導体チップを前記第１半導体チップ上に配置した状態で、前記第２半導体チップと前記第１半導体チップの間に前記マーク位置検出装置を配置し、前記第１半導体チップの前記第３のアライメントマークと前記第２半導体チップの前記第４のアライメントマークを検出し、前記第１半導体チップと前記第２半導体チップの位置合わせをする工程；
（ｇ）前記（ｃ）工程の後、前記第２半導体チップを前記第１半導体チップに搭載し、前記複数の第２外部端子と前記複数の第１裏面側パッドをそれぞれ電気的に接続する工程。
請求項１において、
前記（ｆ）工程では、前記第１半導体チップの前記第１裏面に形成された複数の前記第３のアライメントマークと、前記第２半導体チップの前記第２主面側に形成された複数の前記第４のアライメントマークを検出する半導体装置の製造方法。
請求項２において、
前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きい半導体装置の製造方法。
請求項３において、
前記第１半導体チップの前記第３のアライメントマークは、前記第１裏面の周縁部に配置されており、
前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側の周縁部に配置されている半導体装置の製造方法。
請求項４において、
前記第１半導体チップの前記第３のアライメントマークは、平面視において四角形を成す前記第１裏面の第１の角部と、前記第１の角部の対角に位置する第２の角部にそれぞれ配置されており、
前記第２半導体チップの前記第４のアライメントマークは、平面視において四角形を成す前記第２主面の第３の角部と前記第３の角部の対角に位置する第４の角部に配置されている半導体装置の製造方法。
請求項５において、
前記第２半導体チップには、第１回路が形成され、
前記第１半導体チップには、前記第１回路の駆動を制御する制御回路が形成されている半導体装置の製造方法。
請求項１において、
前記第２半導体チップには、主記憶回路が形成され、
前記第１半導体チップには、前記主記憶回路の駆動を制御する制御回路、および前記第２半導体チップまたは外部機器との間で入出力する信号データに対して演算処理を施す演算処理回路が形成されている半導体装置の製造方法。
請求項７において、
前記第１半導体チップの前記第３のアライメントマークは、前記第１裏面において、前記複数の第１裏面側パッドよりも周縁部側に配置されており、
前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側において、前記複数の第２主面側パッドよりも周縁部側に配置されている半導体装置の製造方法。
請求項７において、
前記第２半導体チップの前記第２主面には、前記主記憶回路が形成される複数の回路領域が設けられ、
前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側において、前記複数の回路領域よりも周縁部側に配置されている半導体装置の製造方法。
請求項１において、
前記第１半導体チップは、前記第１主面および前記第１裏面のうちの一方の面から他方の面に向かって貫通し、かつ前記複数の第１主面側パッドと前記複数の第１裏面側パッドを電気的に接続する複数の貫通電極を有していることを特徴とする半導体装置の製造方法。
請求項２において、
前記第２のアライメントマークおよび第４のアライメントマークは、
平面視において、多角形を成し、かつ、前記多角形の外接円の中心に対して非対称である半導体装置の製造方法。
請求項１において、
前記第１、第２、第３、および第４のアライメントマークは、
平面視において、多角形を成し、かつ、前記多角形の外接円の中心に対して非対称である半導体装置の製造方法。
請求項２において、
前記第１、第２、第３、または第４のアライメントマークは、
平面視において、円形を成す半導体装置の製造方法。
第１面、前記第１面に形成された複数のボンディングリード、前記第１面に形成された第１のアライメントマーク、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板と、
第１主面、前記第１主面に形成された第１半導体素子、前記第１主面側に形成され、かつ前記第１半導体素子と電気的に接続された複数の第１主面側パッド、前記第１主面側に形成された第２のアライメントマーク、前記複数の第１主面側パッドにそれぞれ形成され、前記複数のボンディングリードとそれぞれ電気的に接続された複数の第１外部端子、前記第１主面とは反対側の第１裏面、前記第１裏面に形成され、かつ前記複数の第１主面側パッドとそれぞれ電気的に接続された複数の第１裏面側パッド、および前記第１裏面に形成された第３のアライメントマークを有し、前記第１主面が前記配線基板の前記第１面と対向するように、前記配線基板の前記第１面上に搭載された第１半導体チップと、
第２主面、前記第２主面に形成された第２半導体素子、前記第２主面側に形成され、かつ前記第２半導体素子と電気的に接続された複数の第２主面側パッド、前記第２主面側に形成された第４のアライメントマーク、前記複数の第２主面側パッドにそれぞれ形成され、前記複数の第１裏面側パッドとそれぞれ電気的に接続された複数の第２外部端子、および前記第２主面とは反対側の第２裏面を有し、前記第１半導体チップの前記第１裏面上に配置された第２半導体チップと、
を有する半導体装置。
請求項１４において、
前記第１半導体チップの前記第１裏面には複数の前記第３のアライメントマークが形成され、
前記第２半導体チップの前記第２主面側には、複数の前記第４のアライメントマークが形成されている半導体装置。
請求項１５において、
前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きい半導体装置。
請求項１６において、
前記第２半導体チップには、主記憶回路が形成され、
前記第１半導体チップには、前記主記憶回路の駆動を制御する制御回路、および前記第２半導体チップまたは外部機器との間で入出力する信号データに対して演算処理を施す演算処理回路が形成されている半導体装置。
請求項１７において、
前記第１半導体チップの前記第３のアライメントマークは、前記第１裏面において、前記複数の第１裏面側パッドよりも周縁部側に配置されており、
前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側において、前記複数の第２主面側パッドよりも周縁部側に配置されている半導体装置。
請求項１７において、
前記第２半導体チップの前記第２主面には、前記主記憶回路が形成される複数の回路領域が設けられ、
前記第２半導体チップの前記第４のアライメントマークは、前記第２主面側において、前記複数の回路領域よりも周縁部側に配置されている半導体装置。
請求項１５において、
前記第２のアライメントマークおよび第４のアライメントマークは、
平面視において、多角形を成し、かつ、前記多角形の外接円の中心に対して非対称である半導体装置。