KR101540070B1 - 패키지 기판 및 반도체 패키지의 제조방법 - Google Patents

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장근호
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Abstract

본 발명은 패키지 기판을 제공한다. 패키지 기판은 그 일면 상에 제공된 복수의 유닛 영역들; 및 상기 일면 상에서 상기 유닛 영역들을 둘러싸며 제공되고, 주름진 구조를 포함하는 주변 영역을 포함할 수 있다. 상기 주름진 구조의 제1 면은 상기 일면으로부터 연장되고, 상기 제1 면은 상기 일면과 다른 레벨에 배치될 수 있다.

Description

패키지 기판 및 반도체 패키지의 제조방법{Package substrate and a method of manufacturing semiconductor packages}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 패키지 기판 및 이를 사용한 반도체 패키지의 제조에 관한 것이다.
전자 기기에 사용되는 반도체 집적 회로의 고밀도, 고집적화에 따라서, 반도체 칩의 전극 단자의 다(多) 핀(pin)화, 좁은 피치(pitch)화가 급속히 진행되고 있다. 반도체 패키지의 크기를 감소시키기 위하여, 인쇄회로기판이 널리 사용되고 있으며, 인쇄회로기판의 두께가 감소하고 있다. 그러나, 인쇄회로기판의 두께가 감소함에 따라, 인쇄회로기판의 강도가 약해지는 문제가 제기되고 있다.
본 발명이 해결하고자 하는 과제는 강도가 향상된 패키지 기판 및 그 제조방법을 제공하는 데에 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 있는 반도체 패키지를 제조하기 위한 패키지 기판을 제공하는 데에 있다.
본 발명은 패키지 기판 및 반도체 패키지의 제조방법에 관한 것이다. 본 발명에 따르면, 패키지 기판은 패키지 기판의 일면 상에 제공된 복수의 유닛 영역들; 및 상기 일면 상에서 상기 유닛 영역들을 둘러싸며 제공되고, 주름진 구조를 포함하는 주변 영역을 포함하되, 상기 주름진 구조의 제1 면은 상기 일면으로부터 연장되고, 상기 제1 면은 상기 일면과 다른 레벨에 배치될 수 있다.
실시예에 따르면, 상기 주름진 구조는 상기 일면과 대향되는 타면으로부터 연장되는 제2 면을 가지되, 상기 제2 면은 상기 타면과 다른 레벨에 배치될 수 있다.
실시예에 따르면, 상기 주름진 구조의 상기 제1 면은 상기 일면으로부터 리세스되며, 상기 주름진 구조의 상기 제2 면은 상기 타면으로부터 돌출될 수 있다.
실시예에 따르면, 상기 제1 면 및 상기 제2 면 사이의 간격은 상기 일면 및 상기 타면 사이의 간격과 동일할 수 있다.
실시예에 따르면, 상기 주름진 구조는 경사를 가지고, 상기 주름진 구조의 일측의 상기 일면은 상기 주름진 구조의 타측의 상기 일면보다 낮은 레벨에 배치될 수 있다.
실시예에 따르면, 상기 주름진 구조는 제1 방향을 따라 연장되는 장축을 가지며, 상기 제1 방향에서, 상기 주름진 구조는 동일한 두께를 가질 수 있다.
실시예에 따르면, 상기 주름진 구조는 복수 개로 제공되며, 상기 주름진 구조들은 서로 동일한 두께를 가질 수 있다.
실시예에 따르면, 상기 주름진 구조는 복수 개로 제공되며, 상기 주름진 구조들은 상기 일면의 제1 측 및 유닛 영역들 사이에 배치될 수 있다.
본 발명에 따른 패키지 기판은 그 일면 상에 제공된 복수의 유닛 영역들; 및 상기 일면 상에서 상기 유닛 영역들로부터 옆으로 이격되고, 상기 유닛 영역들로부터 연장되어, 상기 유닛 영역들과 다른 평면 상에 제공된 주름진 구조를 가지고, 상기 유닛 영역들 각각은 칩 영역 및 상기 칩 영역을 둘러싸는 몰딩 영역을 가질 수 있다.
실시예에 따르면, 상기 주름진 구조의 두께는 상기 유닛 영역의 두께와 동일할 수 있다.
실시예에 따르면, 상기 주름진 구조는 상기 일면으로부터 리세스되고, 상기 타면으로부터 돌출될 수 있다.
실시예에 따르면, 상기 주름진 구조는 상기 유닛 영역들 사이에 제공될 수 있다.
실시예에 따르면, 상기 주름진 구조는: 상기 유닛 영역들 및 상기 일면의 제1 측 사이에 제공되는 제1 주름진 구조; 및 상기 유닛 영역들 및 상기 일면의 제2 측 사이에 제공되는 제2 주름진 구조를 포함하되, 상기 제2 측은 상기 제1 측과 대향되며, 상기 일면의 단축 방향과 평행할 수 있다.
본 발명에 따른 패키지 기판의 제조방법은 패키지 기판의 일면 상에 복수의 패키지 유닛 영역들 및 상기 유닛 영역들을 둘러싸는 주변 영역을 갖는 패키지 기판을 제공하는 것; 및 상기 패키지 기판의 상기 주변 영역의 상기 일면 상에 물리적 힘을 가하여, 주름진 구조를 형성하는 것을 포함하되, 상기 주름진 구조는 상기 일면으로부터 상기 일면과 다른 평면 상으로 연장될 수 있다.
실시예에 따르면, 상기 주름진 구조는 상기 일면 및 상기 일면과 대향하는 타면이 구부러져 형성될 수 있다.
실시예에 따르면, 상기 주름 영역을 형성하는 것은: 상기 패키지 기판을 그루브들을 갖는 몰드 내에 배치시키되, 상기 패키지 기판의 주변 영역은 상기 그루브들 상에 배치되는 것; 및 상기 패키지 기판이 배치된 상기 몰드를 눌러, 상기 주변 영역을 구부리는 것을 포함할 수 있다.
실시예에 따르면, 상기 패키지 유닛 영역들 상에 각각 반도체칩을 실장하는 것; 상기 패키지 기판 상에 몰딩막을 형성하여, 상기 반도체칩들을 덮는 것; 및 상기 패키지 기판을 쏘잉하여, 상기 패키지 유닛 영역들을 서로 분리시키는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 몰딩막을 형성하는 것은 상기 패키지 기판을 캐비티를 갖는 몰딩용 몰드에 배치하되, 상기 유닛 영역들은 캐비티 내에 제공되고, 상기 주름진 구조들은 상기 몰딩용 몰드에 접촉하는 것; 상기 몰딩용 몰드를 눌러, 상기 주름진 구조들을 제거하는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 주름진 구조는 상기 패키지 유닛 영역들 및 상기 일면의 일측 사이에 형성될 수있다.
실시예에 따르면, 상기 주름진 구조는 상기 패키지 유닛 영역들 사이에 형성될 수 있다.
본 발명에 따르면, 패키지 기판의 주변 영역에 주름진 구조가 형성될 수 있다. 주름진 구조에 의해 패키지 기판의 두께가 증가하는 것과 유사한 효과가 발생할 수 있다. 패키지 기판은 비교적 얇은 두께를 가짐에도 불구하고, 높은 강도를 가질 수 있다. 이에 따라, 반도체 패키지 제조 과정에서, 패키지 기판의 핸들링이 보다 용이할 수 있다.
본 발명의 반도체 패키지 제조 방법에 따르면, 주름진 구조들은 몰드를 사용한 성형 공정에 용이하게 형성될 수 있다. 주름진 구조들은 몰딩막 형성 공정에서 제거되거나, 쏘잉 공정에서 제거될 수 있다. 이에 따라, 반도체 패키지의 구성요소들은 주름진 구조에 제한되지 않고 배치될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 도시한 평면도이다.
도 2a 내지 도 2e는 실시예들에 따른 패키지 기판의 단면들을 도시한 것으로, 각각 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도들이다.
도 3a 내지 도 3d는 실시예들에 따른 패키지 기판의 단면들을 도시한 것으로, 각각 도 1의 Ⅰ-Ⅰ' 선을 따라 자른 단면도들이다
도 4a 내지 도 7a는 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 평면들이다.
도 4b 내지 도 7b는 도 4a 내지 도 7a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선을 따라 각각 자른 단면도들이다.
도 4c는 일 실시예에 따른 주름진 구조의 형성 공정에 사용되는 몰드 장치를 개략적으로 도시하였다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 9a 내지 도 9h는 실시예들에 따른 패키지 기판들을 도시한 평면도들이다.
도 10a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 10b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에‘연결된다’ 또는 ‘커플된다’는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다. 본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 반도체 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, ‘포함한다’는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부한 도면들을 참조하여, 본 발명의 패키지 기판 및 이를 사용한 반도체 패키지의 제조 방법에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 도시한 평면도이다. 도 2a 내지 도 2e는 실시예들에 따른 패키지 기판의 단면들을 도시한 것으로, 각각 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도들이다. 도 3a 내지 도 3d는 실시예들에 따른 패키지 기판의 단면들을 도시한 것으로, 각각 도 1의 Ⅰ-Ⅰ' 선을 따라 자른 단면도들이다
도 1을 참조하면, 패키지 기판(100)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(100)의 일면(100a)은 서로 직교하는 장축 및 단축을 가질 수 있다. 단축은 제1 방향(D1)과 나란하며, 장축은 제2 방향(D2)과 나란할 수 있다. 패키지 기판(100)의 일면(100a)은 솔더 레지스트 물질과 같은 폴리머에 의해 덮여질 수 있다. 패키지 기판(100)은 대략 0.4mm이하, 상세하게는 0.1mm이하, 더 상세하게는 0.01nm 내지 0.1mm 이하의 두께를 가질 수 있으나, 이에 제한되지 않는다.
유닛 영역들(UR) 및 주변 영역(PR)이 패키지 기판(100)의 일면(100a)상에 제공될 수 있다. 유닛 영역들(UR)은 반도체 패키지(도 7a 및 7b에서 1)가 형성되는 영역으로 정의될 수 있다. 주변 영역(PR)은 반도체 패키지(도 7a 및 7b에서 1)가 형성되지 않는 영역으로 정의될 수 있다. 유닛 영역들(UR)은 패키지 기판(100)의 코어에 해당하는 영역에 제공될 수 있다.
유닛 영역들(UR)은 칩 영역들(UR1) 및 칩 영역들(UR1)을 둘러싸는 몰딩 영역들(UR2)을 가질 수 있다. 칩 영역들(UR1)은 반도체칩들(도 6a 및 도 6b에서 200)이 배치되는 영역으로 정의될 수 있다. 평면적 관점에서, 칩 영역들(UR1)은 유닛 영역들(UR)과 대응되어 배열될 수 있다. 유닛 영역들(UR) 각각은 복수의 패드들(109)을 가질 수 있다. 패드들(109)은 도전성 물질, 예를 들어, 금속을 포함할 수 있다. 패드들(109)은 다양한 배열을 가질 수 있다. 예를 들어, 패드들(109)은 칩 영역들(UR1) 또는 몰딩 영역들(UR2)에 배치될 수 있다.
주변 영역(PR)은 유닛 영역들(UR)을 둘러싸며, 일면(100a)의 가장자리에 해당하는 영역에 제공될 수 있다. 예를 들어, 주변 영역(PR)은 유닛 영역들(UR) 및 일면(100a)의 제1 내지 제4 측들(101, 102, 103, 104) 사이에 제공될 수 있다. 제1 측(101) 및 제2 측(102)은 제1 방향(D1)과 평행하며, 제2 측(102)은 제1 측(101)과 대향할 수 있다. 제3 측(103) 및 제4 측(104)은 제2 방향(D2)과 평행하며, 제4 측(104)은 제3 측(103)과 대향할 수 있다. 제3 측(103) 및 제4 측(104)은 제1 측(101) 및 제2 측(102)을 이을 수 있다. 그러나, 도 9h에서 후술될 바와 같이 주변 영역(PR)의 평면적 배치는 일면(100a)의 가장자리에 한정되지 않고, 다양할 수 있다.
주름진 구조들(110, 120, 130, 140)이 주변 영역(PR)에 제공되며, 유닛 영역들(UR)로부터 옆으로 이격될 수 있다. 제1 내지 제4 주름진 구조들(110, 120, 130, 140)은 유닛 영역들(UR) 및 일면(100a)의 제1 내지 제4 측들(101, 102, 103, 104) 사이에 각각 제공될 수 있다. 다른 예로, 제1 내지 제4 주름진 구조들(110, 120, 130, 140) 중에서 적어도 어느 하나는 생략될 수 있다. 이하, 실시예들에 따른 주름진 구조들을 보다 자세히 설명한다.
도 2a 내지 도 2e에 도시된 바와 같이, 패키지 기판(100)은 서로 대향하는 일면(100a) 및 타면(100b)을 가질 수 있다. 제1 및 제2 주름진 구조들(110, 120)은 서로 대향하는 제1 면들(110a, 120a) 및 제2 면들(110b, 120b)을 각각 가질 수 있다. 제1 면들(110a, 120a)은 일면(100a)으로부터 연장되고, 제1 면들(110a, 120a)의 적어도 일부가 일면(100a)과 다른 평면에 제공될 수 있다. 제2 면들(110b, 120b)은 타면(100b)으로부터 연장되고, 제2 면들(110b, 120b)의 적어도 일부가 타면(100b)과 다른 평면에 제공될 수 있다. 제2 면들(110b, 120b)은 제1 면들(110a, 120a)과 대응되는 구조를 가질 수 있다. 예를 들어, 제2 면들(110b, 120b)은 제1 면들(110a, 120a)과 일정한 간격으로 이격될 수 있다. 제1 면들(110a, 120a)은 일면(100a)으로부터 리세스되고, 제2 면들(110b, 120b)은 타면(100b)으로부터 돌출될 수 있다. 이와 달리, 제1 면들(110a, 120a)은 일면(100a)으로부터 돌출되고, 제2 면들(110b, 120b)은 타면(100b)으로부터 리세스될 수 있다. 도 2a 내지 2e에 도시된 바와 같이, 제1 주름진 구조(110)의 두께(T2)는 제2 주름진 구조(120)의 두께(T3)와 실질적으로 동일할 수 있다. 주름진 구조들(110, 120)의 두께들(T2, T3)는 유닛 영역들(UR)의 두께(T1)와 실질적으로 동일할 수 있다. 예를 들어, 제1 면들(110a, 120a) 및 제2 면들(110b, 120b) 사이의 간격은 일면(100a) 및 타면(100b) 사이의 간격과 실질적으로 동일할 수 있다. 예를 들어, 본 명세서에서, 두께의 실질적 동일이란, 별도의 식각 공정 등이 수행되지 않은 상태에서의 두께의 오차범위를 포함한다. 제1 주름진 구조(110)의 제1 면(110a) 및 제2 면(110b)은 제2 주름진 구조(120)의 제1 면(120a) 및 제2 면(120b)과 실질적으로 동일한 형상 및 레벨을 가질 수 있으나, 이에 제한되지 않는다.
도시되지는 않았으나, 제3 및 제4 주름진 구조들(130, 140)의 형상은 제1 및 제2 주름진 구조들(110, 120)의 형상과 동일 또는 유사할 수 있다. 제3 및 제4 주름진 구조들(130, 140)의 두께는 유닛 영역들(UR)의 두께(T1) 및 주름진 구조들(110, 120)의 두께들(T2, T3)과 실질적으로 동일할 수 있다.
도 2a 내지 도 2c에 도시된 바와 같이, 제1 및 제2 주름진 구조들(110, 120)은 각진 단면을 가질 수 있다. 예를 들어, 도 2a와 같이, 제1 및 제2 주름진 구조들(110, 120)의 제1 면들(110a, 120a) 및 제2 면들(110b, 120b)은 각각 사각형(예를 들어, 직사각형)의 단면을 가질 수 있다. 예를 들어, 제1 및 제2 주름진 구조들(110, 120)은 일면(100a)과 수직한 부분들 및 상기 수직한 부분들을 잇고, 일면(100a)에 평행한 부분을 포함할 수 있다.
도 2b와 같이, 제1 및 제2 주름진 구조들(110, 120)은 삼각형 형상의 단면을 가질 수 있다. 제1 면들(110a, 120a)은 일면(100a)으로부터 경사진 부분들을 포함할 수 있다. 제2 면들(110b, 120b)은 타면(100b)으로부터 경사진 부분들을 포함할 수 있다. 경사진 부분들은 서로 만나 뾰족할 수 있다.
도 2c와 같이, 제1 및 제2 주름진 구조들(110, 120)은 다각형의 단면을 가질 수 있다. 예를 들어, 제1 면들(110a, 120a)은 일면(100a)으로부터 경사진 부분들 및 편평한 부분을 포함할 수 있다. 편평한 부분은 일면(100a)에 평행하고, 경사진 부분들의 양단을 이을 수 있다. 제2 면들(110b, 120b)은 제1 면들(110a, 120a)과 대응되는 형상을 가지며, 일면(100a)으로부터 경사진 부분들 및 편평한 부분을 포함할 수 있다.
도 2d와 같이, 제1 및 제2 주름진 구조들(110, 120)은 라운드진 단면을 가질 수 있다. 예를 들어, 제1 및 제2 주름진 구조들(110, 120)의 제1 면들(110a, 120a) 및 제2 면들(110b, 120b)은 호(arc) 형상을 가질 수 있다. 제2 면들(110b, 120b)은 제1 면들(110a, 120a)과 일정한 간격으로 이격되며, 제1 면들(110a, 120a)에 대응되는 형상을 가질 수 있다.
도 2e와 같이, 제1 및 제2 주름진 구조들(110, 120)은 경사진 단면을 가질 수 있다. 제1 및 제2 주름진 구조들(110, 120)에 의해, 패키지 기판(100)의 단면은 단차를 가질 수 있다. 예를 들어, 제1 주름진 구조(110)의 일측의 일면(100a)은 주름진 구조의 타측의 일면(100a)보다 낮은 레벨에 배치될 수 있다. 제2 주름진 구조(120)는 제1 주름진 구조(110)과 대응되는 형상을 가질 수 있다.
도 3a 내지 도 3d에 도시된 바와 같이, 제2 면(110b)은 제1 면(110a)과 일정한 간격으로 이격되어, 제1 주름진 구조(110)는 제1 방향(D1)을 따라 일정한 두께로 연장될 수 있다. 도시되지는 않았으나, 각각의 제2 내지 제4 주름진 구조들(120, 130, 140)은 일정한 두께로 연장될 수 있다. 도 3a에 도시된 바와 같이, 제1 주름진 구조(110)의 제1 면(110a) 및 제2 면(110b)은 각각 사각형(예를 들어, 직사각형)의 단면을 가질 수 있다. 이와 달리, 도 3b 내지 도 3d와 같이 제1 주름진 구조(110)의 제1 면(110a) 및 제2 면(110b)은 리세스된 부분들 및 돌출된 부분들의 조합을 포함할 수 있다. 제1 주름진 구조들(110)의 제1 면(110a)은 일면(100a)에 평행하거나 경사질 수 있다. 제1 주름진 구조들(110)의 제2 면(110b)은 타면(100b)에 평행하거나 경사질 수 있다. 제1 주름진 구조(110)의 단면은 이에 제한되지 않고, 다양한 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 대하여 설명한다.
도 4a 내지 도 7a는 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 평면들이다. 도 4b 내지 도 7b는 도 4a 내지 도 7a의 Ⅰ-Ⅰ 및 Ⅱ’-Ⅱ’ 선을 따라 각각 자른 단면도들이다. 도 4c는 일 실시예에 따른 주름진 구조의 형성 공정에 사용되는 몰드 장치를 개략적으로 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 및 도 4b를 참조하면, 유닛 영역들(UR) 및 주변 영역(PR)을 갖는 패키지 기판(100)이 준비될 수 있다. 유닛 영역들(UR) 각각은 앞서 도 1에서 설명한 바와 같이 칩 영역(UR1) 및 몰딩 영역(UR2)을 포함할 수 있다. 패드들(109)이 유닛 영역들(UR)에 제공될 수 있다. 주변 영역(PR)은 유닛 영역들(UR)을 둘러싸을 수 있다. 도 4b와 같이, 유닛 영역들(UR) 및 주변 영역(PR)의 일면(100a) 및 타면(100b)은 각각 편평한 상태일 수 있다. 유닛 영역들(UR)에서의 두께(T1)은 주변 영역(PR)의 두께와 동일할 수 있다.
도 4b에 도시된 바와 같이, 패키지 기판(100)이 그루브들(515)을 갖는 제1 몰드(510) 내에 배치될 수 있다. 제1 몰드(510)는 제1 플레이트(511) 및 상기 제1 플레이트(511) 상의 제2 플레이트(512)를 포함할 수 있다. 그루브들(515)은 제1 플레이트(511)의 상면 및 제2 플레이트(512)의 하면에 각각 형성될 수 있다. 도시되지는 않았으나, 제1 플레이트(511)의 상면 상의 그루브들(515)는 제2 플레이트(512)의 하면 상의 그루브들(515)와 중첩될 수 있다. 이 때, 주변 영역(PR)은 그루브들(515) 상에 제공되며, 유닛 영역들(UR)은 그루브들(515)로부터 옆으로 이격될 수 있다. 유닛 영역들(UR)은 제1 몰드(510)의 편평한 부분 상에 배치될 수 있다.
도 4c는 일 실시예에 따른 주름진 구조의 형성 공정에 사용되는 몰드 장치를 개략적으로 도시하였다.
도 4c를 참조하면, 몰드 장치(600)는 다이(610), 제1 가압부(620), 제2 가압부(630), 컨트롤러(640), 입력부(650), 및 인터페이스(660)를 포함할 수 있다. 제1 및 제2 가압부들(620, 630)이 다이(610) 상에 제공될 수 있다. 제1 가압부(620)는 컴프레서, 프로브, 밸브, 및 압력 센서를 포함할 수 있다. 제2 가압부(630)는 실린더, 밸브, 및 압력 센서를 포함할 수 있다. 컨트롤러(640)는 동작 컨트롤러(641) 및 프로그램 가능 논리 컨트롤러(PLC)(642)를 포함할 수 있다. 컨트롤러(640)는 입력부(650) 및/또는 인터페이스(660)로부터 신호를 전달받아, 제1 및 제2 가압부들(620, 630)의 동작을 제어할 수 있다. 인터페이스(660)는 인간-기계 인터페이스(HMI, human machine interface)를 포함할 수 있다.
도 5a 및 도 5b를 도 4c와 함께 참조하면, 제1 몰드(510)에 물리적 힘을 가하여, 주름진 구조들(110, 120, 130, 140)이 주변 영역(PR)에 형성될 수 있다. 예를 들어, 패키지 기판(100)이 배치된 제1 몰드(510)가 몰드 장치(600)의 다이(610) 상에 로딩될 수 있다. 제1 및 제2 가압부들(620, 630)이 컨트롤러(640)로부터 신호를 전달받아, 제1 몰드(510)에 물리적 힘을 가할 수 있다. 제1 몰드(510)는 패키지 기판(100)에 물리적 힘을 전달하여, 제1 내지 제4 주름진 구조들(110, 120, 130, 140)이 형성될 수 있다. 제1 내지 제4 주름진 구조들(110, 120, 130, 140)은 제1 몰드(510)의 그루브들(515)과 대응되는 형상을 가질 수 있다. 제1 내지 제4 주름진 구조들(110, 120, 130, 140)은 패키지 기판(100)의 일부가 구부러져 형성될 수 있다. 이에 따라, 도 5b에 도시된 바와 같이, 제1 및 제2 주름진 구조들(110, 120)의 제1 면들(110a, 120a)은 패키지 기판(100)의 일면(100a)으로부터 연장되며, 제2 면들(110b, 120b)은 타면(100b)으로부터 연장될 수 있다. 제1 면들(110a, 120a)은 일면(100a)과 다른 평면 상에 형성되고, 제2 면(110b, 120b)은 타면(100b)과 다른 평면 상에 형성될 수 있다. 도시되지는 않았으나. 제3 및 제4 주름진 구조들(130, 140)의 제1 면들 제2 면들은 각각 제1 및 제2 주름진 구조들(110, 120)의 제1 면들(110a, 120a) 및 제2 면들(110b, 120b)과 동일 또는 유사한 레벨에 배치될 수 있다.
주름진 구조들(110, 120, 130, 140)은 제1 몰드(510)를 사용한 성형 공정에 의해 형성됨에 따라, 패키지 기판(100)의 두께(T1)은 제1 주름진 구조(110)의 두께(T2) 및 제2 주름진 구조(120)의 두께(T3)와 실질적으로 동일할 수 있다.
제1 몰드(510)의 그루브들(515)의 개수, 위치 및 형상이 조절되어, 주름진 구조들(110, 120, 130, 140)의 개수, 위치, 및 형상이 제어될 수 있다. 주름진 구조들(110, 120, 130, 140)의 크기 및/또는 형상은 패키지 기판(100)의 제1 면(110a)을 덮는 물질(예를 들어, 솔더 레지스트)에 가해지는 스트레인에 의해 조절될 수 있다. 예를 들어, 주름진 구조들(110, 120, 130, 140)의 크기 및/또는 형상이 조절되어, 패키지 기판(100)의 일면(100a) 상에 크렉이 발생하는 것이 방지될 수 있다.
유닛 영역들(UR)은 그루브들(515)과 옆으로 이격 배치되어, 주름진 구조들(110, 120, 130, 140)이 유닛 영역들(UR)에 형성되지 않을 수 있다. 유닛 영역들(UR)의 일면(100a) 및 타면(100b)은 편평할 수 있다. 이후, 패키지 기판(100)은 다이(도 4c에서 610) 및 제1 몰드(510)로부터 언로딩될 수 있다. 형성된 제1 내지 제4 주름진 구조들(110, 120, 130, 140)은 앞서 도 2a 내지 도 3d의 예에서 설명한 바와 같은 단면을 가질 수 있다. 이에 따라, 도 1에서 설명한 패키지 기판(100)의 제조가 완성될 수 있다.
본 발명의 패키지 기판(100)은 비교적 얇은 두께를 가질 수 있다. 예를 들어, 패키지 기판(100)은 0.4.mm이하의 두께, 보다 상세하게는 0.1mm이하의 두께를 가질 수 있다. 패키지 기판(100)이 얇아질수록, 패키지 기판(100)의 강도(stiffness)가 감소할 수 있다. 예를 들어, 패키지 기판(100)의 강도는 패키지 기판(100)의 두께의 세제곱에 반비례할 수 있다. 패키지 기판(100)이 얇은 두께를 가짐에 따라, 반도체 패키지 제조 공정에서 패키지 기판(100)이 보다 쉽게 손상될 수 있다. 예를 들어, 패키지 기판(100)이 휘어질 수 있다. 패키지 기판(100)은 복수의 유닛 영역들(UR)을 포함할 수 있다. 하나의 패키지 기판(100)이 손상되면, 패키지 기판(100) 상에 배치된 복수의 반도체칩들(200)들의 손상을 초래할 수 있다. 본 발명의 주름진 구조들(110, 120, 130, 140)은 패키지 기판(100)의 일면(100a) 및 타면(100b)과 다른 평면 상에 제공될 수 있다. 도 5b와 같이, 제1 면들(110a, 120a) 및 제2 면들(110b, 120b)이 일면(100a) 및 타면(100b)의 중심면으로부터 이격될수록, 패키지 기판(100)의 두께가 증가하는 것과 유사한 효과가 발생할 수 있다. 이에 따라, 패키지 기판(100)의 강도가 증가되어, 패키지 기판(100)이 용이하게 핸들링될 수 있다. 도시되지는 않았으나, 제3 및 제4 주름진 구조들(130, 140)의 제1 면들 및 제2 면들도 제1 및 제2 주름진 구조들(110, 120)의 제1 면들(110a, 120a) 및 제2 면들(110b, 120b)과 동일 또는 유사한 효과를 나타낼 수 있다.
실시예에 따르면, 주름진 구조들(110, 120, 130, 140)은 제1 몰드(510)를 사용한 성형 공정에 용이하게 형성될 수 있다. 패키지 기판(100)은 절연막들(미도시) 및 절연막들 사이에 개재된 도전 패턴들(미도시)을 포함할 수 있다. 도전 패턴들은 구리와 같은 금속을 포함하며, 유닛 영역들(UR)뿐만 아니라 주변 영역(PR)에 제공될 수 있다. 이에 따라, 패키지 기판(100)의 주변 영역(PR)은 제1 몰드(510)에 의해 구부러질 수 있다. 주름진 구조들(110, 120, 130, 140)의 형성 공정은 식각 공정에 의해 형성되는 경우보다 단순화될 수 있다. 그러나, 주름진 구조들(110, 120, 130, 140)의 형성 방법은 성형 공정에 한정되지 않고, 다양할 수 있다.
도 6a 및 도 6b를 참조하면, 반도체칩들(200)이 패키지 기판(100)의 일면(100a) 상에 실장될 수 있다. 반도체칩들(200)은 칩 영역들(UR1) 상에 각각 제공될 수 있다. 반도체칩들(200)은 연결부들(210)을 통하여 패드들(109)과 전기적으로 연결될 수 있다. 연결부들(210)은 솔더볼 또는 범프의 형상을 가지며, 도전성 물질을 포함할 수 있다. 반도체칩들(200)은 다양한 방법으로 실장될 수 있다. 예를 들어, 반도체칩들(200)은 본딩 와이어들(미도시)을 사용하여 패드들(109)과 전기적으로 연결될 수 있다.
몰딩막(300)이 패키지 기판(100)의 일면(100a) 상에 형성되어, 반도체칩들(200)을 덮을 수 있다. 예를 들어, 도 6b에 도시된 바와 같이 패키지 기판(100)이 제2 몰드(520) 내에 제공될 수 있다. 제2 몰드(520)는 하부 플레이트(521) 및 상부 플레이트(522)를 포함할 수 있다. 하부 플레이트(521) 및 상부 플레이트(522) 사이에 캐비티(525)가 제공될 수 있다. 이 때, 유닛 영역들(UR)은 제2 몰드(520) 내의 캐비티(525)에 제공되며, 주변 영역(PR)은 제2 몰드(520)와 접촉할 수 있다. 주변 영역(PR)과 접촉하는 제2 몰드(520)의 면들은 편평할 수 있다. 예를 들어, 주변 영역(PR)과 접촉하는 상부 플레이트(522)의 하면 및 하부 플레이트(521)의 상면은 편평할 수 있다. 제2 몰드(520)가 가압되어, 주변 영역(PR)의 주름진 구조들(도 5a에서 110, 120, 130, 140)이 제거될 수 있다. 예를 들어, 주름진 구조들(도 5a에서 110, 120, 130, 140)이 가압에 의하여 편평해질 수 있다. 제1 면들(110a, 120a)은 일면(100a)과 실질적으로 동일한 면 상에 배치되고, 제2 면들(110b, 120b)은 타면(100b)과 실질적으로 동일한 면 상에 배치될 수 있다. 도시되지는 않았으나, 제3 및 제4 주름진 구조들(130, 140)의 제1 면들 및 제2 면들은 일면(100a) 및 타면(100b)과 각각 실질적으로 동일한 면 상에 배치될 수 있다.
제2 몰드(520)의 캐비티(525)로 에폭시계 몰딩 컴파운드(EMC)가 공급되어, 일면(100a)의 유닛 영역들(UR)을 덮을 수 있다. 몰딩막(300)이 유닛 영역들(UR) 상에 형성될 수 있다. 이와 달리, 일면(100a)의 주변 영역(PR)은 제2 몰드(520)에 의해 덮여있어, 몰딩막(300)은 주변 영역(PR) 상에 형성되지 않을 수 있다.
몰딩막(300)이 기판(100) 및 반도체칩들(200) 사이로 연결되어, 연결부들(210) 사이를 채울 수 있다. 이와 달리, 제2 몰드(520)의 형성에 앞서, 별도의 언더필막(미도시)이 기판(100) 및 반도체칩들(200) 사이에 더 형성될 수 있다.
도 7a 및 7b를 참조하면, 패키지 기판(100)을 쏘잉하여, 유닛 영역들(UR)을 서로 분리시킬 수 있다. 유닛 영역들(UR)은 각각 반도체 패키지들(1)을 형성할 수 있다. 도 7b와 같이, 반도체 패키지들(1)은 유닛 기판들(100u), 반도체칩들(200), 및 유닛 몰딩막들(300u)을 포함할 수 있다. 유닛 기판들(100u)은 쏘잉에 의하여 분리된 패키지 기판(도 6a 및 6b에서 100)의 유닛 영역들(도 6a 및 6b에서 UR)일 수 있다. 유닛 몰딩막(300u)은 패키지 기판(도 6a 및 6b에서 100)의 쏘잉에 의하여 분리된 몰딩막(도 6a 및 6b에서 300)의 부분들일 수 있다. 열 방출부(미도시)가 반도체칩(200) 상에 더 제공될 수 있다. 열 방출부(미도시)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)를 포함할 수 있다.
반도체칩들(200) 및 몰딩막(300)이 형성된 패키지 기판(100)이 주름진 구조들(110, 120, 130, 140)을 가지는 경우, 몰딩막(300) 형성의 후속 공정에서 패키지 기판(100)의 핸들링이 용이하지 않을 수 있다. 본 발명에 따르면, 앞서 도 6a 및 도 6b에서 설명한 바와 같은 몰딩막(300) 형성 공정에 의해, 몰딩막(300)이 형성된 패키지 기판(100)은 주름진 구조들(110, 120, 130, 140)이 제공되지 않을 수 있다. 예를 들어, 패키지 기판(100)의 일면(100a) 및 타면(100b)은 편평할 수 있다. 이에 따라, 몰딩막(300) 형성의 후속 공정, 예를 들어, 패키지 기판(100)의 운반 및/또는 패키지 기판(100)의 쏘잉 공정 등에서, 패키지 기판(100)이 용이하게 핸들링 될 수 있다.
이하, 다른 실시예들에 따른 반도체 패키지를 설명한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 단수개의 반도체 패키지에 대하여 설명한다.
도 8을 참조하면, 반도체 패키지(1)가 모기판(10) 상에 실장될 수 있다. 반도체 패키지(1)는 앞서 도 4a 내지 도 7b의 예에서 설명한 바와 같이 제조된 반도체 패키지들 중에서 어느 하나일 수 있다. 예를 들어, 반도체 패키지(1)는 유닛 기판(100u), 반도체칩(200), 및 유닛 몰딩막(300u)을 포함할 수 있다. 유닛 기판(100u)은 도 1 내지 도 3d의 패키지 기판(100)의 유닛 영역들(UR) 중에서 어느 하나에 해당할 수 있다. 다른 예로, 모기판(10)은 앞서 도 1 내지 도 3d에서 설명한 바와 같은 패키지 기판(100)의 유닛 영역들(UR) 중에서 어느 하나에 해당할 수 있다.
이하, 본 발명의 다른 실시예들에 따른 패키지 기판을 설명한다.
도 9a 내지 도 9h는 실시예들에 따른 패키지 기판들을 도시한 평면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9a 내지 도 9h를 참조하면, 패키지 기판(100)은 앞서 설명한 바와 같이 그 일면(100a) 상에 제공된 유닛 영역들(UR) 및 주변 영역(PR)을 가질 수 있다. 주름진 구조들(110, 120, 130, 140)이 주변 영역(PR)에 제공될 수 있다. 주름진 구조들(110, 120, 130, 140)은 앞서 도 2a 내지 3d의 예들 중에서 어느 하나와 같은 단면을 가질 수 있으나, 이에 제한되지 않는다.
도 9a를 참조하면, 제1 및 제2 주름진 구조들(110, 120)은 제1 방향(D1)으로 연장되는 제1 부(111, 121) 및 제1 부(111, 121)의 양단에서 제2 방향(D2)을 따라 연장되는 제2 부들(112, 122)을 각각 가질 수 있다. 예를 들어, 제1 주름진 구조(110)의 제1 부(111)는 유닛 영역들(UR) 및 제1 측(101) 사이에서 제공될 수 있다. 제1 주름진 구조(110)의 제2 부들(122)은 제1 부(111)의 양단과 연결되며, 각각 유닛 영역들(UR) 및 제3 측(103) 사이 및 유닛 영역들(UR) 및 제4 측(104) 사이에 제공될 수 있다. 제2 주름진 구조(120)는 제1 주름진 구조(110)와 대칭되는 형상을 가질 수 있다.
제1 측(101) 및 제2 측(102)은 일면(100a)의 장축 방향의 양측에 해당할 수 있다. 반도체 패키지의 제조 과정에서, 제1 측(101) 및/또는 제2 측(102)에 인접한 영역들이 패키지 기판(100)의 다른 영역보다 휘어질 수 있다. 실시예에 따르면, 제1 및 제2 주름진 구조들(110, 120)이 제1 측(101) 및 제2 측(102)에 인접하여 제공됨에 따라, 패키지 기판(100)의 휘어짐이 보다 방지될 수 있다.
도 9b를 참조하면, 평면적 관점에서, 주름진 구조들(110, 120, 130, 140)은 각진 요철 형상을 가질 수 있다. 예를 들어, 제1 주름진 구조(110) 및 제2 주름진 구조(120)는 제1 방향(D1)으로 연장되는 장축을 가질 수 있다. 제1 및 제2 주름진 구조들(110, 120)은 제1 방향(D1)으로 연장된 제1 부들(111, 121) 및 상기 제1 부들(111, 121)과 연결되며 제2 방향(D2)으로 연장된 제2 부들(112, 122)을 포함할 수 있다. 제3 및 제4 주름진 구조들(130, 140)은 제1 주름진 구조(110)의 90도 또는 270도 대칭된 형상과 유사한 형상을 가질 수 있다. 예를 들어, 제3 및 제4 주름진 구조들(130, 140)은 제1 방향(D1)으로 연장되는 제1 부들(131a, 141a) 및 상기 제1 부들(131a, 141a)과 연결되며 제2 방향(D2)으로 연장되는 제2 부들(132a, 142a)을 가질 수 있다. 다른 예로, 제1 내지 제4 주름진 구조들(110, 120, 130, 140) 중에서 적어도 하나는 생략될 수 있다.
도 9c를 참조하면, 평면적 관점에서, 주름진 구조들(110, 120, 130, 140)은 싸인 함수와 같은 굴곡진 요철을 가질 수 있다. 제1 내지 제4 주름진 구조들(110, 120, 130, 140)은 유닛 영역들(UR) 및 제1 내지 제4 측들(101, 102, 103, 104) 사이에 각각 제공될 수 있다. 제1 및 제2 주름진 구조들(110, 120)은 제1 방향(D1)으로 연장되는 장축을 가질 수 있다. 제1 및 제2 주름진 구조들(110, 120)은 제1 방향(D1)으로 파동이 진행하는 물결 형상을 가질 수 있다. 제3 및 제4 주름진 구조들(130, 140)은 제2 방향(D2)으로 연장되는 장축을 가지고, 제2 방향(D2)으로 파동이 진행하는 물결 형상을 가질 수 있다.
도 9d 내지 도 9f를 참조하면, 제1 내지 제4 주름진 구조들(110, 120, 130, 140) 중에서 어느 하나는 복수개로 제공될 수 있다. 도 9d에 도시된 바와 같이, 제1 주름진 구조들(110) 및 제2 주름진 구조들(120)은 복수 개로 제공될 수 있다. 예를 들어, 제1 주름진 구조들(110)은 제1 측(101)과 인접하며, 제1 방향(D1)을 따라 나란하게 배열된 열을 이룰 수 있다. 제2 주름진 구조들(120)은 제2 측(102)과 인접하며, 제1 방향(D1)을 따라 나란하게 배열된 열을 이룰 수 있다. 제3 및 제4 주름진 구조들(130, 140)은 앞서 도 1에서 설명한 바와 동일할 수 있다.
도 9e를 참조하면, 제1 내지 제4 주름진 구조들(110, 120, 130, 140)은 각각 복수 개로 제공될 수 있다. 제1 및 제2 주름진 구조들(110, 120)은 각각 제1 측(101) 및 제2 측(102)과 인접하며, 제1 방향(D1)을 따라 각각 나란하게 배열된 열들을 이룰 수 있다. 제3 및 제4 주름진 구조들(130, 140)은 제3 및 제4 측들(103, 104)과 인접하며, 각각 제2 방향(D2)을 따라 나란하게 배열된 열을 이룰 수 있다. 제4 주름진 구조(140)들은 제4 측(104)과 인접하며, 제2 방향(D2)을 따라 나란하게 배열된 열을 이룰 수 있다. 다른 예로, 주름진 구조들 중에서 어느 하나는 생략될 수 있다. 제1 내지 4 주름진 구조들(110, 120, 130, 140) 각각은 A영역에 확대 도시한 것과 같은 육면체 형상을 가지거나, B 영역에 확대 도시한 것과 같은 핀 포인트 형상을 가질 수 있다. 핀 포인트 형상은 육면체 구조 및 상기 육면체 구조 상의 피라미드 구조를 포함할 수 있다.
도 9f에 도시된 바와 같이, 제1 내지 제4 주름진 구조들(110, 120, 130, 140)은 각각 복수개로 제공될 수 있다. 예를 들어, 제1 주름진 구조들(110)은 제1 방향(D1)을 따라 서로 나란하게 연장될 수 있다. 제2 주름진 구조들(120)은 제2 측(102)에 인접하며, 제1 방향(D1)을 따라 서로 나란하게 연장될 수 있다. 제3 주름진 구조들(130)은 제3 측(103)에 인접하며, 제2 방향(D2)을 따라 서로 나란하게 연장될 수 있다. 제4 주름진 구조들(140)은 제4 측(104)에 인접하며, 제2 방향(D2)을 따라 서로 나란하게 연장될 수 있다. 이와 달리, 제1 내지 제4 주름진 구조들(110, 120, 130, 140) 중에서 일부는 단수개로 제공되고, 일부는 복수개로 제공될 수 있다.
도 9g를 참조하면, 제1 내지 제4 주름진 구조들(110, 120, 130, 140)이 제1 내지 제4 측들(101, 102, 103, 104)에 각각 인접하여 배치될 수 있다. 제1 내지 제4 주름진 구조들(110, 120, 130, 140)의 평면적 배치 및 형상은 앞서 도 1에서 설명한 바와 동일할 수 있다. 주변 영역(PR)은 유닛 영역들(UR) 및 제1 내지 제4 측들(101, 102, 103, 104) 사이뿐만 아니라, 유닛 영역들(UR) 사이에 제공될 수 있다. 제5 내지 제7 주름진 구조들(105, 106, 107)이 유닛 영역들(UR) 사이의 주변 영역(PR)에 배치될 수 있다. 제5 주름진 구조(150)는 유닛 영역들(UR) 사이에 제공되며, 제2 방향(D2)과 나란하게 연장될 수 있다. 제6 및 제7 주름진 구조들(105, 106, 107)은 유닛 영역들(UR) 사이에서 제1 방향(D1)과 나란하게 연장될 수 있다. 제6 주름진 구조들(160)은 제3 내지 제5 주름진 구조들(130, 140, 150)과 이격될 수 있다. 다른 예로, 제6 주름진 구조들(160)은 서로 연결되어 단수개로 제공되거나, 제3 내지 제5 주름진 구조(130, 140, 150) 중에서 적어도 하나와 연결될 수 있다. 이와 달리, 제5 내지 제7 주름진 구조들(150, 160, 170) 중에서 적어도 하나는 생략될 수 있다. 또 다른 예로, 제1 내지 제4 주름진 구조들(110, 120, 130, 140)은 도 9b 내지 도 9f에서 설명한 바와 같은 형상 및 배치를 가질 수 있으나, 이에 제한되지 않는다. 실시예에 따르면, 제5 내지 제7 주름진 구조들(150, 160, 170)이 유닛 영역들(UR) 사이에 더 제공됨에 따라, 패키지 기판(100)의 강도가 더욱 증가할 수 있다.
도 9h를 참조하면, 제1 내지 제4 주름진 구조들(110, 120, 130, 140)이 제1 내지 제4 측들(101, 102, 103, 104)에 각각 인접하여 배치될 수 있다. 제1 및 제4 주름진 구조들(110, 120)의 평면적 배치 및 형상은 앞서 도 1에서 설명한 바와 동일할 수 있다. 주변 영역(PR)은 유닛 영역들(UR) 및 제1 내지 제4 측들(101, 102, 103, 104) 사이뿐만 아니라, 유닛 영역들(UR) 사이에 제공될 수 있다. 제5 내지 제7 주름진 구조들(105, 106, 107)이 유닛 영역들(UR) 사이의 주변 영역(PR)에 배치될 수 있다. 제5 및 제6 주름진 구조들(105, 106)의 평면적 배치 및 형상은 앞서 도 9g에서 설명한 바와 동일할 수 있다.
제3 내지 제5 주름진 구조들(130, 140, 150)은 유닛 영역들(UR)사이로 연장된 부분들(133a, 143a, 153a)을 가질 수 있다. 제3 내지 제5 주름진 구조들(130, 140, 150)의 연장된 부분들(133a, 143a, 153a)의 평면적 형상 및 배치는 다양할 수 있다. 다른 예로, 제3 내지 제5 주름진 구조들(130, 140, 150)의 연장된 부분들(133a, 143a, 153a) 중에서 어느 하나는 생략될 수 있다. 또 다른 예로, 제1, 제2, 제6, 및 제7 주름진 구조들(110, 120, 160, 170) 중에서 적어도 하나는 유닛 영역들(UR)사이로 연장된 부분을 더 포함할 수 있다.
<응용예>
도 10a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다. 도 10b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 10a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 실시예의 반도체 패키지를 포함할 수 있다.
도 10b를 참조하면, 정보 처리 시스템(1300)은 본 실시예의 반도체 패키지를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 8의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 패키지 기판에 있어서,
    상기 패키지 기판의 일면 상에 제공된 복수의 유닛 영역들; 및
    상기 일면 상에서 상기 유닛 영역들을 둘러싸며 제공되고, 주름진 구조를 포함하는 주변 영역을 포함하되,
    상기 주름진 구조의 제1 면은 상기 일면으로부터 연장되고, 상기 제1 면은 상기 일면과 다른 레벨에 배치되고,
    상기 유닛 영역들은 쏘잉될 영역에 의해 정의되고,
    상기 유닛 영역들 각각은 복수의 도전성 패드들을 포함하는 패키지 기판.
  2. 제1 항에 있어서,
    상기 주름진 구조는 상기 일면과 대향되는 타면으로부터 연장되는 제2 면을 가지되,
    상기 제2 면은 상기 타면과 다른 레벨에 배치되는 패키지 기판.
  3. 제2 항에 있어서,
    상기 주름진 구조의 상기 제1 면은 상기 일면으로부터 리세스되며,
    상기 주름진 구조의 상기 제2 면은 상기 타면으로부터 돌출된 패키지 기판.
  4. 제2 항에 있어서,
    상기 제1 면 및 상기 제2 면 사이의 간격은 상기 일면 및 상기 타면 사이의 간격과 동일한 패키지 기판.
  5. 제1 항에 있어서,
    상기 주름진 구조는 경사를 가지고, 상기 주름진 구조의 일측의 상기 일면은 상기 주름진 구조의 타측의 상기 일면보다 낮은 레벨에 배치된 패키지 기판.
  6. 제1 항에 있어서,
    상기 주름진 구조는 제1 방향을 따라 연장되는 장축을 가지며,
    상기 제1 방향에서, 상기 주름진 구조는 동일한 두께를 갖는 패키지 기판.
  7. 제1 항에 있어서,
    상기 주름진 구조는 복수 개로 제공되며, 상기 주름진 구조들은 서로 동일한 두께를 갖는 패키지 기판.
  8. 패키지 기판에 있어서,
    상기 패키지 기판의 일면 상에 제공된 복수의 유닛 영역들; 및
    상기 일면 상에서 상기 유닛 영역들을 둘러싸며 제공되고, 주름진 구조를 포함하는 주변 영역을 포함하되,
    상기 주름진 구조의 제1 면은 상기 일면으로부터 연장되고, 상기 제1 면은 상기 일면과 다른 레벨에 배치되고,
    상기 주름진 구조는 복수 개로 제공되며, 상기 주름진 구조들은 상기 일면의 제1 측 및 상기 유닛 영역들 사이에 배치되는 패키지 기판.
  9. 패키지 기판에 있어서,
    상기 패키지 기판의 일면 상에 제공된 복수의 유닛 영역들; 및
    상기 일면 상에서 상기 유닛 영역들로부터 옆으로 이격되고, 상기 유닛 영역들로부터 연장되어, 상기 유닛 영역들과 다른 평면 상에 제공된 주름진 구조를 포함하고,
    상기 주름진 구조의 제1 면은 상기 일면으로부터 연장되고, 상기 제1 면은 상기 일면과 다른 레벨에 배치되며,
    상기 유닛 영역들 각각은 칩 영역 및 상기 칩 영역을 둘러싸는 몰딩 영역을 가지고,
    평면적 관점에서, 상기 유닛 영역들은 상기 주름진 구조와 중첩되지 않는 패키지 기판.
  10. 제9 항에 있어서,
    상기 주름진 구조의 두께는 상기 유닛 영역의 두께와 동일한 패키지 기판.
  11. 제 9항에 있어서,
    상기 주름진 구조는 상기 일면으로부터 리세스되고, 상기 일면과 대향되는 타면으로부터 돌출되는 패키지 기판.
  12. 패키지 기판에 있어서,
    상기 패키지 기판의 일면 상에 제공된 복수의 유닛 영역들; 및
    상기 일면 상에서 상기 유닛 영역들로부터 옆으로 이격되고, 상기 유닛 영역들로부터 연장되어, 상기 유닛 영역들과 다른 평면 상에 제공된 주름진 구조를 포함하고,
    상기 유닛 영역들 각각은 칩 영역 및 상기 칩 영역을 둘러싸는 몰딩 영역을 가지고,
    상기 주름진 구조는 상기 유닛 영역들 사이에 제공되는 패키지 기판.
  13. 제9 항에 있어서,
    상기 주름진 구조는:
    상기 유닛 영역들 및 상기 일면의 제1 측 사이에 제공되는 제1 주름진 구조; 및
    상기 유닛 영역들 및 상기 일면의 제2 측 사이에 제공되는 제2 주름진 구조를 포함하되,
    상기 제2 측은 상기 제1 측과 대향되며, 상기 일면의 단축 방향과 평행한 패키지 기판.
  14. 그 일면 상에 복수의 패키지 유닛 영역들 및 상기 패키지 유닛 영역들을 둘러싸는 주변 영역을 갖는 패키지 기판을 제공하되, 상기 패키지 유닛 영역들 각각은 칩 영역 및 상기 칩 영역을 둘러싸는 몰딩 영역을 가지는 것;
    상기 패키지 유닛 영역들의 상기 칩 영역들 상에 각각 반도체칩들을 실장하는 것;
    상기 패키지 기판 상에 몰딩막을 형성하여, 상기 반도체칩들을 덮는 것; 및
    상기 패키지 기판을 쏘잉하여, 상기 패키지 유닛 영역들을 서로 분리시키는 것을 포함하되,
    상기 패키지 기판은 상기 패키지 기판의 상기 일면 상에서 상기 주변 영역에 배치된 주름진 구조를 포함하는 반도체 패키지 제조방법.
  15. 제14 항에 있어서,
    상기 주름진 구조는 상기 일면 및 상기 일면과 대향하는 타면이 구부러져 형성되는 반도체 패키지 제조방법.
  16. 삭제
  17. 제14 항에 있어서,
    상기 주름진 구조는 상기 패키지 유닛 영역들과 옆으로 이격되며, 평면적 관점에서, 상기 패키지 유닛 영역들과 중첩되지 않고, 상기 주름진 구조의 제1 면은 상기 일면으로부터 연장되고, 상기 제1 면은 상기 일면과 다른 레벨에 배치되는 반도체 패키지 제조방법.
  18. 제14 항에 있어서,
    상기 몰딩막을 형성하는 것은:
    상기 패키지 기판을 캐비티를 갖는 몰딩용 몰드에 배치하되, 상기 패키지 유닛 영역들은 캐비티 내에 제공되고, 상기 주름진 구조들은 상기 몰딩용 몰드에 접촉하는 것; 및
    상기 몰딩용 몰드를 눌러, 상기 주름진 구조들을 제거하는 것을 더 포함하는 반도체 패키지 제조방법.
  19. 제14 항에 있어서
    상기 주름진 구조는 상기 패키지 유닛 영역들 및 상기 일면의 일측 사이에 형성되는 반도체 패키지 제조방법.
  20. 그 일면 상에 복수의 패키지 유닛 영역들 및 상기 패키지 유닛 영역들을 둘러싸는 주변 영역을 갖는 패키지 기판을 제공하는 것; 및
    상기 패키지 기판의 상기 주변 영역의 상기 일면 상에 물리적 힘을 가하여, 주름진 구조를 형성하는 것을 포함하되,
    상기 주름진 구조는 상기 일면으로부터 상기 일면과 다른 평면 상으로 연장되고,
    상기 주름진 구조는 상기 패키지 유닛 영역들 사이에 형성되는 기판 제조방법.
  21. 제20 항에 있어서,
    상기 주름진 구조를 형성하는 것은:
    상기 패키지 기판을 그루브들을 갖는 몰드 내에 배치시키되, 상기 패키지 기판의 상기 주변 영역은 상기 그루브들 상에 배치되는 것; 및
    상기 패키지 기판이 배치된 상기 몰드를 눌러, 상기 주변 영역을 구부리는 것을 포함하는 기판 제조방법.
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