KR20180045842A - 칩 패키징 구조 및 관련된 인너 리드 본딩 방법 - Google Patents

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Abstract

칩 패키징 구조는 칩 및 막 기판(film substrate)을 포함한다. 칩은 금 범프(gold bump)와 함께 형성되고, 막 기판은 인너 리드(inner lead)와 함께 형성되며, 금 범프는 제1 본딩 표면 및 복수의 측벽을 포함한다. 금 범프는 공정 재료 커버리지 층을 통해 인너 리드에 전기적으로 연결되어 있고, 제1 본딩 표면과 복수의 측벽 중 적어도 하나의 측벽은 공정 재료 커버리지 층에 의해 덮힌다.

Description

칩 패키징 구조 및 관련된 인너 리드 본딩 방법{CHIP PACKAGING STRUCTURE AND RELATED INNER LEAD BONDING METHOD}
본 출원은 2016년 10월 25일에 출원된 미국 가출원 No. 62/412,825에 대한 우선권을 주장하는 바이며, 이 문헌의 내용은 본 명세서에 원용되어 포함된다.
본 발명은 칩 패키징 구조 및 관련된 리드 본딩 방법에 관한 것으로서, 구체적으로는 칩 패키징 구조 및 비-매립형 본딩(non-embedded bonding)을 사용한 관련된 인너 리드 본딩 방법에 관한 것이다.
칩 온 필름(chip on film: COF) 패키징은 와이어 본딩을 대체하기 위한, 막 기판(film substrate)에 플립 칩 본딩(flip chip bonding)을 수행하는 기술이다. COF 패키징을 통해, 막 기판은 칩의 베이스 기판으로서 사용될 수 있고, 칩의 금 범프(gold bump)는 인너 리드 본딩의 수행에 의해 막 기판의 리드에 연결될 수 있으며, 칩 및 관련된 전자 소자들이 막 기판에 직접 배치될 수 있다. 따라서 종래의 인쇄 회로 보드는 막 기판으로 대체될 수 있고, 이에 의해 작고, 가볍고, 컴팩트한 설계가 얻어질 수 있다.
칩 성능(예를 들어 높은 해상도 및 채널 개수)의 요구사항을 충족시키고 더욱 컴팩트한 설계를 위해, 리드 본딩은 높은 핀 카운트(high pin count) 및 미세 피치(fine pitch) 설계의 과제를 가지고 있다. 인너 리드 본딩에 대한 미세 피치의 정밀성을 고려한, 리드 크기, 금 범프 크기, 공정 재료, 본딩 응력(stress) 및 용접 온도와 같은 파라미터는, 리드와 금 범프 사이의 좋은 전도성, 기계적 본딩 및 신뢰성을 얻기 위한 분석 및 최적화에 고려되어야 한다.
도 1은 리드 본딩을 수행하는 칩 패키징 구조(1)의 XZ 평면으로의 (Y 방향에 따른) 제1 투시도이다. 칩 패키징 구조(1)는 칩(10), 금 범프(11), 리드(12) 및 막 기판(13)을 포함한다. 칩(10)은 다이(100), 적어도 하나의 패드(101) 및 패시베이션 층(passivation layer)(102)을 포함한다.
패드(101)는 다이(100)에 전기적으로 연결되고, 다이(100)의 신호 채널로서 사용된다. 다이(100)는 패시베이션 층(102)에 의해 덮여있고, 패시베이션 층(102)은, 패드(101) 및 금 범프(11) 사이의 연결 경로로서 사용되는 패시베이션 개구(103)를 갖도록 형성된다. 패시베이션 개구(103)의 구조 설계에서, 금 범프(11)가 액체 상태가 되도록 가열되어 칩(10) 상에 형성될 때, 액체 상태의 금 범프(11)는 중공(hollow)(113)을 갖도록 형성되고, 패시베이션 개구(103)의 영역은 중공(113) 영역과 전체 표면의 비율(예를 들어 95%)과 연관된다. 반면에, 리드(12)는 막 기판(12) 상에 형성되고 그리고 평평한 표면을 갖도록 형성된다.
금 범프(11) 및 리드(12)는 열 압축 본딩(thermo-compression bonding)을 통해 함께 납땜(solder)된다. 이에 더하여, 금 범프(11)의 중공(113)과 리드(12)에 대한 접촉 면적을 최대화하기 위해, 열 압축 본딩을 수행할 때 압력(pressure) 또는 응력(stress)이 리드(12)에 가해지고 리드(12)가 금 범프(11)에 매립되게 한다. 따라서 리드(12)는 금 범프(11)의 중공(113)에 단단하게 본딩되고, 이는 금 범프(11)와 리드(12) 사이의 본딩 강도가, 칩 패키징 구조(1)의 수송 또는 처리 실패로 인해 야기되는 접촉 손실 및 부실한 접촉을 회피할 수 있게 한다. 그러나, 열 압축 본딩은, 칩 패키징 구조(1)에 생산량을 감소시키는 피해 리스크를 야기한다. 예를 들어, 가해지는 압력 또는 응력이 패드(101), 패시베이션 층(102) 및 다이(100)와 같은 금 범프(11) 아래의 소자에 피해를 줄 수 있고, 이는 칩 패키징 구조(1)에 피해를 야기한다.
이에 더하여, 금 범프(11)의 폭은, 본딩 강도를 보장하기 위해 리드(12)가 금 범프(11)에 확실하게 매립될 수 있도록 리드(12)의 폭보다 더 커야한다. 그러나 금 범프(11)의 더 넓은 폭은 단위 영역당 채널의 개수를 감소시키고, 금 범프(11)의 재료 사용량을 증가시키며, 이는 제조 비용을 증가시킨다.
따라서, 상술한 요구 조건들을 충족시킬 수 있는 칩 패키징 구조 및 관련된 리드 본딩 방법이 제공되어야할 필요가 있다.
본 발명의 목적은 상술한 요구 조건들을 충족시킬 수 있는 칩 패키징 구조 및 관련된 리드 본딩 방법을 제공하기 위한 것이다.
본 발명은 금 범프(gold bump)와 함께 형성되는, 칩 및 리드(lead)와 함께 형성되는 막(film) 기판을 포함하는 칩 패키징 구조(chip packaging structure)를 개시하고, 여기서 금 범프는 제1 본딩 표면 및 복수의 측벽을 포함하고, 금 범프는 공정 재료 커버리지(eutectic material coverage)를 통해 리드에 전기적으로 연결되며, 복수의 측벽 중 적어도 하나와 제1 본딩 표면은 상기 공정 재료 커버리지에 의해 덮힌다.
본 발명은 또한 칩 패키징 구조에 대한 리드 본딩 방법을 개시하고, 여기서 칩 패키징 구조는 칩 및 막 기판을 포함하고, 리드 본딩 방법은, 막 기판의 리드와 칩의 금 범프의 제1 본딩 표면이 접촉하도록 하는 단계; 금 범프 및 리드 사이에 공정 재료 커버리지를 형성하는 온도 범위로 금 범프와 리드를 가열하는 단계; 및 금 범프의 복수의 측벽 중 적어도 하나, 제1 본딩 표면 및 제2 본딩 표면이 공정 재료 커버리지에 의해 덮히도록 미리 결정된 기간 동안 기다리는(holding on) 단계를 포함한다.
본 발명은 금 범프의 표면에 형성되는 공정 재료 커버리지(24)에 발생하는 모세관 현상(capillary effect)을 이용하고, 이는 공정 재료 커버리지가 가해지는 임의의 압력 없이 본딩 표면과 금 범프의 적어도 하나의 측벽으로 흐를 수 있게 하고, 이는 공정 재료 커버리지의 영역을 증가시킨다. 따라서, 본 발명은 리드 및 금 범프 사이의 본딩 강도를 증가시키고, 본딩 임피던스를 감소시키며, 변형에 대한 저항을 강화하고, 구조 무손상을 보장하고, 그리고 단락 위험을 감소시키는 비-매립 본딩을 구현할 수 있다. 이에 더하여, 본 발명의 칩 패키징 구조에서, 리드 및 금 범프의 크기가 감소하여, 미세 피치(fine pitch)를 형성하고, 포팅 글루 유동성(potting glue fluidity)을 증가시키며, 열 방사를 위한 공간을 증가시키고, 재료 사용을 절약하며, 패키징 정밀도(저항력)를 증가시키며, 테스트 키의 거친 부분(burr)에 의한 단락 위험을 감소시킬 수 있다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면에 도시된 바람직한 실시예에 대한 이하의 상세한 설명을 읽은 후에 본 기술분야의 통상의 기술자에게 명백해질 것이다.
도 1은 리드 본딩을 수행하는 칩 패키징 구조의 XZ 평면으로의 (Y 방향을 따른) 제1 투시도이다.
도 2는 본 발명의 실시예에 따른 리드 본딩을 수행하는 칩 패키징 구조의 XZ 평면으로의 (Y 방향을 따른) 제1 투시도이다.
도 3은 본 발명의 실시예에 따른 리드 본딩 후의 스트레치(stretch) 실험 결과를 도시한다.
도 4는 본 발명의 실시예에 따른, 도 2의 리드 본딩을 수행하는 칩 패키징 구조의 YZ 평면으로의 (X 방향에 따른) 제2 투시도이다.
도 5는 본 발명의 실시예에 따른, 도 2의 칩 패키징 구조의 (Z 방향에 따른) 제3 투시도이다.
도 6은 리드 폭 및 구부림 횟수(bending time) 사이의 예시적인 관계 차트를 도시한다.
도 7은 금 범프 및 리드의 두 개의 공간 구성 간의 비교를 도시한다.
도 8은 종래 기술에 따른 도 1의 칩 패키징 구조의 XZ 평면으로의 뒤집힌 제1 투시도이다.
도 9는 본 발명의 실시예에 따른 도 2의 칩 패키징 구조의 XZ 평면으로의 뒤집힌 제1 투시도이다.
도 10은 도 1의 종래의 칩 패키징 구조의 전 방향성 도면이다.
도 11은 본 발명의 실시예에 따른 도 2의 칩 패키징 구조의 전 방향성 도면이다.
도 12는 본 발명의 실시예에 따른 칩 패키징 구조의 XZ 평면으로의 (Y 방향에 따른) 제1 투시도이다.
도 13은 본 발명의 실시예에 따른 리드 본딩 프로세스의 흐름도이다.
도 2는 본 발명의 실시예에 따른, 리드 본딩을 수행하는 칩 패키징 구조의 XZ 평면으로의 (Y 방향에 따른) 제1 투시도이다. 칩 패키징 구조(2)는 칩(20), 금 범프(21), 리드(22) 및 막 기판(23)을 포함한다. 칩(20)은 다이(200), 적어도 하나의 패드(201), 및 패시베이션 층(202)을 포함한다. 리드(22)는 막 기판(23) 상에 형성된다.
금 범프(21)는 Y 방향을 따라서 연장하고, 제1 본딩 표면(211) 및 복수의 측벽을 포함한다. 복수의 측벽 각각은 제1 본딩 표면(211)에 연결되고 금 범프(21)의 표면이다. 리드(22)는 Y 방향을 따라서 연장하고, 제2 본딩 표면(221)을 포함한다. 금 범프(21)의 제1 본딩 표면(211)은 리드(22)의 제2 본딩 표면(221)을 마주보고, 금 범프(21)와 리드(22)를 본딩한다. 예를 들어, 리드(22)의 제2 본딩 표면(221)은 -Z 방향을 바라보고, 금 범프(21)의 제1 본딩 표면(211)과 본딩된다.
패드(201)는 다이(200)에 전기적으로 연결되고 다이(200)의 신호 경로로서 사용된다. 다이(200)는 패시베이션 층(202)에 의해 덮여있고, 패시베이션 층(202)은, 패드(201)과 금 범프(21) 사이의 연결 경로로서 사용되는 패시베이션 개구(203)를 갖도록 형성된다. 주목할 점은, 도 1의 패시베이션 개구(103)와 비교하여, 패시베이션 층(202)의 패시베이션 개구(203)의 (XY 평면 상의) 영역이 감소된 것에 의해 금 범프(21)의 중공(213)과 전체 면적의 비율이 감소하고(예를 들어 5%), 따라서 금 범프(21)의 제1 본딩 표면(211)이 평면에 가깝도록 거의 평평할 수 있다. 반면에, 리드(22)는 평평한 표면을 갖도록 막 기판 (23) 상에 형성된다.
공정 재료 커버리지(eutectic material coverage: EMC)(24)가 금 범프(21)와 리드(22) 사이에 형성되고, 금 범프(21)의 부분과 리드(22)의 부분이, 공정 재료, 금 및 구리(리드)의 합금을 형성하기 위한 시간 동안 가열되는 것에 의해 공정 재료 커버리지(24)와 결합된다. 금 범프(21)의 제1 본딩 표면(211)이 거의 평면이고 중공(213)이 공정 재료 커버리지(24)에 의해 채워질 수 있으므로, 금 범프(21)는 공정 재료 커버리지(24)를 통해 리드(22)에 전기적으로 연결될 수 있고, 제1 본딩 표면(211), 제2 본딩 표면(221) 및 복수의 측벽 중 적어도 하나의 측벽은 공정 재료 커버리지(24)에 의해 덮여있다.
금 범프(21)의 복수의 측벽은 제1 측벽(212_L) 및 제2 측벽(211_R)을 포함한다. 제1 측벽(212_L) 및 제2 측벽(211_R)은 YZ 평면에 평행하고, 그리고 제1 본딩 표면(221)(예를 들어 XY 표면) 및 X 방향에 수직이다. 제1 측벽(212_L) 및 제2 측벽(211_R)은 공정 재료 커버리지(24)에 의해 덮여있다. 이러한 구조에서, 금 범프(21)와 리드(22) 사이의 본딩은 X 방향을 따른 힘에 저항성이고 이는 본딩 강도를 강화시킨다.
금 범프(21)의 복수의 측벽은 추가로, XZ 평면에 평행이고 제1 본딩 표면(221) 및 Y 방향에 수직인 제3 측벽(212_B)을 포함한다. 제3 측벽(212_B)은 공정 재료 커버리지(24)에 의해 덮인다. 이러한 구조에서, 금 범프(21)와 리드(22) 사이의 본딩은 Y 방향에 따른 힘에 저항성이고 이는 본딩 강도를 강화시킨다.
금 범프(21) 및 리드(22)가 본딩될 때, 금 범프(21)의 제1 본딩 표면(211)은 리드(22)의 제2 본딩 표면(221)과 접촉하며, 그리고 금 범프(21) 및 리드(22)는 금 범프와 리드 사이에 공정 재료 커버리지(24)를 형성하는 온도 범위까지 가열되고, 최종적으로 금 범프(21)과 리드(22)는 제1 본딩 표면(211), 제2 본딩 표면(221) 및 복수의 측벽(212_L, 212_R, 212_B) 중 적어도 하나의 측벽이 공정 재료 커버리지(24)에 의해 덮이도록 미리 결정된 시간 동안 접촉한 상태로 유지된다. 일 실시예에서, 온도 범위는 400 내지 500 섭씨 온도이고, 미리 결정된 시간은 0.1 내지 2 초이다. 금 범프(21)의 제1 본딩 표면(211)은 대략 평면이고 작은 중공(213)은 공정 재료 커버리지(24)에 의해 채워질 수 있으므로, 본딩 강도는 제1 본딩 표면(211)과 제2 본딩 표면(221)의 접촉에 의해 보장될 수 있다.
금 범프(21)의 폭 W21과 리드(22)의 폭 W22는 각각 X 방향을 따른 리드(22)와 금 범프(21)의 크기를 지칭하고, 여기서 X, Y 및 Z 방향은 서로에 대해 수직이다. 일 실시예에서, 금 범프(21)의 폭 W21은 리드(22)의 폭 W22에 비해 작거나 또는 동일하고, 이는 칩 패키징 구조(2)가 적용되는 응력 없이 리드 본딩을 수행할 수 있게 해준다.
도 1의 칩 패키징 구조(1)에서, 금 범프(11)의 폭은 리드(12)의 폭보다 크고, 이는 단위 영역당 채널 개수를 감소시키고 또한 금 범프(11)의 재료 사용량을 증가시켜 제조 비용을 증가킨다. 이에 비교하며, 칩 패키징 구조(2)에서, 금 범프(21)의 폭 W21은 리드(22)의 폭 W22보다 작거나 또는 동일하므로, 이는 단위 영역당 채널 개수를 증가시키고 또한 금 범프(21)의 재료 사용량을 감소시켜 제조 비용을 절약한다.
본 발명의 칩 패키징 구조(2)는 리드 본딩을 수행하여, 공중 재료 커버리지(24)가 제1 본딩 표면(211), 제2 본딩 표면(221) 및 복수의 측벽(212_L, 212_R, 212_B) 중 적어도 하나의 측벽을 덮도록 하는 것에 의해 금 범프(21) 및 리드(22)를 본딩한다. 따라서, 금 범프(21)의 제1 본딩 표면(211)이 리드(22)의 제2 본딩 표면(221)과 접촉하게 하는 것으로 리드 본딩을 수행하기에 충분하고, 리드(22)를 금 범프(21)에 매립하기 위해 응력을 가할 필요는 없다. 결과적으로, 본딩 응력 및 압력 분석이 불필요하게 되고, 효율적으로 처리 단계를 단순화할 수 있으며, 응력에 의한 구조의 피해가 예방되고, 이에 의해 비-매립형 본딩이 구현될 수 있다.
도 3은 본 발명의 실시예에 따른 리드 본딩 후의 스트레치(stretch) 실험 결과를 도시한다. 도 3에 도시된 바와 같이, 리드(22) 및 금 범프(21)의 본딩 표면에 더하여(즉, 제1 본딩 표면(211) 및 제2 본딩 표면(221)), 금 범프(21)의 측벽(212_R, 212_L, 212_B) 및 본딩 표면(211)의 연장된 영역(211_E)이 모세관 현상(capillary effect)에 의해 공중 재료 커버리지(24)에 의해 덮여 있다.
구체적으로, 금 범프(21)의 표면은 거칠고 부드럽지 않은 표면이 되고, 액체 상태의 공중 재료 커버리지(24)가 금 범프(21)의 표면 상에 형성될 때 모세관 현상이 발생하며, 액체 상태의 공중 재료 커버리지(24)가 금 범프(21)의 측벽(212_R, 212_L, 212_B) 및 제1 본딩 표면(211)의 연장된 영역(221_E)를 향해 흘러 공중 재료 커버리지(24)의 영역을 증가시키고 리드(22)와 금 범프(21)의 본딩 강도를 증가시킨다. 이에 더하여, 금 범프(21)을 덮는 공중 재료 커버리지(24)의 영역이 증가되는 것에 의해, 금 범프(21)의 강도 또한 증가되어 본딩 처리 후의 금 범프(21)에 대한 변경을 경감시키고 단락(short) 위험을 감소시킨다. 한변, 리드(22)와 금 범프(21) 사이의 인터페이스 임피던스는 공중 재료 커버리지(24)의 영역이 증가하는 것에 따라 감소하여, 리드(22)와 금 범프(21) 사이의 전도성을 증가시킨다. 게다가, 금 범프(21)의 크기가 감소되면 열 팽창 효과의 영향이 줄어들고, 이는 패키징 내성 및 생산율을 증가시킨다.
도 3에 도시된 바와 같이, 스트레치 실험은 리드(22)로부터 금 범프(21)를 분리하기 위한 외부 힘을 가하는 것이고, 실험 결과는 외부 힘에 의해 리드(22)가 깨지고 깨지는 지점(break point: BP)은 공중 재료 커버리지(24)의 외부임을 나타낸다. 따라서, 리드(22) 및 금 범프(21)의 본딩 강도는 리드(22)의 인장력 강도보다 강하다. 게다가, 금 범프(21)의 표면은 거치므로, 공중 재료 커버리지(24)는 리드(22)로 흘러가지 않고 금 범프(21)의 접촉 표면과 측벽을 커버한다 (리드(22)가 다른 곳으로부터 단락되는 것을 막을 수 있다). 다르게 말하면, 리드(22)의 폭이 실질적으로 금 범프(21)의 폭보다 큰 경우에, 리드(22)의 단락 위험이 예방될 수 있다.
도 4는 본 발명의 실시예에 따른 리드 본딩을 수행하는 칩 패키징 구조(2)의 YZ 평면으로의 (X 방향에 따른) 제2 투시도이다. 도 5는 본 발명의 실시예에 따른 칩 패키징 구조(2)의 (Z 방향에 따른) 제3 투시도이다. 도 4 및 도 5에 도시된 바와 같이, 리드(22)의 제2 본딩 표면(221(1)) 및 금 범프(21)의 제1 본딩 표면(211(1))의 XY 평면으로의 투영도는 완전히 겹치거나; 또는 리드(22)의 제2 본딩 표면(221(1)) 및 금 범프(21)의 제1 본딩 표면(211(1))의 XY 평면으로의 투영도는 부분적으로 겹친다. 제1 본딩 표면(211(2))과 제2 본딩 표면 (221(2))이 부분적으로 겹치는 경우, 본딩 강도는 공중 재료 커버리지(24)에 의해 덮이는 금 범프(21)의 측벽(212)에 의해 유지된다.
도 6은 리드 폭 및 구부림 횟수(bending time) 사이의 예시적인 관계 차트를 도시한다. 기판 영역 및 리드의 개수가 고정되어 있는 경우, 리드의 피치(pitch)가 작아질 수록 리드의 폭이 거티고 리드의 기계적 강도 및 구부림 저항성이 커진다. 도 6에서, 구부림 횟수는 리드 폭이 12 마이크로미터(micrometer)로부터 21.9마이크로미터로 증가할 때, 400회로부터 650회로 증가한다. 따라서, 리드의 기계적 강도 및 구부림 횟수는 리드 폭이 증가될 때 개선된다.
도 7은 금 범프 및 리드의 두 개의 공간 구성 간의 비교를 도시한다. 실제로, 리드 본딩의 패키징 처리의 정밀성과 금 범프 및 리드의 제작 허용 오차를 고려하면, 패키징 공정 드리프트(drift)에 의한 단락 위험을 피하기 위해 일반적으로 인너 금 범프에 대응하는 인너 리드의 가장자리는 바깥 금 범프의 가장자리로부터 적어도 6 마이크로미터 떨어져야한다.
도 2에 따르면, 본 발명의 칩 패키징 구조(2)에서, 금 범프(21)의 폭 W21은 리드(22)의 폭 W22보다 작거나 또는 동일하고, 이는 금 범프(21)의 폭 W21의 감소가 금 범프(21)에 대응하는 리드(22)와 인접하는 금 범프의 가장자리 사이의 거리를 증가시키는 이점이 있다는 것을 의미한다. 구체적으로, 일 실시예에서, 금 범프(21)의 폭 W21이 리드(22)의 폭 W22보다 작을 때(예를 들어 금 범프 폭 W21이 7 마이크로미터이고, 리드 폭 W22가 9 마이크로미터 일 때), 리드 및 바깥 금 범프의 가장자리들의 사이의 거리 GP1은 7 마이크로미터이고, 이는 패키징 공정 드리프트에 기한 단락 위험을 피할 수 있게 해준다. 다른 실시예에서, 금 범프(21)의 폭 W21이 리드(22)의 폭 W22와 실질적으로 동일하면(예를 들어 금 범프 폭 W21이 7 마이크로미터이고, 리드 포 W22가 7 마이크로미터이면), 리드와 바깥 금 범프의 가장자리들의 사이의 거리 GP2는 8 마이크로미터이고, 이는 패키징 공정 드리프트에 기한 단락 위험을 피할 수 있게 해준다.
도 8은 종래 기술에 따른 칩 패키징 구조(1)의 XZ 평면으로의 뒤집힌 제1 투시도이고, 도 9는 본 발명의 실시예에 따른 칩 패키징 구조(2)의 XZ 평면으로의 뒤집힌 제1 투시도이다. 도 8에서, 금 범프(11)의 폭은 리드(12)의 폭 보다 크고, 도 9에서, 금 범프(21)의 폭은 리드(22)의 폭 보다 작다.
도 8 및 도 9를 비교하면, 동일한 피치 PCH에서, 칩 패키징 구조(1)의 두 개의 리드(12) 사이의 단면 영역 A1은 침 패키징 구조(2)의 두 개의 리드(22) 사이의 단면 영역 A2보다 작고, 이에 더하여, 단면 영역 A1의 모양은 단면 영역 A2의 모양보다 더 날카롭다(예를 들어 금 범프(11)와 리드(12)가 본딩된 각도 ANG1은 90도보다 작은 반면, 금 범프(21)와 리드(22)가 본딩된 각도 ANG2는 90도보다 크다). 이에 더하며, 단면 영역 A2가 단면 영역 A1보다 크므로, 칩 패키징 구조(2)의 열방출을 위한 공간이 침 패키징 구조(1)의 것보다 크고, 따라서 열방출에 대한 능력이 개선된다.
이에 더하여, (X 방향을 따른 크기인) 금 범프(21)의 폭은 금 범프(11)의 폭보다 작고, (Y 방향을 다른 크기인) 리드(22)의 높이는 리드(12)의 높이보다 크므로, 재료(예를 들어 금 및 구리)의 사용량을 절약할 수 있고, 이는 칩 패키징 구조(2)가 더 가격 경쟁력이 있게 해준다. (Z 방향을 따른 크기인) 리드(22)의 높이는 리드(12)의 높이보다 작고, 따라서 리드(22)와 칩(20) 사이의 거리는 리드(12)와 칩(10) 사이의 거리보다 더 크며, 이는 칩 패키징 구조(2)가 패키징 테스트를 수행할 때 테스트 키의 거친 부분(burr)에 의해 발생하는 단락 위험을 감소시킬 수 있다.
도 10은 종래의 칩 패키징 구조(1)의 전 방향성 도면이다. 도 10에 도시된 바와 같이, 포팅(potting) 공정 동안, 칩 패키징 구조(1)의 단면 영역 A1의 형상이 복잡하므로, 포팅 글루가 코너를 마주치거나 또는 미끄러질 때 난류(turbluence)가 생성될 수 있고 이는 포팅 글루의 유동성을 악화시키고 칩 패키징 구조에 기포를 남긴다.
도 11은 본 발명의 실시예에 따른 칩 패키징 구조(2)의 전 방향성 도면이다. 도 11에 도시된 바와 같이, 비교하면, 칩 패키징 구조(1)의 단면 영역 A2가 더 크고 더 매끄러우므로, 유동성을 위한 더 큰 공간을 제공해 줄 수 있고 이는 칩 패키징 구조(2)에 남는 기포를 감소시킬 수 있으며, 따라서 포팅 수지(potting resin)의 균일성이 향상된다.
도 12는 본 발명의 실시예에 따른 칩 패키징 구조(3)의 XZ 평면으로의 (Y 방향에 따른) 제1 투시도이다. 칩 패키징 구조(3)는 칩(30), 금 범프(31), 리드(32) 및 막 기판(33)을 포함한다. 금 범프(31)는 제1 본딩 표면(311) 및 복수의 측벽(313_L, 313_R)을 포함하고, 복수의 측벽(313_L, 313_R)의 각각은 제1 본딩 표면(311) 및 금 범프(31)의 표면에 연결된다. 리드(32)는 제2 본딩 표면(321)을 포함한다.
공정 재료 커버리지(34)가 금 범프(31) 및 리드(32) 사이에 형성되고, 그리고 금 범프(31)의 일부와 리드(32)의 일부는 공정 재료 합금을 형성하기 위한 기간 동안 가열하는 것에 의해 공정 재료 커버리지(34)에 의해 서로 결합될 수 있다. 금 범프(31)는 공정 재료 커버리지(34)를 통해 리드(32)에 전기적으로 연결될 수 있고, 복수의 측벽(33) 중 적어도 하나, 제1 본딩 표면(311) 및 제2 본딩 표면(321)은 공정 재료 커버리지(34)에 의해 덮힌다.
금 범프(31)의 폭 W31 및 리드(32)의 폭 W32는 X 방향에 따른 크기이다. 본 실시예에서, 금 범프(31)의 폭 W31은 리드(32)의 폭 W32 보다 크다. 폭 W31 및 W32 사이의 차이를 적절하게 제어하는 것에 의해, 비-매립형 본딩은, 공정 재료 커버리지(34)에 의해 덮히는 복수의 측벽(33) 중 적어도 하나, 제1 본딩 표면(311) 및 제2 본딩 표면(321)을 형성하도록 구현될 수 있다.
칩 패키징 구조(2 또는 3)에 대한 제조 프로세스는 도 13에 도시된 리드 본딩 프로세스(130)로 요약될 수 있고, 리드 본딩 프로세스(130)는 이하의 단계들을 포함한다.
단계 1300: 칩 상에 금 범프를 형성함. 금 범프는 제1 본딩 표면 및 복수의 측벽을 갖도록 형성됨.
단계 1301: 막 기판 상에 리드를 형성함. 리드는 제2 본딩 표면을 갖도록 형성됨.
단계 1302: 금 범프의 제1 본딩 표면이 리드의 제2 본딩 표면과 접하게 함.
단계 1303: 금 범프 및 리드 사이에 공정 재료 커버리지를 형성하기 위해, 금 범프와 리드를 온도 범위(섭씨 400 내지 500도)로 가열함.
단계 1304: 복수의 측벽 중 적어도 하나, 제1 본딩 표면, 및 제2 본딩 표면이 공정 재료 커버리지에 의해 덮히도록 미리 결정된 기간(0.1 내지 2 초) 동안 기다림.
리드 본딩 프로세스(130)의 자세한 동작은 도 2의 설명을 참조하여 획득될 수 있어, 생략된다.
요약하면, 본 발명은 금 범프의 표면에 형성되는 공정 재료 커버리지(24)에 발생하는 모세관 현상(capillary effect)을 이용하고, 이는 공정 재료 커버리지가 가해지는 임의의 압력 없이 본딩 표면과 금 범프의 적어도 하나의 측벽으로 흐를 수 있게 하고, 이는 공정 재료 커버리지의 영역을 증가시킨다. 따라서, 본 발명은 리드 및 금 범프 사이의 본딩 강도를 증가시키고, 본딩 임피던스를 감소시키며, 변형에 대한 저항을 강화하고, 구조 무손상을 보장하고, 그리고 단락 위험을 감소시키는 비-매립 본딩을 구현할 수 있다. 이에 더하여, 본 발명의 칩 패키징 구조에서, 리드 및 금 범프의 크기가 감소하여, 미세 피치를 형성하고, 포팅 글루 유동성을 증가시키며, 열 방사를 위한 공간을 증가시키고, 재료 사용을 절약하며, 패키징 정밀도(저항력)를 증가시키며, 테스트 키의 거친 부분(burr)에 의한 단락 위험을 감소시킬 수 있다.
본 기술분야의 통상의 기술자는, 본 발명의 사상을 유지하면서, 장치와 방법의 많은 수정 및 대안이 만들어질 수 있음을 손쉽게 알 수 있다. 따라서 상술한 설명은 첨부된 청구범위의 범위에 의해서만 제한되는 것으로 이해되어야한다.

Claims (19)

  1. 칩 패키징 구조(chip packaging structure)로서,
    금 범프(gold bump)와 함께 형성되는 칩; 및
    리드(lead)와 함께 형성되는 막(film) 기판
    을 포함하고,
    상기 금 범프는 제1 본딩 표면 및 복수의 측벽을 포함하고, 상기 금 범프는 공정 재료 커버리지(eutectic material coverage)를 통해 상기 리드에 전기적으로 연결되며, 상기 복수의 측벽 중 적어도 하나와 상기 제1 본딩 표면은 상기 공정 재료 커버리지에 의해 덮히는,
    칩 패키징 구조.
  2. 제1항에 있어서,
    상기 리드 및 상기 금 범프는 제1 방향을 따라서 연장하고, 상기 금 범프는 제2 방향에서 상기 리드와 접촉하고, 상기 금 범프의 폭과 상기 리드의 폭은 제3 방향을 따른 크기이고,
    상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 서로가 서로에게 수직인,
    칩 패키징 구조.
  3. 제2항에 있어서,
    상기 금 범프의 폭은 상기 리드의 폭보다 작거나 또는 동일한, 칩 패키징 구조.
  4. 제2항에 있어서,
    상기 금 범프의 폭은 상기 리드의 폭보다 큰, 칩 패키징 구조.
  5. 제1항에 있어서,
    상기 리드는 제2 본딩 표면을 포함하고, 상기 제2 본딩 표면은 상기 금 범프의 제1 본딩 표면을 상기 제2 방향에서 마주보고, 그리고 상기 제2 본딩 표면은 상기 공정 재료 커버리지에 의해 덮히는, 칩 패키징 구조.
  6. 제5항에 있어서,
    상기 제2 본딩 표면 및 상기 제1 본딩 표면은 제1 평면에 평행하고, 상기 제1 평면으로의 상기 제2 본딩 표면의 투영도(projection)와 상기 제1 본딩 표면의 투영도는 부분적으로 겹치거나(overlapped) 또는 완전히 겹치고, 상기 복수의 측벽은 제2 평면에 평행하고, 상기 제1 평면은 상기 제2 평면에 수직인, 칩 패키징 구조.
  7. 제2항에 있어서,
    상기 제2 본딩 표면 및 상기 제1 본딩 표면은 제1 평면에 평행하고, 상기 복수의 측벽은 제2 평면에 평행하고, 상기 제1 평면은 상기 제2 평면에 수직이며,
    상기 복수의 측벽은,
    상기 제1 본딩 표면에 연결되고, 상기 제1 본딩 표면 및 상기 제3 방향에 수직인 제1 측벽; 및
    상기 제1 본딩 표면에 연결되고, 상기 제1 본딩 표면 및 상기 제3 방향에 수직인 제2 측벽을 포함하고,
    상기 제1 측벽 및 상기 제2 측벽은 상기 공정 재료 커버리지에 의해 덮혀있는, 칩 패키징 구조.
  8. 제7항에 있어서,
    상기 금 범프가,
    상기 제1 본딩 표면, 상기 제1 측벽 및 상기 제2 측벽에 연결되고, 상기 제1 본딩 표면 및 상기 제1 방향에 수직이며, 상기 공정 재료 커버리지에 의해 덮혀있는 제3 측벽을 포함하는, 칩 패키징 구조.
  9. 칩 패키징 구조에 대한 리드 본딩 방법으로서,
    상기 칩 패키징 구조는 칩 및 막 기판을 포함하고,
    상기 리드 본딩 방법은,
    상기 막 기판의 리드와 상기 칩의 금 범프의 제1 본딩 표면이 접촉하도록 하는 단계;
    상기 금 범프 및 상기 리드 사이에 공정 재료 커버리지를 형성하는 온도 범위로 상기 금 범프와 상기 리드를 가열하는 단계; 및
    상기 금 범프의 복수의 측벽 중 적어도 하나, 제1 본딩 표면 및 제2 본딩 표면이 상기 공정 재료 커버리지에 의해 덮히도록 미리 결정된 기간 동안 기다리는(holding on) 단계
    를 포함하는, 리드 본딩 방법.
  10. 제9항에 있어서,
    상기 칩 상에 상기 금 범프를 형성하는 단계; 및
    상기 막 기판 상에 상기 리드를 형성하는 단계
    를 더 포함하는, 리드 본딩 방법.
  11. 제9항에 있어서,
    상기 리드 및 상기 금 범프는 제1 방향을 따라서 연장하고, 상기 금 범프는 제2 방향에서 상기 리드와 접촉하고, 상기 금 범프의 폭과 상기 리드의 폭은 제3 방향을 따른 크기이고,
    상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 서로가 서로에게 수직인,
    리드 본딩 방법.
  12. 제11항에 있어서,
    상기 금 범프의 폭은 상기 리드의 폭보다 작거나 또는 동일한, 리드 본딩 방법.
  13. 제11항에 있어서,
    상기 금 범프의 폭은 상기 리드의 폭보다 큰, 리드 본딩 방법.
  14. 제9항에 있어서,
    상기 리드는 제2 본딩 표면을 포함하고, 상기 제2 본딩 표면은 상기 금 범프의 제1 본딩 표면을 상기 제2 방향에서 마주보고, 그리고 상기 제2 본딩 표면은 상기 공정 재료 커버리지에 의해 덮히는, 리드 본딩 방법.
  15. 제14항에 있어서,
    상기 제2 본딩 표면 및 상기 제1 본딩 표면은 제1 평면에 평행하고, 상기 제1 평면으로의 상기 제2 본딩 표면의 투영도(projection)와 상기 제1 본딩 표면의 투영도는 부분적으로 겹치거나(overlapped) 또는 완전히 겹치고, 상기 복수의 측벽은 제2 평면에 평행하고, 상기 제1 평면은 상기 제2 평면에 수직인, 리드 본딩 방법.
  16. 제11항에 있어서,
    상기 제2 본딩 표면 및 상기 제1 본딩 표면은 제1 평면에 평행하고, 상기 복수의 측벽은 제2 평면에 평행하고, 상기 제1 평면은 상기 제2 평면에 수직이며,
    상기 복수의 측벽은,
    상기 제1 본딩 표면에 연결되고, 상기 제1 본딩 표면 및 상기 제3 방향에 수직인 제1 측벽; 및
    상기 제1 본딩 표면에 연결되고, 상기 제1 본딩 표면 및 상기 제3 방향에 수직인 제2 측벽을 포함하고,
    상기 제1 측벽 및 상기 제2 측벽은 상기 공정 재료 커버리지에 의해 덮혀있는, 리드 본딩 방법.
  17. 제16항에 있어서,
    상기 금 범프가,
    상기 제1 본딩 표면, 상기 제1 측벽 및 상기 제2 측벽에 연결되고, 상기 제1 본딩 표면 및 상기 제1 방향에 수직이며, 상기 공정 재료 커버리지에 의해 덮혀있는 제3 측벽을 포함하는, 리드 본딩 방법.
  18. 제9항에 있어서,
    상기 온도 범위는 섭씨 400 내지 500도인, 리드 본딩 방법.
  19. 제9항에 있어서,
    상기 미리 결정된 기간은 0.1 내지 2초인, 리드 본딩 방법.
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