JP6080305B2 - 半導体装置の製造方法、半導体装置及びリードフレーム - Google Patents
半導体装置の製造方法、半導体装置及びリードフレーム Download PDFInfo
- Publication number
- JP6080305B2 JP6080305B2 JP2013171613A JP2013171613A JP6080305B2 JP 6080305 B2 JP6080305 B2 JP 6080305B2 JP 2013171613 A JP2013171613 A JP 2013171613A JP 2013171613 A JP2013171613 A JP 2013171613A JP 6080305 B2 JP6080305 B2 JP 6080305B2
- Authority
- JP
- Japan
- Prior art keywords
- die pad
- bending
- semiconductor device
- main surface
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4901—Structure
- H01L2224/4903—Connectors having different sizes, e.g. different diameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
特許文献1には、ダイパッドの上面(主面)のうち半導体素子の搭載領域の周辺に、複数の不連続溝(ディンプル)を形成した半導体装置が開示されている。この半導体装置では、封止樹脂を不連続溝に入り込ませることで、ダイパッドと封止樹脂との密着性向上を図っている。
また、プレス加工によってディンプルをダイパッドの側部に直接形成することは困難であるが、本発明では、ダイパッドの厚さ方向からディンプル形成用の金型を押し付ける簡易なプレス加工によって周縁領域にディンプルを形成した後に、折曲工程を実施するだけで、容易にダイパッドの側部にディンプルを配することができる。
以下、図1〜8を参照して本発明の第一実施形態について説明する。
本実施形態の製造方法は、後述する樹脂封止型の半導体装置30(図7,8参照)を製造する方法である。
半導体装置30を製造する際には、はじめに、図1,2に示すリードフレーム1Aを準備する(準備工程)。リードフレーム1Aは、銅板等のように導電性を有する板材にプレス加工等を施すことで得られる。このリードフレーム1Aは、半導体素子31を搭載するための平板状のダイパッド11Aと、半導体素子31に電気接続するリード12と、を備える。
なお、図示例では、二つのリード12のうち一方のリード(第一リード12A)の幅寸法が、他方のリード(第二リード12B)の幅寸法よりも小さく設定されているが、これらリード12の幅寸法は、製造後の半導体装置30(図7,8参照)において各リード12に流す電流の大きさに応じて適宜変更されてよい。
延出部22は、後述する折曲工程において、中央搭載部21に対して折り曲げられる部分であり、延出部22の延出方向の先端部分がダイパッド11Aの周縁部をなす。また、延出部22は、吊りリード部15と中央搭載部21との接続部分を除く中央搭載部21の各辺の全体に設けられている。さらに、準備工程によって得られるリードフレーム1Aにおいて、延出部22の厚みは、例えば図3の二点鎖線で示すように、中央搭載部21の厚みと同等である。
第一ディンプル23Aは、先端領域22d(第一主面11d)から窪む小孔であり、例えばディンプル形成用の凸部が形成された所定の金型(不図示)を、ダイパッド11Aの厚さ方向から先端領域22dに押し付けることで形成される。本実施形態では、第一ディンプル23Aが複数形成される。また、図示例では、複数の第一ディンプル23Aが互いに間隔をあけて配されているが、例えば連ねて配されていてもよい。
このディンプル形成工程は、例えば準備工程において導電性板材からリードフレーム1Aを得るためのプレス加工において同時に実施されてもよいし、例えば準備工程後に実施されてもよい。
本実施形態の折曲用溝24は、延出部22の延出方向の基端部分に形成され、中央搭載部21の各辺に沿って延びている。また、折曲用溝24の幅方向に対向する一対の傾斜内面24a,24bのうち一方の傾斜内面(第一傾斜内面24a)と、ダイパッド11Aの第二主面11cとの角部が、中央搭載部21と延出部22との境界に位置している。
前述した第一ディンプル23Aは、その一部が折曲用溝24の他方の傾斜内面(第二傾斜内面24b)とダイパッド11Aの厚さ方向に重なるように位置するが、第一傾斜内面24aには重ならない。
そして、本実施形態の折曲用溝24では、一対の傾斜内面24a,24bの長さが互いに異なっている。具体的には、ダイパッド11A(中央搭載部21)の第二主面11cから折曲用溝24の底部に至る第一傾斜内面24aの長さが、段差面22cから折曲用溝24の底部に至る第二傾斜内面24bの長さよりも長い。
この溝形成工程は、例えば準備工程において導電性板材からリードフレーム1Aを得るためのプレス加工において同時に実施されてもよいし、例えば準備工程後に実施されてもよい。また、溝形成工程は、前述したディンプル形成工程と同時に実施されてもよいし、ディンプル形成工程の前後のいずれに実施されてもよいが、ただし、溝形成工程による第一ディンプル23Aの変形を回避するためには、溝形成工程をディンプル形成工程の前に実施することがより好ましい。
これにより、折曲工程後の状態では、折曲ダイパッド11Bの第二主面11cから窪む断面V字状の溝部25が形成される。本実施形態では、折曲用溝24の第一傾斜内面24aの長さが第二傾斜内面24bの長さよりも長く設定されていることで、溝部25の内面が、第一傾斜内面24aと、第二傾斜内面24bに隣接して外部に露出する面とにより構成されている。また、本実施形態において、第二傾斜内面24bに隣接して外部に露出する面は、前述した溝形成工程において形成された段差面22cである。
傾斜面26は、折曲工程前のダイパッド11Aにおいて、第一主面11dのうち延出部22の延出方向の基端部分の領域(基端領域)に対応する。
この傾斜面26は、折曲ダイパッド11Bの第一主面11dから側面11fに向かうにしたがって、折曲ダイパッド11Bの厚さ方向に沿って第一主面11dから第二主面11cに向かうように傾斜している。本実施形態では、傾斜面26が中央搭載部21の第一中央領域21dを囲むように形成されている。
第二、第三ディンプル23B,23Cは、それぞれ折曲ダイパッド11Bの周縁端面11gや傾斜面26から窪む小孔であり、第一ディンプル23Aの場合と同様に、例えばディンプル形成用の凸部が形成された所定の金型(不図示)を、折曲ダイパッド11Bの厚さ方向から折曲ダイパッド11Bの周縁端面11gや傾斜面26に押し付けることで形成される。本実施形態では、第二、第三ディンプル23B,23Cがそれぞれ複数形成される。また、図示例では、複数の第二ディンプル23Bや複数の第三ディンプル23Cが互いに間隔をあけて配されているが、例えば連ねて配されていてもよい。
具体的に説明すれば、ディンプル形成用の金型を延出部22の周縁端面11gに押し付ける際に、溝部25と第二ディンプル23Bとの間の延出部22の部分が、金型に押されて溝部25の内面(段差面22c)から溝部25の内側に張り出すように塑性変形することで、係合突起部27として同時に形成される。この係合突起部27は、第二ディンプル23Bから溝部25の開口縁までの距離を適切に設定することで形成することが可能である。
また、このリードフレーム1Bでは、中央搭載部21と延出部22との間に、折曲ダイパッド11Bの第二主面11cから窪む溝部25が形成されている。さらに、このリードフレーム1Bでは、折曲工程によって上方に向けられた延出部22の周縁端面11gに第二ディンプル23Bが形成されている。また、このリードフレーム1Bでは、折曲ダイパッド11Bの第一主面11dの周囲に傾斜面26が形成され、この傾斜面26に第三ディンプル23Cが形成されている。
接合工程で接合される本実施形態の半導体素子31は、上面にゲート電極及びソース電極を有し、下面にドレイン電極を有するMOSFETである。したがって、接合工程において半導体素子31の下面が折曲ダイパッド11Bに接合されることで、半導体素子31のドレイン電極が折曲ダイパッド11Bに電気接続される。
この工程では、折曲ダイパッド11Bの第一主面11dが露出するように封止樹脂33が形成される。また、吊りリード部15の一端部を除く連結フレーム部13(図1参照)、及び、リード12の他端部18が封止樹脂33の外側に配される。さらに、外部に露出する第一主面11dに隣り合う傾斜面26が、封止樹脂33によって覆われる。
そして、この樹脂封止工程では、封止樹脂33が折曲ダイパッド11Bに形成されたディンプル23や溝部25(図5参照)に入り込み、これらディンプル23や溝部25の内面に密着する。
本実施形態の半導体素子31は、前述したように、上面にゲート電極及びソース電極を有し、下面にドレイン電極を有するMOSFETである。そして、半導体素子31の下面が折曲ダイパッド11Bに接合されることで、半導体素子31のドレイン電極が折曲ダイパッド11Bに電気接続されている。
そして、この半導体装置30では、その動作時に半導体素子31に大電流が流れて半導体素子31に大きな熱が発生するが、この半導体素子31の熱は、主に折曲ダイパッド11Bを介して実装基板(外部)に逃がすことが可能である。
そして、折曲ダイパッド11Bの側面11fに第一ディンプル23Aを形成できることは、本実施形態のように、折曲ダイパッド11Bの第二主面11cの面積に対する半導体素子31の搭載面積の割合が大きい場合に、特に有効である。例えば、半導体素子31のサイズが大電力化の要求に伴って大きくなっても、折曲ダイパッド11Bの大きさを変えることなく、折曲ダイパッド11Bと封止樹脂33との密着性向上を図ることができるため、半導体装置30の小型化も図ることが可能となる。
さらに、折曲ダイパッド11Bの側面11fに対する第一ディンプル23Aの形成をプレス加工により行うことは、エッチング加工により行う場合と比較して安価であるため、半導体装置30の製造コストを低く抑えることも可能である。
また、本実施形態の溝部25は、折曲ダイパッド11Bの中央搭載部21と延出部22との間に形成されるため、半田リフローにより半導体素子31を中央搭載部21の第二中央領域21cに接合する際、溶融はんだが溝部25に入り込むことで、溶融はんだが折曲ダイパッド11Bの第二主面11c上において無駄に濡れ広がることも防止できる。
また、本実施形態では、折曲工程を実施するだけで傾斜面26が形成されるため、すなわち、折曲ダイパッド11Bを封止樹脂33に引っ掛けるための構造を別途加工によって形成する必要がないため、折曲ダイパッド11Bの剥離を防止できる半導体装置30を効率よく製造できる。
さらに、これら周縁端面11gや傾斜面26は、折曲工程後において折曲ダイパッド11Bの厚さ方向に向いており、周縁端面11gや傾斜面26のディンプル23B,23Cは折曲工程後に形成されるため、これらディンプル23B,23Cを折曲ダイパッド11Bの厚さ方向からディンプル形成用の金型を押し付ける簡易なプレス加工によって、容易に形成することができる。
次に、図9を参照して本発明の第二実施形態について説明する。
この実施形態では、第一実施形態の製造方法やリードフレームと比較して、折曲工程後のリードフレームにおいて中央搭載部21に対する延出部22の一部配置のみが異なっており、その他については第一実施形態と同様である。本実施形態では、第一実施形態と同一の構成要素について同一符号を付す等して、その説明を省略する。
本実施形態の製造方法では、第一実施形態と同様の準備工程、ディンプル形成工程、溝形成工程、折曲工程を実施することで、図9に示すように、延出部22が中央搭載部21に対して折り曲げられたリードフレーム1Cを得る。
このようなリードフレーム1Cを得るためには、例えば図9のように、段差面22cの長さ寸法を第一実施形態の場合(図3,4参照)と比較して長く設定したり、例えば、折曲用溝24の第一傾斜内面24aの長さと第二傾斜内面24bの長さとの差を、第一実施形態の場合と比較して小さく設定したりすればよい。
さらに、本実施形態では、折曲工程の実施により延出部22が折曲ダイパッド11Bの第二主面11cから突出するため、半田リフローにより半導体素子31を第二主面11cに接合する際に、溶融はんだの無駄な濡れ広がりを延出部22によって抑えることもできる。したがって、半導体素子31を安定した状態で折曲ダイパッド11Bに接合できる。
例えば、上記実施形態の折曲工程では、延出部22を中央搭載部21に対して折り曲げる際に、一対の傾斜内面24a,24bを面接触させるとしたが、少なくとも一対の傾斜内面24a,24bを互いに近づければよい。したがって、折曲工程後の状態においては、例えば一対の傾斜内面24a,24bが互いに離間していてもよい。この場合には、一対の傾斜内面24a,24bによって折曲ダイパッド11Bの第二主面11cから窪む断面V字状の溝部を形成できる。
さらに、上記実施形態の製造方法では、溝形成工程及び追加ディンプル形成工程が実施されるが、これらの工程は例えば実施されなくてもよい。すなわち、ダイパッド11A(折曲ダイパッド11B)には、折曲用溝24や溝部25、第二、第三ディンプル23B,23Cが形成されなくてもよい。
さらに、上記実施形態では、半導体素子31とリード12とがワイヤー32によって電気接続されるが、少なくとも導電性を有する接続子によって電気接続されればよく、例えば導電性の板材によって接続されてもよい。
これ以外にも、本発明の主旨を逸脱しない限り、上記実施の形態で挙げた構成を取捨選択したり、他の構成に適宜変更したりすることが可能である。
11A ダイパッド
11e 側面
11B 折曲ダイパッド(ダイパッド)
11f 側面
11g 周縁端面
11c 第二主面
11d 第一主面
12 リード
21 中央搭載部
22 延出部
22d 先端領域(周縁領域)
23 ディンプル
23A 第一ディンプル
23B 第二ディンプル
23C 第三ディンプル
24 折曲用溝
24a 第一傾斜内面
24b 第二傾斜内面
25 溝部
26 傾斜面
27 係合突起部
30 半導体装置
31 半導体素子
32 ワイヤー(接続子)
33 封止樹脂
Claims (9)
- 樹脂封止型の半導体装置を製造する方法であって、
平板状に形成されたダイパッドを有するリードフレームを準備する準備工程と、
プレス加工により前記ダイパッドの第一主面の周縁領域にディンプルを形成するディンプル形成工程と、
前記周縁領域が前記ダイパッドの側方に向くように、前記周縁領域を含む前記ダイパッドの周縁部を他の部分に対して折り曲げる折曲工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記折曲工程の前に、前記ダイパッドの第二主面のうち、前記ダイパッドの周縁部と他の部分との間の領域に、断面V字状の折曲用溝を形成する溝形成工程を備えることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記折曲工程において、前記折曲用溝の幅方向に対向する一対の傾斜内面が互いに近づくように前記周縁部を折り曲げることで、前記第二主面から窪む断面V字状の溝部を形成し、
該溝部の内面が、前記折曲用溝のうち前記ダイパッドの他の部分側に位置する一方の傾斜内面、及び、前記周縁部のうち他方の傾斜内面に隣接して外部に露出する面によって構成されていることを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記折曲工程において、前記周縁部を折り曲げることで、前記周縁領域と前記第一主面の他の領域との間に、前記周縁領域及び前記第一主面の他の領域に対して傾斜する傾斜面を形成することを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置の製造方法。
- 前記折曲工程の後に、プレス加工により前記傾斜面にディンプルを形成する追加ディンプル形成工程を備えることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記折曲工程の後に、該折曲工程によって前記ダイパッドの第二主面の上方に向けられた前記周縁部の側面に、プレス加工によるディンプルを形成する追加ディンプル形成工程を備えることを特徴とする請求項1から請求項5のいずれか一項に記載の半導体装置の製造方法。
- 前記折曲工程において、前記周縁部が前記第二主面から上方に突出するように前記周縁部を折り曲げることを特徴とする請求項1から請求項6のいずれか一項に記載の半導体装置の製造方法。
- 請求項1から請求項7のいずれか一項に記載の製造方法によって製造される半導体装置であって、
前記ダイパッドと、前記ダイパッドのいずれか一方の主面に搭載される半導体素子と、前記ダイパッド及び前記半導体素子を封止する封止樹脂と、を備えることを特徴とする半導体装置。 - 請求項1から請求項7のいずれか一項に記載の製造方法によって得られるリードフレームであって、
前記ダイパッドの周縁部が、前記ダイパッドの他の部分に対して折り曲げられ、
前記周縁部のうち前記ダイパッドの側方に向く面に、前記ディンプルが形成されていることを特徴とするリードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013171613A JP6080305B2 (ja) | 2013-08-21 | 2013-08-21 | 半導体装置の製造方法、半導体装置及びリードフレーム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013171613A JP6080305B2 (ja) | 2013-08-21 | 2013-08-21 | 半導体装置の製造方法、半導体装置及びリードフレーム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015041684A JP2015041684A (ja) | 2015-03-02 |
JP6080305B2 true JP6080305B2 (ja) | 2017-02-15 |
Family
ID=52695678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013171613A Expired - Fee Related JP6080305B2 (ja) | 2013-08-21 | 2013-08-21 | 半導体装置の製造方法、半導体装置及びリードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6080305B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6752982B2 (ja) * | 2017-10-26 | 2020-09-09 | 新電元工業株式会社 | 半導体装置、及び、半導体装置の製造方法 |
JP6437701B1 (ja) * | 2018-05-29 | 2018-12-12 | 新電元工業株式会社 | 半導体モジュール |
US10777489B2 (en) | 2018-05-29 | 2020-09-15 | Katoh Electric Co., Ltd. | Semiconductor module |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6151862A (ja) * | 1984-08-21 | 1986-03-14 | Toshiba Corp | 半導体装置 |
JPS61241958A (ja) * | 1985-04-18 | 1986-10-28 | Mitsubishi Electric Corp | 半導体装置 |
JPS63276256A (ja) * | 1987-05-08 | 1988-11-14 | Nec Corp | 樹脂封止型半導体装置 |
JPS6457739A (en) * | 1987-08-28 | 1989-03-06 | Toshiba Corp | Resin seal type element |
JPH01108731A (ja) * | 1987-10-21 | 1989-04-26 | Mitsubishi Electric Corp | リードフレーム |
JPH02294060A (ja) * | 1989-05-08 | 1990-12-05 | Nec Corp | 樹脂封止型半導体装置 |
JPH0992757A (ja) * | 1995-09-21 | 1997-04-04 | Sony Corp | 半導体装置 |
JPH0992778A (ja) * | 1995-09-27 | 1997-04-04 | Mitsui High Tec Inc | 半導体装置 |
JPH09116076A (ja) * | 1995-10-13 | 1997-05-02 | Mitsui High Tec Inc | リードフレーム及び半導体装置 |
JPH1197611A (ja) * | 1997-09-22 | 1999-04-09 | Tokin Corp | 半導体装置用リードフレーム |
JP2000294711A (ja) * | 1999-04-06 | 2000-10-20 | Sony Corp | リードフレーム |
JP4914710B2 (ja) * | 2006-12-27 | 2012-04-11 | 日立ケーブルプレシジョン株式会社 | 発光素子実装パッケージ用リードフレームおよびその製造方法 |
JP5948881B2 (ja) * | 2012-01-16 | 2016-07-06 | 大日本印刷株式会社 | 半導体装置用リードフレーム |
JP2014187209A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置 |
-
2013
- 2013-08-21 JP JP2013171613A patent/JP6080305B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2015041684A (ja) | 2015-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6193510B2 (ja) | リードフレーム、半導体装置、リードフレームの製造方法、および半導体装置の製造方法 | |
JP4698234B2 (ja) | 表面実装型半導体素子 | |
JP6721346B2 (ja) | 半導体装置 | |
JP6370071B2 (ja) | 半導体装置及びその製造方法 | |
JP6127293B2 (ja) | リードフレーム、半導体装置及びその製造方法 | |
US9013030B2 (en) | Leadframe, semiconductor package including a leadframe and method for producing a leadframe | |
JP7210868B2 (ja) | 半導体装置 | |
JP6857035B2 (ja) | 半導体装置 | |
JP2015072947A (ja) | 半導体装置及びその製造方法 | |
JP6080305B2 (ja) | 半導体装置の製造方法、半導体装置及びリードフレーム | |
JP2022168158A (ja) | 半導体装置 | |
JP7173487B2 (ja) | 半導体装置 | |
TWI588948B (zh) | Flat pin type semiconductor device | |
JP2009164240A (ja) | 半導体装置 | |
JP6128687B2 (ja) | 半導体装置の製造方法、半導体装置及びリードフレーム | |
US9252086B2 (en) | Connector and resin-sealed semiconductor device | |
JP6402281B1 (ja) | 電子モジュール、接続体の製造方法及び電子モジュールの製造方法 | |
JPWO2019082344A1 (ja) | 半導体装置の製造方法 | |
JP3575945B2 (ja) | 半導体装置の製造方法 | |
JP6029237B2 (ja) | リードフレーム、半導体装置、及び、半導体装置の製造方法 | |
JP2015037103A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2013012567A (ja) | 半導体装置 | |
JP5254374B2 (ja) | 電子部品およびその製造方法 | |
JP2008034830A (ja) | 半導体装置およびリードフレームとその製造方法 | |
JP2018014397A (ja) | リードフレームおよび半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160218 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161220 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170116 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6080305 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |