JP6127293B2 - リードフレーム、半導体装置及びその製造方法 - Google Patents

リードフレーム、半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6127293B2
JP6127293B2 JP2013073074A JP2013073074A JP6127293B2 JP 6127293 B2 JP6127293 B2 JP 6127293B2 JP 2013073074 A JP2013073074 A JP 2013073074A JP 2013073074 A JP2013073074 A JP 2013073074A JP 6127293 B2 JP6127293 B2 JP 6127293B2
Authority
JP
Japan
Prior art keywords
semiconductor element
die pad
reference surface
lead
convex
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013073074A
Other languages
English (en)
Other versions
JP2014197634A (ja
Inventor
登志幸 玉手
登志幸 玉手
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Priority to JP2013073074A priority Critical patent/JP6127293B2/ja
Publication of JP2014197634A publication Critical patent/JP2014197634A/ja
Application granted granted Critical
Publication of JP6127293B2 publication Critical patent/JP6127293B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901Structure
    • H01L2224/4903Connectors having different sizes, e.g. different diameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

この発明は、リードフレーム、半導体装置及びその製造方法に関する。
従来の半導体装置には、半導体素子を半田によりリードフレームのダイパッドに接合した上で、これら半導体素子及びダイパッドを封止樹脂により封止したものがある。この半導体装置を製造する際には、半田をダイパッドの接合面上で溶融させた状態で、溶融した半田(溶融半田)が半導体素子とダイパッドとの間に介在するように、半導体素子をダイパッドに接合する。
なお、特許文献1には、半導体素子を接着剤によって複数の凹み(ディンプル)が形成されたダイパッドの接合面に接合した半導体装置が開示されている。
特許第3192069号公報
しかしながら、上記従来のように半導体素子を半田で接合する際には、溶融半田がダイパッドの接合面において必要以上に濡れ広がってしまう。この場合、ダイパッドと半導体素子との間の半田の厚みが一定とならない、半導体素子がダイパッドの接合面上において傾く等の不具合が生じ、ダイパッドに対する半導体素子の接合状態が安定しない、という問題がある。また、溶融はんだが必要以上に濡れ広がってしまうと、ダイパッドの接合面と封止樹脂との接触面積が小さくなってしまい、封止樹脂がダイパッドの接合面から剥離しやすい、という問題もある。なお、封止樹脂と半田との密着性は低いため、封止樹脂と半田との接触面積は小さく抑えることが好ましい。
そこで、例えば特許文献1のように、凹みが形成されたダイパッドの接合面に対し、半導体素子を半田で接合すれば、溶融半田が凹みに入り込むことで、溶融半田の濡れ広がりを抑えることは可能である。
しかしながら、ダイパッドの接合面に凹みを形成した場合、溶融半田がディンプルに入り込む際に、ディンプル内の空気が外部に抜け難く、気泡(ボイド)として半田内に残ってしまう。この場合、半導体装置の動作時に半導体素子において生じた熱をダイパッド側に効率よく逃がすことができない、という問題がある。また、気泡が半田内に残ってしまうと、半導体装置の動作時に半導体素子において生じた熱によって気泡が膨張し、半田にクラックが発生する虞がある。すなわち、半導体装置の信頼性が低下する、という問題もある。
本発明は、上述した事情に鑑みたものであって、ダイパッドと半導体素子とを接合する半田内に気泡を残すことなく、ダイパッドと半導体素子との接合の際に溶融半田の濡れ広がりを抑制できるリードフレーム、これを用いて製造される半導体装置及びその製造方法を提供することを目的とする。
この課題を解決するために、本発明のリードフレームは、半田により半導体素子を接合する板状のダイパッドと、前記半導体素子に電気接続するリードと、を備え、前記ダイパッドが、基準面を有するベース部と、前記基準面から突出してそれぞれの頂部が互いに離間するように配置された複数の凸部と、を有し、前記凸部が、前記基準面側から前記凸部の頂部に向かうにしたがって先細る錐形状に形成され、前記凸部の頂部に、該凸部の突出方向の側方に張り出す張出部が形成され、前記凸部の頂面は、その中央部分が前記基準面に向けて窪む窪み面となっていることを特徴とする。
また、本発明のリードフレームは、半田により半導体素子を接合する板状のダイパッドと、前記半導体素子に電気接続するリードと、を備え、前記ダイパッドが、基準面を有するベース部と、前記基準面から突出してそれぞれの頂部が互いに離間するように配置された複数の凸部と、を有し、前記凸部が、前記基準面側から前記凸部の頂部に向かうにしたがって先細る錐形状に形成され、前記凸部の頂部に、該凸部の突出方向の側方に張り出す張出部が形成され、前記凸部の頂面は、その中央部分が上方に膨らむ膨出面となっていることを特徴とする。
本発明の半導体装置は、前記リードフレームを用いて製造されるものであって、前記ダイパッドと、半田により前記ベース部の基準面上に接合された半導体素子と、該半導体素子に電気接続されたリードと、これらダイパッド、半導体素子及びリードを封止する封止樹脂と、を備えることを特徴とする。
本発明の半導体装置の製造方法は、前記リードフレームを用いて半導体装置を製造する方法であって、前記リードフレームを用意する準備工程と、半田により半導体素子を前記ベース部の基準面上に接合する接合工程と、前記半導体素子と前記リードとを電気接続する接続工程と、前記半導体素子、前記ダイパッド及び前記リードを封止樹脂により封止する樹脂封止工程と、を備え、前記接合工程において、前記半田を溶融させた状態で前記半導体素子を前記ダイパッドに接合することを特徴とする。
本発明によれば、半導体素子をダイパッドに接合するためにベース部の基準面上において半田を溶融させた際、溶融した半田(溶融半田)は、凸部の外周面及びベース部の基準面に接触しながら複数の凸部の間を流れるため、溶融半田の表面張力によって溶融半田が過度に濡れ広がることを抑制できる。したがって、半導体素子を安定した状態でダイパッドに接合することができると共に、ダイパッドのベース部の基準面と封止樹脂との接触面積を確保して、封止樹脂がダイパッドから剥離することも抑制できる。
また、溶融半田が複数の凸部の間を流れることで、凸部の間にある空気を容易に外部に逃がし、この空気が気泡として半田内に残ることを防止できる。したがって、半導体素子の熱をダイパッド側に効率よく逃がすことができる。また、半田内の気泡に基づくクラックの発生を防いで半導体装置の信頼性低下も防止できる。
本発明の第一実施形態に係るリードフレームを示す平面図である。 図1のA−A矢視断面図である。 図1,2のリードフレームに備えるダイパッドの要部を示す拡大断面図である。 図1〜3に示すリードフレームを用いて製造される半導体装置を示す平面図である。 図4のB−B矢視断面図である。 図5,6の半導体装置において、半田によるダイパッドと半導体素子との接合状態を示す拡大断面図である。 本発明の第二実施形態に係るリードフレームのダイパッドに備える凸部であり、(a)は拡大断面図、(b)は(a)の凸部の形成方法の一例を示す拡大断面図である。 図7の凸部の第一変形例であり、(a)は拡大断面図、(b)は(a)の凸部の形成方法の一例を示す拡大断面図である。 図7の凸部の第二変形例であり、(a)は拡大断面図、(b)は(a)の凸部の形成方法の一例を示す拡大断面図である。 図7の凸部の第三変形例を示す拡大断面図である。
〔第一実施形態〕
以下、図1〜6を参照して本発明の第一実施形態について説明する。
図1,2に示すように、この実施形態に係るリードフレーム1は、後述する樹脂封止型の半導体装置30(図4〜6参照)の製造に使用するものであり、銅板等のように導電性を有する板材にプレス加工等を施すことで得られる。
このリードフレーム1は、半田により半導体素子31を接合する板状のダイパッド11、及び、半導体素子31に電気接続するリード12を備えている。
ダイパッド11は、基準面21aを有する板状のベース部21と、ベース部21の基準面21aから突出する複数の凸部22とを備えている。
基準面21aの面積は、半導体素子31が接合される領域(接合領域)の面積よりも十分に大きく設定されている。本実施形態では、半導体素子31の接合領域が基準面21aの中央部分に設定されている。
各凸部22は、基準面21a側から凸部22の頂部に向かうにしたがって先細ると共に、頂部が基準面21aに平行する平坦な頂面を有する錐台形状に形成されている。なお、図1を参照すると、各凸部22は、平面視矩形状の四角錐台形状となっているが、例えば平面視円形状の円錐台形状であってもよい。この凸部22の高さは、ダイパッド11の厚みの1/30以下に設定されることが好ましい。
複数の凸部22は、それぞれの頂部が互いに離間するように配置されている。さらに、複数の凸部22は、互いに間隔をあけて配列され、特に基準面21aに沿って縦横に間隔をあけて配列されている。これにより、基準面21aを底面とした溝部23が、平面視で格子状に形成されている。なお、図1を参照すると、平面視矩形状とされた各凸部22の辺が、縦あるいは横に延びる溝部23の延在方向に平行しているが、これに限ることはない。
本実施形態では、複数の凸部22が基準面21a全体に形成されている、また、等間隔で配列されている。
さらに、本実施形態では、基準面21aのうち半導体素子31の接合領域(半田が塗布される塗布領域)において、単位面積当たりの複数の凸部22の形成領域が、該形成領域を除く基準面21aの残部領域(溝部23の底面の領域)よりも小さく設定されている。また、半導体素子31の接合領域において、単位面積当たりの複数の凸部22の頂面の面積が、基準面21aの残部領域の面積よりも小さく設定されている(例えば図3参照)。
さらに、本実施形態のダイパッド11では、ベース部21が板厚の大きい厚板部25と、厚板部25よりも厚さ寸法の小さい薄板部26とを有している。基準面21aは厚板部25に形成されている。厚板部25の厚さ寸法は、リード12よりも大きく設定されている。
薄板部26は、リード12が隣り合せて配されるダイパッド11の一端と反対側に位置するダイパッド11の他端をなしている。この薄板部26は、基準面21aよりも高さ位置を低く設定した段差面26cを有する。
リード12は、平面視したダイパッド11の一端側に間隔をあけて配されている。リード12は、ベース部21の基準面21aに沿ってダイパッド11の一端から離れる方向に延びて形成されている。なお、以下の説明では、リード12の長手方向の両端部のうち、ダイパッド11に隣り合う端部を「一端部27」と呼び、ダイパッド11から離れて位置する端部を「他端部28」と呼ぶ。
リード12の一端部27には、ダイパッド11に接合される半導体素子31と電気接続するためのワイヤー32(図4,5参照)を接合する接合部が形成されている。なお、図示例では、接合部がリード12の一端部27の他の部分よりも幅広に形成されているが、これに限ることはない。
本実施形態では、リード12が同一のダイパッド11に対して複数(図示例では二つ)設けられている。複数のリード12は、ベース部21の基準面21aに沿ってリード12の長手方向に直交する幅方向に間隔をあけて配列されている。また、複数のリード12の長手方向は互いに平行している。
なお、図示例では、二つのリード12のうち一方のリード(第一リード12A)の幅寸法が、他方のリード(第二リード12B)の幅寸法よりも小さく設定されているが、これらリード12の幅寸法は、製造後の半導体装置30(図4〜6参照)において各リード12に流す電流の大きさに応じて適宜変更されてよい。
さらに、本実施形態のリードフレーム1は、ダイパッド11及び複数のリード12を一体に連結する連結フレーム部13を備えている。連結フレーム部13は、リード12の厚みと同等に設定され、複数のリード12の配列方向に延びて複数のリード12を互いに連結する帯状のタイバー部14と、平面視したダイパッド11の一端からリード12の長手方向に延びてダイパッド11及びタイバー部14を連結する吊りリード部15とを備える。タイバー部14は、複数のリード12及び吊りリード部15の長手方向の中途部に接続されている。
また、連結フレーム部13は、平面視したダイパッド11の他端にも連結されている。すなわち、連結フレーム部13は、ダイパッド11の両端を支持するように構成されている。
上述したリードフレーム1の構成は、一つの半導体装置30を製造するための構成であるが、例えば同一のリードフレーム1を用いて複数の半導体装置30を製造できるように、一つの半導体装置30を製造するためのユニット(一つのダイパッド11及び複数のリード12を含むユニット)を複数接続して構成されてもよい。具体的には、複数のユニットを同じ向きに配すると共に、タイバー部14の延在方向に互いに間隔をあけて並べられた状態で、これら複数のユニットが連結フレーム部13によって接続されていればよい。
次に、以上のように構成される本実施形態のリードフレーム1を用いて図4〜6に示す半導体装置30を製造する製造方法について説明する。
半導体装置30を製造する際には、はじめに、上記構成のリードフレーム1を用意する(準備工程)。この工程では、複数の凸部22が、例えば凸部22形成用の凹部が複数形成された所定の金型(不図示)をダイパッド11に押し付けるパンチング加工により形成される。この場合、金型に形成される凹部の大きさ(深さ寸法)は、形成後の凸部22の高さがダイパッド11の厚みの1/30以下となるように設定される。なお、複数の凸部22の形成は、銅板等の導電性を有する板材にダイパッド11、リード12等を形成するためのプレス加工において同時に行われてもよいし、この加工の前後において実施されてもよい。
また、本実施形態の準備工程では、吊りリード部15を折り曲げることで、ベース部21の基準面21aがリード12よりも下方に位置するようにダイパッド11をその厚さ方向にずらすダウンセット加工も実施する(図2参照)。吊りリード部15は、ダイパッド11の一端側に位置する吊りリード部15の一端部において折り曲げられる。
次いで、図6に示すように、半田35により半導体素子31をベース部21の基準面21a上に接合する(接合工程)。この工程では、ベース部21の基準面21a上において加熱溶融された半田(溶融半田)をダイパッド11と半導体素子31との間に介在させた状態で、溶融半田の温度を下げて溶融半田を固化させることにより、半導体素子31がベース部21の基準面21a上に接合される。ここで、ベース部21の基準面21a上の溶融半田は、複数の凸部22の外周面及びベース部21の基準面21aに接触しながら、複数の凸部22の間(溝部23)を流れるため、溶融半田の表面張力によって溶融半田が過度に濡れ広がることを抑制できる。
この接合工程では、例えば、以下の二つの具体的な方法によって半導体素子31をダイパッド11に接合することが可能である。
第一の方法は、溶融半田をベース部21の基準面21a上に供給し、この基準面21a上の溶融半田をスパンカー(不図示)により叩いて所望の領域(例えば半導体素子31の接合領域)まで濡れ広がらせた後に、溶融半田上に半導体素子31を載置することで、半導体素子31をダイパッド11に接合する方法である。この方法では、溶融半田をベース部21の基準面21a上に供給する際、及び、溶融半田をスパンカーにより叩く際に、溶融半田がベース部21の基準面21a上において濡れ広がるが、凸部22が無い場合と比較して、前述した溶融半田の表面張力によって溶融半田の濡れ広がりが抑制される。
第二の方法は、例えば、半田ペーストをベース部21の基準面21a上に印刷し、半田ペースト上に半導体素子31を載置した上で、半田ペーストを加熱溶融して溶融半田とすることにより、半導体素子31をダイパッド11に接合する方法である。この方法では、ベース部21の基準面21aと半導体素子31との間に介在する半田ペーストが溶融することで、溶融半田がベース部21の基準面21a上において濡れ広がるが、凸部22が無い場合と比較して、前述した溶融半田の表面張力によって溶融半田の濡れ広がりが抑制される。
なお、この接合工程で接合される本実施形態の半導体素子31は、上面にゲート電極及びソース電極を有し、下面にドレイン電極を有するMOSFETである。したがって、接合工程において半導体素子31の下面がダイパッド11に接合されることで、半導体素子31のドレイン電極がダイパッド11に電気接続される。
上記接合工程後には、図4,5に示すように、半導体素子31とリード12とを電気接続する(接続工程)。この工程では、ワイヤー(接続子)32の両端を半導体素子31及びリード12の一端部27に接合する。本実施形態では、第一リード12Aと半導体素子31のゲート電極とを細いワイヤー32により接続する。また、第二リード12Bと半導体素子31のソース電極とを太いワイヤー32により接続する。なお、第二リード12Bと半導体素子31との間には、大電流を流すことができるように、太いワイヤー32が複数本(図示例では四本)配される。
その後、半導体素子31、ダイパッド11、リード12の一端部27、吊りリード部15の一端部及びワイヤー32を封止樹脂33により封止する(樹脂封止工程)。この工程では、基準面21aと反対側に位置するベース部21の下面21bが露出するように、また、薄板部26の一部が外部に突出するように封止樹脂33が形成される(図5参照)。さらに、吊りリード部15の一端部を除く連結フレーム部13、及び、リード12の他端部28が封止樹脂33の外側に配される。
また、前述した接合工程においてベース部21の基準面21aのうち半導体素子31が接合された領域(接合領域)の面積はベース部21の基準面21aよりも小さいため、樹脂封止工程では、封止樹脂33がベース部21の基準面21aのうち接合領域の周囲の領域(周囲領域)に接触する。すなわち、封止樹脂33はベース部21の基準面21aの周囲領域も封止する。そして、ベース部21の基準面21aの周囲領域にも複数の凸部22が形成されているため、封止樹脂33は複数の凸部22に係合する。
最後に、吊りリード部15の一端部を除く連結フレーム部13を切り落とし(切断工程)、各リード12の他端部28に折り曲げ加工を施す(折り曲げ工程)ことで、図4〜6に示す半導体装置30が得られる。
なお、折り曲げ工程では、図5に示すように、封止樹脂33から延出するリード12の他端部28のうち延出方向先端部が、リード12の一端部27よりも低く位置してダイパッド11の下面21bと共に同一平面をなすように、リード12の他端部28が折り曲げられる。
以上のように製造される半導体装置30は、図4〜6に示すように、半導体素子31、ダイパッド11、複数のリード12、ワイヤー32及び封止樹脂33を備えている。
本実施形態の半導体素子31は、前述したように、上面にゲート電極及びソース電極を有し、下面にドレイン電極を有するMOSFETである。そして、半導体素子31の下面が半田35によってダイパッド11に接合されることで、半導体素子31のドレイン電極がダイパッド11に電気接続されている。なお、図示例では、半田35が凸部22の頂部と半導体素子31との間にも介在しているが、これに限ることはなく、例えば半導体素子31の下面が凸部22の頂部に接触していてもよい。
各リード12は、その長手方向の一端部27が封止樹脂33により封止され、他端部28が封止樹脂33から延出している。また、各リード12の他端部28は、その延出方向先端部がリード12の一端部27よりも低く位置してダイパッド11の下面21bと共に同一平面をなすように折り曲げられている。
ワイヤー32は、半導体素子31の上面とリード12の一端部27(接合部)との間に配されて、半導体素子31とリード12とを電気接続している。本実施形態では、半導体素子31のゲート電極と第一リード12Aとが細いワイヤー32によって電気接続されている。また、半導体素子31のソース電極と第二リード12Bとが複数の太いワイヤー32によって電気接続されている。
封止樹脂33は、半導体素子31、ダイパッド11、各リード12の一端部27及びワイヤー32を封止している。封止樹脂33は、ベース部21の下面21bが露出するように、また、ベース部21の薄板部26の一部が外部に突出するように形成されている。さらに、封止樹脂33は、各リード12の他端部28が外部に配されるように形成されている。
また、封止樹脂33は、ベース部21の基準面21aのうち半導体素子31の接合領域の周囲の領域(周囲領域)も封止しており、周囲領域に形成された複数の凸部22に係合している。
以上のように構成される半導体装置30を実装基板(不図示)に実装する場合には、各リード12の他端部28やダイパッド11の下面21bを実装基板のランド(不図示)に接合すればよい。
そして、この半導体装置30では、その動作時に半導体素子31に大電流が流れて半導体素子31に大きな熱が発生するが、この半導体素子31の熱は、主に半田35及びダイパッド11を介して実装基板(外部)に逃がすことができる。
以上説明したように、本実施形態のリードフレーム1及びこれを用いた半導体装置30の製造方法によれば、接合工程において溶融半田が凸部22の外周面及びベース部21の基準面21aに接触しながら複数の凸部22の間(溝部23)を流れることで、溶融半田の表面張力によって溶融半田が過度に濡れ広がることを抑制できる。なお、本実施形態では、凸部22が平面視矩形状に形成されていることで、平面視円形状に形成される場合と比較して、溶融半田の表面張力が大きくなるため、溶融半田の濡れ広がりを抑制できる。また、本実施形態では、複数の凸部22が等間隔で配列されているため、溶融半田の濡れ広がりに偏りが生じることも抑制できる。これにより、ダイパッド11と半導体素子31との間に介在する半田35の厚みを一定とすることができ、また、半導体素子31がダイパッド11上において傾くことも抑制できる。すなわち、半導体素子31を安定した状態でダイパッド11に接合することが可能となる。
また、溶融半田の流動性は溶融半田の温度に応じて変化するが、複数の凸部22により溶融半田の表面張力が促されることで、溶融半田の温度に対する濡れ広がりの度合いの変化を抑制できる。したがって、接合工程において溶融半田の温度にばらつきが生じても、ダイパッド11と半導体素子31との間に介在する半田35の厚みを容易に制御することも可能となる。
さらに、溶融半田が複数の凸部22の間(溝部23)を流れることで、凸部22の間(溝部23)にある空気を容易に外部に逃がすことができる。特に、本実施形態では、溝部23が平面視格子状に形成され、溝部23が縦横に直線状に延びることで、溶融半田が溝部23の延在方向に流れ易くなるため、溝部23にある空気を効率よく逃がすことができる。これにより、凸部22の間(溝部23)にある空気が気泡として半田35内に残ることを防止できる。したがって、製造後の半導体装置30において半導体素子31の熱をダイパッド11側に効率よく逃がすことができる。また、半田35内の気泡に基づくクラックの発生を防いで半導体装置30の信頼性低下も防止できる。
また、本実施形態では、半導体素子31の接合領域において、単位面積当たりの複数の凸部22の形成領域が該形成領域を除く前記基準面21aの残部領域よりも小さく設定されていることで、あるいは、単位面積当たりの複数の凸部22の頂面の面積が基準面21aの残部領域の面積よりも小さく設定されていることで、凸部22の間で溶融半田が流れ易くなるため、凸部22の間にある空気を容易に外部に逃がすことができる。
また、溶融半田がベース部21の基準面21a上において過度に濡れ広がることを抑制できるため、ダイパッド11と封止樹脂33との接触面積を十分に確保でき、製造後の半導体装置30において封止樹脂33がダイパッド11から剥離することを抑制できる。
さらに、複数の凸部22が半導体素子31の接合領域の周囲の領域にも形成されていることで、封止樹脂33が複数の凸部22に係合するため、ダイパッド11に対する封止樹脂33の密着性向上を図り、封止樹脂33がダイパッド11から剥離することをさらに抑制できる。
また、本実施形態では、凸部22の高さがダイパッド11の厚みの1/30以下に設定されているため、準備工程において凸部22をパンチング加工により形成しても、ダイパッド11がたわんでベース部21の基準面21aに窪みや膨らみが生じることを確実に防止できる。すなわち、ベース部21の基準面21aを確実に平坦に形成することができる。これにより、接合工程において基準面21aの窪みや膨らみに基づいて溶融樹脂の流れに偏りが生じることを防いで、ダイパッド11と半導体素子31との間に介在する半田35の厚みを一定に設定することが可能となる。
さらに、半田35の厚みが一定になることで、半導体素子31の熱を半導体素子31の下面全体から偏りなくダイパッド11に逃がすことが可能となる、すなわち、半導体装置30の信頼性低下を防止しながら、放熱性の低下も防ぐことができる。
〔第二実施形態〕
次に、図7を参照して本発明の第二実施形態について説明する。
この実施形態では、第一実施形態のリードフレーム1と比較して、ダイパッド11に形成される凸部22の一部形状のみが異なっており、その他の構成については、第一実施形態と同様である。本実施形態では、第一実施形態と同様の構成については同一符号を付す等して、その説明を省略する。
図7(a)に示すように、この実施形態に係るリードフレームのダイパッド11に形成された凸部22の頂部には、凸部22の突出方向の側方に張り出す張出部22Bが形成されている。張出部22Bは、例えば凸部22の周方向全体に形成されているとよい。なお、図示例では、張出部22Bの先端が凸部の底部よりも径方向内側に位置しているが、例えば底部よりも径方向外側に位置してもよい。また、張出部22Bは凸部22の径方向外側に向かうにしたがって先細るように形成されているが、これに限ることはない。
また、張出部22Bは、凸部22の頂面22aの一部をなすように形成されている。凸部22の頂面22aは、第一実施形態の場合と同様に、ベース部21の基準面21aに平行する平坦面となっている。
上記凸部22を備えるリードフレームを用いても、第一実施形態と同様の製造方法により同様の半導体装置30(図4,5参照)を製造することができる。
ただし、準備工程においては、例えば図7(b)に示すように、第一実施形態と同様の凸部22(張出部22Bのない凸部22)をパンチング加工により形成した後に、凸部22に押し付けられる押付面50aが平坦なパンチング金型50により、凸部22の頂部を押し潰すことで張出部22Bが形成される。
本実施形態のリードフレームによれば、第一実施形態と同様の効果を奏する。
また、凸部22の頂部に張出部22Bが形成されていることで、半導体素子31をダイパッド11に接合する接合工程において凸部22に対する溶融半田の接触面積が増加するため、溶融半田の濡れ広がりをさらに抑制できる。
また、凸部22の頂部に張出部22Bが形成されていることで、封止樹脂33を張出部22Bとベース部21の基準面21aとの間に入り込ませることができるため、製造後の半導体装置30において封止樹脂33がベース部21の基準面21aから上方に剥離することを確実に防止できる。
なお、上記第二実施形態では、凸部22の頂面22aが平坦面となっているが、これに限ることはない。
凸部22の頂面22aは、例えば図8(a)に示すように、その中央部分が基準面21aに向けて窪む窪み面となっていてもよい。なお、図示例の窪み面は、角部を有する断面V字状となっているが、例えば角部がなく丸みを帯びた断面U字状となっていてもよい。このような形状の凸部22を形成する場合には、例えば図8(b)に示すように、張出部22Bを形成するためのパンチング金型50の押付面50aを、凸部22側に膨出する膨出面とすればよい。なお、図示例では膨出面が断面V字状となっているが、例えば断面U字状であってもよい。
凸部22の頂面22aが窪み面となっている場合には、張出部22Bを含む凸部22の頂部の周縁部分を封止樹脂33により挟み込むことができるため、凸部と封止樹脂との係合を強化することができる。
また、凸部22の頂面22aは、例えば図9(a)、図10に示すように、その中央部分が上方に膨らむ膨出面となっていてもよい。この膨出面は、図9(a)のように先端が尖った断面V字状であってもよいし、図10のように丸みを帯びた断面U字状であってもよい。このような形状の凸部22を形成する場合には、例えば図9(b)に示すように、張出部22Bを形成するためのパンチング金型50の押付面50aを、凸部22から離れる方向に窪む窪み面とすればよい。なお、図9(b)に示す押付面50aの形状は、図9(a)に示す頂面22aの形状に対応する断面V字状となっている。図10に示す形状の頂面22aを形成するためには、押付面50aの形状を同様に対応する断面U字状とすればよい。
以上、本発明の実施形態について説明したが、本発明の技術的範囲はこれに限定されることはなく、本発明の技術的思想を逸脱しない範囲で適宜変更可能である。
例えば、凸部22は、上記実施形態のように錐台形状に限らず、例えば角錐や円錐等の錘形状、角柱や円柱等の柱形状であってもよい。
また、ダイパッド11は、板厚が異なる厚板部25及び薄板部26によって構成されているが、例えば板厚が均一の板状に形成されてもよい。
また、ダイパッド11に接合される半導体素子31は、MOSFETに限らず、例えばダイオードのように半導体素子31の上面及び下面に電極を一つずつ形成したものであってもよいし、例えば半導体素子31の上面のみに電極を形成したものであってもよい。
さらに、上記実施形態では、半導体素子31とリード12とがワイヤー32によって電気接続されるが、少なくとも導電性を有する接続子によって電気接続されればよく、例えば導電性の板材によって接続されてもよい。
また、リードフレーム1は、上記実施形態のようにリード12を実装基板のランドに接合するタイプ(表面実装型)の半導体装置30の製造に適用されることに限らず、例えば、リード12を実装基板のスルーホールに差し込むタイプ(スルーホール実装型)の半導体装置30の製造に適用することも可能である。この場合、封止樹脂33から突出するリード12の他端部28には、上記実施形態で示したものと異なる適切な折り曲げ加工を施してもよいし、あるいは、折り曲げ加工を施さなくてもよい。
1 リードフレーム
11 ダイパッド
12 リード
21 ベース部
21a 基準面
22 凸部
22a 頂面
22B 張出部
23 溝部
30 半導体装置
31 半導体素子
32 ワイヤー(接続子)
33 封止樹脂
35 半田

Claims (8)

  1. 半田により半導体素子を接合する板状のダイパッドと、前記半導体素子に電気接続するリードと、を備え、
    前記ダイパッドが、基準面を有するベース部と、前記基準面から突出してそれぞれの頂部が互いに離間するように配置された複数の凸部と、を有し、
    前記凸部が、前記基準面側から前記凸部の頂部に向かうにしたがって先細る錐形状に形成され
    前記凸部の頂部に、該凸部の突出方向の側方に張り出す張出部が形成され、
    前記凸部の頂面は、その中央部分が前記基準面に向けて窪む窪み面となっていることを特徴とするリードフレーム。
  2. 半田により半導体素子を接合する板状のダイパッドと、前記半導体素子に電気接続するリードと、を備え、
    前記ダイパッドが、基準面を有するベース部と、前記基準面から突出してそれぞれの頂部が互いに離間するように配置された複数の凸部と、を有し、
    前記凸部が、前記基準面側から前記凸部の頂部に向かうにしたがって先細る錐形状に形成され
    前記凸部の頂部に、該凸部の突出方向の側方に張り出す張出部が形成され、
    前記凸部の頂面は、その中央部分が上方に膨らむ膨出面となっていることを特徴とするリードフレーム。
  3. 前記凸部が平面視矩形状に形成されていることを特徴とする請求項1又は請求項2に記載のリードフレーム。
  4. 複数の前記凸部が前記基準面に沿って縦横に間隔をあけて配列され、
    前記基準面を底面とした溝部が、平面視で格子状に形成されることを特徴とする請求項1から請求項3のいずれか一項に記載のリードフレーム。
  5. 複数の前記凸部が互いに間隔をあけて配列され、
    前記基準面のうち前記半導体素子が接合される接合領域において、単位面積当たりの複数の前記凸部の形成領域が、該形成領域を除く前記基準面の残部領域よりも小さいことを特徴とする請求項1から請求項4のいずれか一項に記載のリードフレーム。
  6. 前記基準面から突出する前記凸部の高さは、前記ダイパッドの厚みの1/30以下であることを特徴とする請求項1から請求項5のいずれか一項に記載のリードフレーム。
  7. 請求項1から請求項6のいずれか一項に記載のリードフレームを用いて製造される半導体装置であって、
    前記ダイパッドと、半田により前記ベース部の基準面上に接合された半導体素子と、該半導体素子に電気接続されたリードと、これらダイパッド、半導体素子及びリードを封止する封止樹脂と、を備えることを特徴とする半導体装置。
  8. 請求項1から請求項6のいずれか一項に記載のリードフレームを用いて半導体装置を製造する製造方法であって、
    前記リードフレームを用意する準備工程と、半田により半導体素子を前記ベース部の基準面上に接合する接合工程と、前記半導体素子と前記リードとを電気接続する接続工程と、前記半導体素子、前記ダイパッド及び前記リードを封止樹脂により封止する樹脂封止工程と、を備え、
    前記接合工程において、前記半田を溶融させた状態で前記半導体素子を前記ダイパッドに接合することを特徴とする半導体装置の製造方法。
JP2013073074A 2013-03-29 2013-03-29 リードフレーム、半導体装置及びその製造方法 Active JP6127293B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013073074A JP6127293B2 (ja) 2013-03-29 2013-03-29 リードフレーム、半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013073074A JP6127293B2 (ja) 2013-03-29 2013-03-29 リードフレーム、半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2014197634A JP2014197634A (ja) 2014-10-16
JP6127293B2 true JP6127293B2 (ja) 2017-05-17

Family

ID=52358228

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013073074A Active JP6127293B2 (ja) 2013-03-29 2013-03-29 リードフレーム、半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP6127293B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3494592A4 (en) * 2016-08-03 2020-11-11 Soliduv, Inc. STRESS INSENSITIVE CHIP FIXATION, IMPROVED THERMAL CONDUCTIVITY, AND MANUFACTURING PROCESS
JP6808849B2 (ja) * 2017-10-26 2021-01-06 新電元工業株式会社 半導体装置
US11183472B2 (en) * 2017-11-28 2021-11-23 Sony Semiconductor Solutions Corporation Semiconductor device and manufacturing method of semiconductor device for improving solder connection strength
JP7238330B2 (ja) * 2018-10-18 2023-03-14 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7247574B2 (ja) 2018-12-19 2023-03-29 富士電機株式会社 半導体装置
FR3105575B1 (fr) * 2019-12-20 2021-12-03 Valeo Systemes De Controle Moteur Connexion électrique
CN115295510A (zh) * 2022-09-06 2022-11-04 日月新半导体(威海)有限公司 半导体分立器件封装件
CN115332208B (zh) * 2022-10-17 2022-12-27 佛山市蓝箭电子股份有限公司 一种半导体封装器件以及制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5823447A (ja) * 1981-08-05 1983-02-12 Nec Corp 半導体装置およびその製造方法
JPS6196542U (ja) * 1984-11-29 1986-06-21
JPS62249430A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 電子装置
JPS63178342U (ja) * 1987-05-12 1988-11-18
JPH06132459A (ja) * 1992-10-14 1994-05-13 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP2012119485A (ja) * 2010-11-30 2012-06-21 Panasonic Corp 半導体素子のダイボンド接合構造、サブマウント基板、該接合構造又は該基板を用いた発光装置、及び該発光装置を用いた照明器具、並びに半導体素子パッケージの製造方法

Also Published As

Publication number Publication date
JP2014197634A (ja) 2014-10-16

Similar Documents

Publication Publication Date Title
JP6127293B2 (ja) リードフレーム、半導体装置及びその製造方法
JP5542627B2 (ja) 接続板、接合構造及び半導体装置
TWI311352B (en) Fabricating process of leadframe-based bga packages and leadless leadframe utilized in the process
US8133759B2 (en) Leadframe
JP5745238B2 (ja) 半導体装置およびその製造方法
JP5577221B2 (ja) リードフレーム及び半導体装置
JP5857361B2 (ja) 半導体装置
JP2010109253A (ja) 半導体装置およびその製造方法
JP2019192667A5 (ja)
JP6080305B2 (ja) 半導体装置の製造方法、半導体装置及びリードフレーム
JP5708044B2 (ja) 半導体装置、金属ブロック体及びその製造方法
JP6402281B1 (ja) 電子モジュール、接続体の製造方法及び電子モジュールの製造方法
JP2016146457A (ja) 半導体装置およびその製造方法
JP3575945B2 (ja) 半導体装置の製造方法
JP6128687B2 (ja) 半導体装置の製造方法、半導体装置及びリードフレーム
US7943860B2 (en) Material board for producing hybrid circuit board with metallic terminal plate and method for producing hybrid circuit board
JP2021002637A (ja) 半導体装置及び半導体装置の製造方法
JP6619119B1 (ja) 半導体装置
JP2012190958A (ja) 樹脂封止型半導体装置とその製造方法
JP7175643B2 (ja) 半導体装置、及び、半導体装置の製造方法
JP5477260B2 (ja) 電子装置およびその製造方法
JP4840305B2 (ja) 半導体装置の製造方法
JP4476977B2 (ja) 半導体装置
JP5254374B2 (ja) 電子部品およびその製造方法
JP2009027106A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151027

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161024

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170217

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170316

R150 Certificate of patent or registration of utility model

Ref document number: 6127293

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150