KR20130068485A - 관통 전극을 구비하는 반도체 디바이스, 그것의 제조방법, 반도체 디바이스를 구비한 적층형 패키지 및 적층형 패키지의 제조방법 - Google Patents

관통 전극을 구비하는 반도체 디바이스, 그것의 제조방법, 반도체 디바이스를 구비한 적층형 패키지 및 적층형 패키지의 제조방법 Download PDF

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Abstract

면적 및 두께를 감소시킬 수 있는 관통 전극을 구비하는 반도체 디바이스, 그것의 제조방법, 반도체 디바이스를 구비한 적층형 패키지 및 적층형 패키지의 제조방법에 관한 것으로, 본 발명의 반도체 디바이스는 상부 표면 및 하부 표면을 갖는 웨이퍼, 상기 웨이퍼의 상부 표면 및 하부 표면 각각에 형성되는 회로층, 및 상기 웨이퍼를 관통하여 형성되고, 상기 웨이퍼의 상부 표면 및 하부 표면에 형성되는 상기 회로층을 전기적으로 연결하는 관통 전극을 포함한다.

Description

관통 전극을 구비하는 반도체 디바이스, 그것의 제조방법, 반도체 디바이스를 구비한 적층형 패키지 및 적층형 패키지의 제조방법{Micro Device Having Through Silicon Electrode, Method of Manufacturing The Same and Multi Chip package Having The same, and Method of Manufacturing the Multi Chip Package}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 관통 전극을 구비하는 반도체 디바이스, 그것의 제조방법, 반도체 디바이스를 구비한 적층형 패키지 및 적층형 패키지의 제조방법에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 이용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증대하고 있는 추세이다. 아울러, 더 좁은 면적내에서 더 많은 용량의 메모리를 실장하고, 실장된 메모리를 효율적으로 구동시키기 위한 다양한 시도가 이루어지고 있다.
근래 들어, 반도체 패키지의 집적도를 향상시키기 위하여, 기존의 평면 배치 방식에서 복수의 메모리 칩을 적층한 입체 구조 배치 기술이 응용되기 시작하였다.
이와 같은 3차원 입체 배치는 반도체 패키지 분야에서도 적용되고 있으며, 현재에는 적층된 반도체 칩들간의 인터페이스를 위해, 칩내를 관통하도록 형성되는 TSV(Through silicon via)의 연구가 활발히 진행중이다.
TSV는 일면에 회로층이 형성되어 있는 반도체 기판(칩)내에 관통되도록 형성되어, 상하부의 다른 반도체 기판(칩)과 연결시키는 매체로서, 관통 전극으로 불리우기도 한다.
현재, TSV를 채용한 반도체 패키지는 보다 많은 수의 칩간을 연결하면서 좁은 면적, 낮은 두께 및 낮은 파워 소모량을 가질 것이 요구된다.
본 발명의 실시예들은 면적 및 두께를 감소시킬 수 있는 관통 전극을 구비하는 반도체 디바이스, 그것의 제조방법, 반도체 디바이스를 구비한 적층형 패키지 및 적층형 패키지의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스는 상부 표면 및 하부 표면을 갖는 웨이퍼, 상기 웨이퍼의 상부 및 하부 각각에 형성되는 회로층, 및 상기 웨이퍼를 관통하여 형성되고, 상기 웨이퍼의 상부 및 하부에 형성되는 상기 회로층을 전기적으로 연결하는 관통 전극을 포함한다.
또한, 본 발명의 다른 실시예에 따른 적층형 패키지는 상부 및 하부 각각에 회로층이 형성되어 있고, 상기 회로층을 전기적으로 연결하는 관통 전극을 포함하는 반도체 디바이스가 복수 개 적층되어 구성된다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조방법은, 상면 및 후면을 갖는 웨이퍼를 제공하는 단계, 상기 웨이퍼의 상면에 상부 회로층을 형성하는 단계, 상기 웨이퍼 후면을 가공하는 단계, 상기 웨이퍼 후면을 통해 상기 상부 회로층과 연결되는 관통 전극을 형성하는 단계, 및 상기 관통 전극 양측의 상기 웨이퍼 후면에 하부 회로층을 형성하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 적층형 패키지의 제조방법은 웨이퍼 상부 표면 및 하부 표면에 회로층이 형성되고, 상기 웨이퍼 내부를 관통하는 관통 전극을 포함하는 반도체 디바이스를 제공하는 단계; 및 상기 반도체 디바이스를 적층 실장하는 단계를 포함한다.
본 발명의 실시예에 따르면, 관통 전극을 갖는 웨이퍼의 상하부면에 회로층을 형성하여 양면에 회로층이 구비된 반도체 디바이스를 제작한다. 이에 따라, 적층 패키지 구현시, 한 장의 웨이퍼가 기존의 두 장의 웨이퍼 역할을 하므로, 패키지 높이를 줄이면서도 더 많은 수의 회로를 집적할 수 있다.
도 1은 본 실시예에 따른 반도체 디바이스를 포함하는 적층형 패키지의 개략적인 분해 사시도,
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조방법을 설명하기 위한 공정별 단면도,
도 3 및 도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조방법을 설명하기 위한 단면도,
도 5는 본 발명의 다른 실시예에 따른 적층형 패키지의 단면도,
도 6은 본 발명의 또 다른 실시예에 따른 적층형 패키지의 단면도,
도 7 및 도 8은 본 실시예의 적층형 패키지에 내장되는 비접촉 통신부를 개략적으로 보여주는 회로도,
도 9는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른 소잉전 적층 웨이퍼를 포함하는 반도체 디바이스를 보여주는 사시도이다.
도 1을 참조하면, 반도체 디바이스(10)는 적층된 복수의 웨이퍼(20,30)를 포함한다. 복수의 적층된 웨이퍼(20,30)는 각각 하부면(20a,30a) 및 상부면(20b,30b)을 가지며, 상기 하부면(20a,30a) 및 상부면(20b,30b)에 각각 회로층(40)이 형성되어 있다. 각각의 웨이퍼(20,30) 내부에는 상하부면에 형성된 회로층(40)간의 전기적 연결을 위해 관통 전극(50)이 형성되어 있으며, 적층된 웨이퍼(20,30)는 접속 단자(60)에 의해 상호 전기적으로 연결된다.
이와 같은 본 실시예의 반도체 디바이스(10)는 웨이퍼(20,30) 양면에 회로층(40)이 형성되어 있으므로, 한 장의 웨이퍼가 기존의 두 장의 웨이퍼 역할을 하므로, 패키지 높이를 줄이면서도 더 많은 수의 회로를 집적할 수 있다.
이하 도 2a 내지 도 2f를 참조하여 본 발명의 일 실시예에 따른 반도체 디바이스의 제조방법을 설명한다. 본 실시예에서는 반도체 디바이스를 구성하는 한 장의 웨이퍼 제조방법에 대해 설명하도록 한다.
먼저, 도 2a를 참조하면, 상부면(100a) 및 하부면(100b)을 갖는 베어 웨이퍼(bare wafer:100)를 준비한다. 웨이퍼(100)의 상부면(100a)에 제 1 회로층(110)을 형성한다. 제 1 회로층(110)은 전 공정(front end process)으로 형성되는 층으로, 회로 소자들을 포함하는 다층 구조물일 수 있다. 제 1 회로층(110) 상부에 제 2 회로층(115)을 형성한다. 제 2 회로층(115)은 후 공정(back end process)으로 형성되는 층으로, 회로 소자들 또는 보호막을 포함하는 다층 구조물일 수 있다.
도 2b를 참조하면, 제 2 회로층(115) 상부에 상부 범프 패드(120)를 형성한다. 상부 범프 패드(120)는 이후 관통 전극이 형성될 영역에 위치될 수 있다. 상부 범프 패드(120)가 형성된 제 2 회로층(115) 상면에 지지층(125)을 형성한다. 지지층(125)은 접착층, 보조 절연막 및 박리 테이프가 적층된 층일 수 있다.
도 2c를 참조하면, 지지층(125)을 고정 부재로서 이용하여, 웨이퍼(100)의 후면(100b)을 소정 두께만큼 그라인딩(grinding)하여, 회로층이 형성될 수 있는 평면을 제작한다. 도면 부호 101은 백 그라인딩이 이루어진 웨이퍼를 지시한다.
도 2d를 참조하면, 웨이퍼(101) 하부면(100b)으로 부터 상기 상부 범프 패드(120)가 노출되도록 관통공(도시되지 않음)을 형성한다. 상기 관통공의 측벽면에 절연막(130)을 피복하고, 상기 관통공내에 도전 물질을 충진하여, 관통 전극(135), 예컨대, TSV(Through silicon via)를 형성한다.
도 2e에 도시된 바와 같이, 관통 전극(135) 양측의 웨이퍼(101) 하부 표면(100b)에 전 공정에 의해 제 3 회로층(140)을 형성하고, 후 공정에 의해 제 4 회로층(145)을 형성한다. 관통 전극(135)과 콘택되도록 제 4 회로층(145) 상부에 하부 범프 패드(150)를 형성한다. 상기 상부 범프 패드(120) 및 하부 범프 패드(150)는 상부 및 하부에 적층될 웨이퍼의 관통 전극과 전기적으로 연결시키기 위한 접속 단자(도 1의 60)가 위치될 부분이다. 여기서, 상기 도면에는 자세히 도시되지는 않았지만, 제 1 내지 제 4 회로층(110,120,140,145)은 상기 관통 전극(135)과 전기적으로 절연될 수 있다.
도 2f에 도시된 바와 같이, 양면에 회로층(110,115,140,145)이 형성된 웨이퍼(101)의 소정 부분, 예를 들어 스크라이브 라인을 소잉하여, 칩 개체인 반도체 디바이스(D)를 완성한다. 미설명 부호 S는 소잉 영역을 나타낸다.
또한, 도 3에 도시된 바와 같이, 베어 웨이퍼(100) 내부에 관통 전극(135)을 먼저 형성한 후, 웨이퍼(100) 상부면(100a) 및 하부면(100b) 저면에 회로층들을 형성할 수도 있다. 이러한 경우, 도 9에서와 같이, 관통 전극(135)과 범프 패드들(120,150)은 제 1 내지 제 4 회로층내에 구비된 도전 부재(도시되지 않음)에 의해 전기적으로 연결될 수 있다.
또한, 도 4에 도시된 바와 같이, 관통 전극(136,142)을 웨이퍼(101)의 중심을 기준으로 상하 나누어 형성할 수도 있다. 즉, 웨이퍼(101) 상면으로부터 일정 깊이만큼의 상부 관통 전극(136)을 형성하고, 웨이퍼(101) 하면으로부터 상부 관통 전극(136)과 연통되는 하부 관통 전극(142)을 형성한다. 상부 및 하부 관통 전극(136,142)과 상기 웨이퍼(101) 사이에는 절연막(131,141)이 각각 개재되어 있다.
상부 관통 전극(136) 양측에는 제 1 회로층(110)이 형성되고, 상부 관통 전극(110) 및 제 1 회로층(116) 상부에 제 2 회로층(116)이 형성될 수 있다. 이때, 제 2 회로층(116)에서 상부 관통 전극(136)과 오버랩되는 부분은 도전성 부재로 형성되어 상부 관통 전극(136)으로 신호를 전달할 수 있고, 상부 관통 전극(136) 양측에 위치하는 제 2 회로층(116)과는 전기적으로 절연되어야 한다.
이와 같은 반도체 디바이스(D1∼Dn+1)는 도 5에 도시된 바와 같이, 외부 접속 단자(210)가 저면에 형성되어 있는 인쇄 회로 기판(200) 상부에 복수 개가 적층될 수 있다. 적층된 반도체 디바이스들(D1∼Dn+1)은 범프와 같은 접속 단자(160)에 의해 전기적으로 연결될 수 있다. 접속 단자(160)은 적층된 반도체 디바이스(D1∼Dn+1)의 관통 전극(135) 사이에 위치할 수 있고, 혹은 재배선 방식에 의해 반도체 디바이스(D1∼D+1)의 임의의 영역에 위치될 수도 있다.
또한, 본 실시예의 반도체 디바이스(D1∼Dn+1) 각각은 비접촉 통신부(180)를 포함할 수 있다. 이러한 비접촉 통신부(180)는 도 5에 도시된 바와 같이, 제 1 및 제 2 통신부(180a,180b)가 각각 웨이퍼 내부에 내장될 수 있다. 제 1 및 제 2 통신부(180a,180b)는 상호간 신호 수발이 가능하도록 일정 간격 만큼 이격된 상태로 적층배치될 수 있다.
또한, 도 6에 도시된 바와 같이, 제 1 통신부(190a)는 반도체 디바이스(D1∼Dn+1)의 상부 표면에 위치되고, 제 2 통신부(190b)는 반도체 디바이스(D1∼Dn+1)의 하부 표면에 위치될 수 있다. 하지만, 여기에 한정되지 않고 상호 신호를 수발할 수 있는 위치라면 다양하게 적용될 수 있다.
이와 같은 비접촉 통신부(180a,180b)는 도 7에 도시된 바와 같이, 캐패시티브 커플링 구조를 가질 수 있고, 도 8에 도시된 바와 같이, 인덕티브 커플링 커플링 구조를 가질 수 있다.
이러한 비접촉 통신부에 의해 반도체 디바이스의 상하부 회로층간, 및 인접하는 반도체 디바이스간의 비접촉 통신이 가능해진다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예에 따르면, 관통 전극을 갖는 웨이퍼의 상하부면에 회로층을 형성하여 양면에 회로층이 구비된 반도체 디바이스를 제작한다. 이에 따라, 적층 패키지 구현시, 한 장의 웨이퍼가 기존의 두 장의 웨이퍼 역할을 하므로, 패키지 높이를 줄이면서도 더 많은 수의 회로를 집적할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100,101: 웨이퍼 110,115,140,145 : 회로층
120 : 상부 범프 패드 135 : 관통 전극
150 : 하부 범프 패드 160, 60 : 접속 단자
180,190 : 비접촉 통신부

Claims (18)

  1. 상부 표면 및 하부 표면을 갖는 웨이퍼;
    상기 웨이퍼의 상부 표면 및 하부 표면 각각에 형성되는 회로층; 및
    상기 웨이퍼를 관통하여 형성되고, 상기 웨이퍼의 상부 표면 및 하부 후면에 형성되는 상기 회로층들을 전기적으로 연결하는 관통 전극을 포함하는반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 관통 전극은,
    상기 웨이퍼의 상부 표면에 인접해서 배치되는 상부 관통 전극; 및
    상기 상부 관통 전극과 전기적으로 연결되며, 상기 웨이퍼의 하부 표면에 인접하게 배치되는 하부 관통 전극을 포함하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 관통 전극과 콘택되도록 상기 웨이퍼의 상부 표면에 상부 범프 패드가 더 형성되고,
    상기 관통 전극과 콘택되도록 상기 웨이퍼의 하부 표면에 하부 범프 패드가 더 형성되는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 관통 전극과 상기 웨이퍼 사이에 절연막이 더 개재되는 반도체 디바이스.
  5. 상부 표면 및 하부 표면 각각에 회로층이 형성되어 있고, 상기 회로층들을 전기적으로 연결하는 관통 전극을 포함하는 반도체 디바이스가 복수 개 적층되어 구성되는 적층형 패키지.
  6. 제 5 항에 있어서,
    적층된 상기 반도체 디바이스들 사이에 위치하는 복수의 접속 단자를 더 포함하는 적층형 패키지.
  7. 제 6 항에 있어서,
    상기 접속 단자는 수직으로 적층되는 상기 반도체 디바이스의 관통 전극 사이에 위치되는 적층형 패키지.
  8. 제 6 항에 있어서,
    상기 관통 전극 및 상기 관통 전극과 연결될 접속 단자 사이에 범프 패드가 더 개재되는 적층형 패키지.
  9. 제 5 항에 있어서,
    상기 관통 전극은,
    상기 반도체 디바이스의 상부 표면에 인접해서 배치되는 상부 관통 전극; 및
    상기 상부 관통 전극과 전기적으로 연결되며, 상기 반도체 디바이스의 하부 표면에 인접하게 배치되는 하부 관통 전극을 포함하는 적층형 패키지.
  10. 제 5 항에 있어서,
    적층되는 상기 반도체 디바이스가 장착될 인쇄 회로 기판을 더 포함하는 적층형 패키지.
  11. 제 10 항에 있어서,
    상기 인쇄 회로 기판 저면에 배치되는 복수의 외부 접속 단자를 더 포함하는 적층형 패키지.
  12. 제 5 항에 있어서,
    상기 반도체 디바이스는 그것의 상부 표면 및 하부 표면에 형성된 회로층 사이 및 인접하는 상기 반도체 디바이스의 회로층과 통신하기 위한 비접촉 통신부를 더 포함하는 적층형 패키지.
  13. 제 12 항에 있어서,
    상기 비접촉 통신부는 캐패시티브 커플링 구조 및 인덕티브 커플링 구조 중 선택되는 하나인 적층형 패키지.
  14. 제 5 항에 있어서,
    상기 관통 전극과 상기 반도체 디바이스 사이에 절연막이 더 개재되는 적층형 패키지.
  15. 상부 표면 및 하부 표면을 갖는 웨이퍼를 제공하는 단계;
    상기 웨이퍼의 상부 표면에 상부 회로층을 형성하는 단계;
    상기 웨이퍼 하부 표면을 가공하는 단계;
    상기 웨이퍼 하부 표면으로 부터 통해 상기 상부 회로층과 연결되는 관통 전극을 형성하는 단계; 및
    상기 관통 전극 양측의 상기 웨이퍼 후면에 하부 회로층을 형성하는 단계를 포함하는 반도체 디바이스 제조방법.
  16. 제 15 항에 있어서,
    상기 웨이퍼를 가공하는 단계는,
    상기 웨이퍼를 고정시킨 상태에서 소정 두께만큼 그라인딩하는 반도체 디바이스 제조방법.
  17. 제 15 항에 있어서,
    상기 웨이퍼 하부 표면을 가공하는 단계와, 상기 관통 전극을 형성하는 단계 사이에,
    상기 웨이퍼 내부에 관통공을 형성하는 단계; 및
    상기 관통공 측벽에 절연막을 형성하는 단계를 더 포함하는 반도체 디바이스 제조방법.
  18. 웨이퍼 상부 표면 및 하부 표면에 회로층이 형성되고, 상기 웨이퍼 내부를 관통하는 관통 전극을 포함하는 반도체 디바이스를 제공하는 단계; 및
    상기 반도체 디바이스를 적층 실장하는 단계를 포함하는 적층형 패키지의 제조방법.
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