TWI566364B - 半導體封裝件及其製法 - Google Patents

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Description

半導體封裝件及其製法
本發明係關於一種半導體製程，更詳言之，本發明係有關於一種無封裝基板之三維封裝之半導體封裝件及其製法。
由於通訊、網路、及電腦等各式可攜式電子產品及其周邊產品輕薄短小之趨勢的日益重要，且該等電子產品係朝多功能及高性能的方向發展，半導體製程上則不斷朝向積體化更高的製程演進，且高密度的構裝結構係為業者追求的目標。因此，半導體及封裝廠商開始將半導體構裝的發展轉向三維封裝技術，以進一步實現能夠支援這些更輕薄、效能更佳的電子產品所需的高密度構裝系統。
三維封裝技術即所謂的3D積體電路(3D IC)，係將具有主動元件的複數層晶片或電路基板藉由各種方式整合至單一積體電路上。具體而言，3D積體電路技術係將複數晶片以立體或三維的構裝方式共同設置於單一積體電路上。因此，在3D積體電路技術中需要高密度的電性互連技術，以於晶片的主動表面及/或背面設置電性接點，以提供立體堆疊及/或高密度的封裝。
具矽穿孔(Through silicon via,TSV)之中介板(interposer) 之技術為目前用以實現3D積體電路的關鍵技術之一，係藉由設置在晶片或基板中作為垂直電性連接的矽穿孔，於預定面積上堆疊更多晶片，從而增加堆疊密度。而且藉由矽穿孔設計能夠提供更有效地整合，例如可整合不同製程或者降低傳遞延遲，同時更因為有較短的互連長度，進而降低功率消耗、增進效能、及增加傳輸頻寬。因此，矽穿孔技術使得晶片堆疊組合構造的技術能進一步朝向低功率、高密度及微縮化製程的趨勢邁進。
第1A至1D圖係為習知半導體封裝件1之製法的剖面示意圖。
如第1A圖所示，提供一由複數中介板10所構成之整版面板體，其具有相對的置晶側10a與中介側10b、及複數連通該置晶側10a之導電穿孔100。該置晶側10a上具有電性連接該導電穿孔100之第一線路重佈結構(Redistribution layer,RDL)101。該中介側10b上具有電性連接該導電穿孔100之第二線路重佈結構18，且該第二線路重佈結構18上具有如銲球之導電元件180，並將該第二線路重佈結構18藉由結合層90結合至一玻璃板9。
如第1B圖所示，於該第一線路重佈結構101上藉由複數如銲球之導電元件12以覆晶方式結合半導體元件11，再以底膠13包覆該些導電元件12。
如第1C圖所示，移除該結合層90與該玻璃板9，再沿各該中介板10間之交界處進行切割。
如第1D圖所示，設置一封裝基板19於該中介側10b上之導電元件180上，且該封裝基板19係包含一核心板190、兩層介電層191、兩層絕緣保護層192。
接著，進行模壓(molding compound)製程，以封裝材14包 覆該中介板10與半導體元件11，而完成該半導體封裝件1之製作。
之後，將該半導體封裝件1以其封裝基板19設於一電路板8上。
惟，於習知半導體封裝件1之製法中，該半導體元件11僅能藉由該導電穿孔100傳遞訊號，致使該半導體元件之電性功能受限，而不利於提升產品之功能性。
再者，因該封裝材14包覆該半導體元件11周圍，且該封裝材14之散熱能力不佳，致使該半導體元件11不易散熱。
又，當該半導體封裝件1之體積越輕、薄、短、小時，該半導體元件11將越不易散熱。
另外，習知半導體封裝件1之製法需進行模壓製程，故需使用大量該封裝材14，致使封裝成本增高。
因此，如何克服習知技術之種種缺點，實為目前各界亟欲解決之技術問題。
為解決上述習知技術之種種問題，本發明遂揭露一種半導體封裝件，係包括：中介板，係具有相對之第一側與第二側、及複數形成於其中並連通該第一側之導電穿孔；半導體元件，係設於該第一側上並電性連接該導電穿孔；介電層，係形成於該第一側上以包覆該半導體元件，使該半導體元件嵌埋於該介電層中；以及複數導電通孔，係形成於該介電層中且電性連接該半導體元件。
本發明又提供一種半導體封裝件之製法，係包括：提供一中介板，其具有相對之第一側與第二側、及複數形成於其中之導電 穿孔；結合半導體元件於該第一側上，且該半導體元件電性連接該些導電穿孔；形成介電層於該第一側上，以包覆該半導體元件，使該半導體元件嵌埋於該介電層中；以及形成複數導電通孔於該介電層中，且該些導電通孔係電性連接該半導體元件。
前述之製法中，形成該些導電通孔之製程係包括：形成複數通孔於該介電層上，使部分該第一側外露於該介電層；以及形成導電材質於該些通孔中，以令該導電材質形成為該些導電通孔。
前述之製法中，復包括薄化該中介板之第二側，使該些導電穿孔連通該第二側。
前述之製法中，復包括於形成該導電通孔後，進行切單製程。
前述之半導體封裝件及其製法中，該中介板係為含矽基板。
前述之半導體封裝件及其製法中，該第一側具有電性連接該些導電穿孔、該些導電通孔與該半導體元件之第一線路重佈結構。
前述之半導體封裝件及其製法中，復包括形成複數導熱體於該介電層中，且該些導熱體連通該半導體元件。例如，形成該些導熱體之製程係包括：形成複數通孔於該介電層上，使部分該半導體元件外露於該介電層；以及形成導熱材質於該些通孔中，以令該導熱材質形成為該些導熱體。
前述之半導體封裝件及其製法中，復包括形成線路層於該介電層上，且該線路層電性連接該些導電通孔。又包括形成絕緣保護層於該介電層與該線路層上，且令部分該線路層外露於該絕緣保護層。
前述之半導體封裝件及其製法中，復包括設置電子裝置於該介電層上。
前述之半導體封裝件及其製法中，復包括形成第二線路重佈結構於該第二側上，且電性連接該些導電穿孔。
前述之半導體封裝件及其製法中，復包括結合電子元件於該第二側上，且該電子元件電性連接該些導電穿孔。又包括形成封裝膠體於該第二側上，以包覆該電子元件。
另外，前述之半導體封裝件及其製法中，復包括形成金屬層於該第二側上，且該金屬層接觸該些導電穿孔。
由上可知，本發明之半導體封裝件及其製法，藉由該導電通孔位於該介電層中以電性連接該半導體元件，藉以將線路扇出而增加佈線設計，故相較於習知技術，該半導體元件能藉由該導電穿孔與導電通孔傳遞訊號，因而能增加該半導體元件之電性功能，以提升產品之功能性。
再者，該半導體元件連接該導熱體，以提升該半導體元件之散熱效率，故即使當該半導體封裝件之體積越輕、薄、短、小時，該半導體元件仍可輕易地進行散熱。
又，將該半導體元件嵌埋於該介電層中，而無需使用習知封裝基板，使該半導體封裝件之體積縮小。
另外，相較於習知封裝技術，本發明之製法無需進行模壓製程，不僅節省封裝材之費用，亦減少該半導體封裝件之厚度，故可利於輕、薄之產品製作。
1,2,2’3,3’,4‧‧‧半導體封裝件
10,20‧‧‧中介板
10a‧‧‧置晶側
10b‧‧‧中介側
100,200,200’‧‧‧導電穿孔
101,201‧‧‧第一線路重佈結構
11,21‧‧‧半導體元件
12,22,180,300,310‧‧‧導電元件
13,23‧‧‧底膠
14‧‧‧封裝材
18,28‧‧‧第二線路重佈結構
19‧‧‧封裝基板
190‧‧‧核心板
191,24‧‧‧介電層
192,27‧‧‧絕緣保護層
20a‧‧‧第一側
20b,20b’‧‧‧第二側
201a‧‧‧電性接觸墊
201b,201b’‧‧‧外接墊
21a‧‧‧作用面
21b‧‧‧非作用面
21c‧‧‧側面
210‧‧‧電極墊
210a‧‧‧訊號接點
210b‧‧‧電源/接地接點
240‧‧‧通孔
25‧‧‧線路層
250‧‧‧導電通孔
251‧‧‧結合墊
26‧‧‧導熱體
270‧‧‧開孔
28’‧‧‧金屬層
280‧‧‧電性連接墊
29‧‧‧封裝膠體
30‧‧‧電子元件
31‧‧‧電子裝置
8‧‧‧電路板
9‧‧‧玻璃板
90‧‧‧結合層
d,t‧‧‧厚度
S‧‧‧切割路徑
第1A至1D圖係為習知半導體封裝件之製法之剖面示意圖；第2A至2H圖係為本發明之半導體封裝件之製法的剖面示意圖；其中，第2E’圖係為第2E圖之其它製程，第2H’圖係為第 2H圖之另一製程；第3圖係為第2H圖的應用例之剖面示意圖；其中，第3’圖係為第3圖的其它實施例之剖面示意圖；以及第4圖係為第2H’圖的應用例之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2H圖係為本發明之半導體封裝件2之製法之剖面示意圖。
如第2A圖所示，提供一由複數中介板(interposer)20構成之整版面板體，且該中介板20具有相對的第一側20a與第二側20b’、及複數位於該中介板20中之導電穿孔200。
於本實施例中，該中介板20係為如矽之半導體材質，使該導 電穿孔200係為矽穿孔(Through silicon via,TSV)，且該第一側20a具有電性連接該導電穿孔200之第一線路重佈結構(RDL)201。
再者，該第一線路重佈結構201具有複數電性接觸墊201a與複數外接墊201b。
如第2B圖所示，結合一半導體元件21於該第一側20a上，且該半導體元件21電性連接該導電穿孔200。
於本實施例中，該半導體元件21係為晶片，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210。
再者，該半導體元件21以覆晶方式結合至該第一線路重佈結構201，例如，藉由複數如銲球之導電元件22電性連接該電極墊210與該電性接觸墊201a。
又，形成底膠23於該半導體元件21與該第一線路重佈結構201之間，以包覆該些導電元件22。
如第2C圖所示，形成一介電層24於該第一線路重佈結構201上，以包覆該底膠23及該半導體元件21之側面21c與非作用面21b。
於本實施例中，製作該介電層24係以壓下或填入介電材之方式，如壓合預浸膜(Prepreg Lamination)，且該介電層24之厚度t約為200μm。
如第2D圖所示，形成複數通孔240於該介電層24上，以外露該外接墊201b與該半導體元件21之局部該非作用面21b。
於本實施例中，係以雷射方式形成該些通孔240。
如第2E圖所示，形成一線路層25於該介電層24上，且形成複數導熱體26與複數導電通孔250於各該通孔240中。接著，可 依需求形成一絕緣保護層27於該介電層24與該線路層25上，且該絕緣保護層27具有複數開孔270，以令該線路層25之部分表面外露於該些開孔270，俾供作為結合墊251。
於本實施例中，該些導電通孔250亦為如金屬材之實心柱狀或其它態樣(形成鍍層於該通孔240之壁面)，其由該線路層25連通至該第一側20a，使該線路層25之線路藉由該些導電通孔250電性連接該外接墊201b，以傳遞來自該半導體元件21、導電穿孔200或該第一線路重佈結構201之訊號至外接裝置。
再者，該些導熱體26係為如金屬材之實心柱狀或其它態樣(形成鍍層於該通孔240之壁面，如電性接觸墊201a之態樣)，其由該線路層25連通至該半導體元件21之非作用面20b。
又，該線路層25、導熱體26與導電通孔250可利用電鍍製程或其它方式一同製作，以能降低製作成本。於其它實施例中，該線路層25、導熱體26與導電通孔250亦可分別製作。
另外，如第2E’圖所示，亦可僅形成該導熱體26與導電通孔250，且該導熱體26與導電通孔250外露於該介電層24，以供散熱、電性傳導或接置其它元件等用途。
或者，於形成該介電層24前，部分該外接墊201b’可接置另一半導體元件(圖略)或其它電子元件(圖略)，如第2E’圖所示。
如第2F圖所示，薄化該中介板20之第二側20b’，使該導電穿孔200外露於該第二側20b並連通該第二側20b。
如第2G圖所示，形成第二線路重佈結構28於該第二側20b上，且該第二線路重佈結構28電性連接該導電穿孔200。
於本實施例中，該第二線路重佈結構28之最外側線路具有複數電性連接墊280。
如第2H圖所示，進行切單製程，係沿各該中介板20間之切割路徑S進行切割。
於另一實施例中，亦可不形成該第二線路重佈結構28，即進行切單製程。或者，如第2H’圖所示，形成一如銅材之金屬層28’於該第二側20b之全部表面或部分表面上(大面積金屬材之佈設較佳)，且該金屬層28’接觸該導電穿孔200’，使該金屬層28’、連通該半導體元件21之導電穿孔200’與導熱體26供作為該半導體元件21之散熱或屏蔽之用。
本發明之製法係將該導電通孔250設於該介電層24中以電性連接該半導體元件21，藉以將線路扇出(如該線路層25)而增加佈線設計，故相較於習知技術，該半導體元件21能藉由該導電穿孔200與導電通孔250傳遞訊號，因而能增加該半導體元件21之電性功能，以提升產品之功能性。
再者，將該半導體元件21之一側(該非作用面21b)連接該導熱體26，而另一側(該作用面21a)連接該第一線路重佈結構201以藉由該些導電通孔250電性連接至外界，使熱、電功能分離，故不僅能有助可靠性提升，且能提升該半導體元件21之散熱效率。
又，藉由將晶片埋入封裝基板結構中，即該半導體元件21嵌埋於該介電層24中，因而無需使用習知封裝基板，故該半導體封裝件2之體積能有效縮小。
另外，相較於習知封裝技術(如第1D圖所示)，本發明之製 法無需進行模壓製程，不僅節省習知封裝材之費用，且亦減少該半導體封裝件2之厚度，因而利於輕、薄之產品製作。
於另一方面，本發明之半導體封裝件2亦可作為承載結構，以利於使用者進行多種應用設計。如第3圖所示，係為應用第2H圖之半導體封裝件2製作新的半導體封裝件3。
具體地，將該半導體封裝件2作為封裝基板結構(翻轉第2H圖之結構)，以設置一如電路板之電子裝置31於該絕緣保護層27上，且結合一如半導體晶片之電子元件30於該第二線路重佈結構28上，並形成封裝膠體29於該第二線路重佈結構28上，以包覆該電子元件30。
再者，該電子裝置31係藉由複數如銲球之導電元件310電性連接該線路層25之結合墊251，而該電子元件30係藉由複數如銲球之導電元件300電性連接該第二線路重佈結構28之電性連接墊280，使該電子裝置31與電子元件30可依需求藉由該導電通孔250與該導電穿孔200電性導通。
又，該半導體元件21可經由該第一線路重佈結構201與導電通孔250(及線路層25)將訊號傳至該電子裝置31，亦可經由該第一線路重佈結構201與導電穿孔200將訊號傳至該電子元件30以作訊號交換。
另外，該半導體元件21係藉由該些導熱體26將熱直接傳至該電子裝置31而散出。
因此，本應用例之承載結構(即半導體封裝件2)係包含一中介板20(其本體厚度d至多200μm)、一層介電層24及一層絕緣保護層27，故於相同線路結構層數之條件下，相較於傳統承載 基板(如第1D圖之封裝基板19)，該半導體封裝件2因以該中介板20取代核心板(厚度約100至800μm)，且較少介電層之數量與較少絕緣保護層之數量(如下表)，因而本發明之半導體封裝件2之厚度較薄。
再者，依上述之半導體封裝件3，於另一態樣中，如第3’圖所示之半導體封裝件3’，其未形成該第二線路重佈結構28，且結合該電子元件30於該第二側20b上，使該電子元件30藉由該些導電元件300直接電性連接至該導電穿孔200。
第4圖係為應用第2H’圖所示之半導體封裝件2’製作新的半導體封裝件4。如第4圖所示，設置該電子裝置31於該結合墊251上，但不設置該電子元件30。
於本應用例中，該半導體元件21之電極墊210的電源/接地接點210b經由該導電穿孔200’與金屬層28’作連接，以將熱由該半導體元件21傳送至該金屬層28’，並利用金屬高散熱之特性，以增加該半導體封裝件4之散熱能力。
再者，該半導體元件21之電極墊210的訊號接點210a係不連通該金屬層28’，且利用該第一線路重佈結構201與導電通孔250(及線路層25)將訊號傳送至該電子裝置31。
又，該金屬層28’因具有屏蔽效果，故能增加電性效益。
本發明復提供一種半導體封裝件2,2’,3,3’,4，其包括：一中介板20、設於中介板20上之一半導體元件21、包覆該半導體元件21之一介電層24、以及位於該介電層24中之複數導電通孔 250與複數導熱體26。
所述之中介板20係具有相對之第二側20b與第一側20a、及位於其中並連通該第二側20b之複數導電穿孔200，且該第一側20a具有電性連接該導電穿孔200,200’之第一線路重佈結構201。
所述之半導體元件21係設於該第一側20a上並電性連接該導電穿孔200,200’，例如，藉由該第一線路重佈結構201電性連接該導電穿孔200,200’與該半導體元件21。
所述之介電層24係設於該第一側20a上，使該半導體元件21嵌埋於該介電層24中。
所述之導電通孔250電性連接該半導體元件21與該導電穿孔200。
所述之導熱體26係由該介電層24表面連通該半導體元件21。
於一實施例中，該半導體封裝件2,2’,3,3’,4復包括設於該介電層24上之一線路層25，且該線路層25電性連接該導電通孔250。該半導體封裝件2,2’,3,3’,4又包括設於該介電層24與該線路層25上之一絕緣保護層27，且該絕緣保護層27外露該線路層25。
於一實施例中，該半導體封裝件3,3’,4復包括設於該介電層24上之電子裝置31，且該電子裝置31電性連接該導電通孔250。
於一實施例中，該半導體封裝件3,3’復包括設於該第二側20b上之電子元件30、及包覆該電子元件30之封裝膠體29，且該電子元件30電性連接該導電穿孔200。
於一實施例中，該半導體封裝件2,3復包括一設於該第二側20b上之第二線路重佈結構28，其電性連接該導電穿孔200。
於一實施例中，該半導體封裝件2’,4復包括一設於該第二側20b上之金屬層28’，其接觸該導電穿孔200’。
綜上所述，本發明之半導體封裝件及其製法中，藉由將該導電通孔設於該介電層中以電性連接該半導體元件的設計，可將線路扇出而增加佈線設計，故能增加產品之功能設計。
再者，該半導體元件之非作用面導通該導熱體，使熱、電功能分離，故不僅能有助可靠性提升，且能提升該半導體元件之散熱效率。
又，將該半導體元件嵌埋於該介電層中，因而無需使用習知封裝基板，且無需進行模壓製程，故不僅能使該半導體封裝件之體積縮小，且能節省費用以降低製作成本。
另外，藉由該金屬層連通該導電穿孔之設計，不僅能增加該半導體封裝件之散熱能力，且能具有屏蔽效果以增加電性效益。
上述該些實施樣態僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述該些實施態樣進行修飾與改變。此外，在上述該些實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
20‧‧‧中介板
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧導電穿孔
201‧‧‧第一線路重佈結構
21‧‧‧半導體元件
24‧‧‧介電層
25‧‧‧線路層
250‧‧‧導電通孔
26‧‧‧導熱體
27‧‧‧絕緣保護層
28‧‧‧第二線路重佈結構
280‧‧‧電性連接墊

Claims (26)

  1. 一種半導體封裝件，係包括：中介板，係具有相對之第一側與第二側、及複數形成於其中並連通該第一側之導電穿孔；半導體元件，係設於該第一側上並電性連接該些導電穿孔；介電層，係形成於該第一側上以包覆該半導體元件，使該半導體元件嵌埋於該介電層中；以及複數導電通孔，係形成於該介電層中且電性連接該半導體元件。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該中介板係為含矽基板。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一側具有電性連接該些導電穿孔、該些導電通孔與該半導體元件之第一線路重佈結構。
  4. 如申請專利範圍第1項所述之半導體封裝件，復包括設於該介電層中且連通該半導體元件之導熱體。
  5. 如申請專利範圍第1項所述之半導體封裝件，復包括設於該介電層上且電性連接該些導電通孔之線路層。
  6. 如申請專利範圍第4項所述之半導體封裝件，復包括設於該介電層與該線路層上之絕緣保護層，且該線路層部分外露於該絕緣保護層。
  7. 如申請專利範圍第1項所述之半導體封裝件，復包括設於該介電層上之電子裝置。
  8. 如申請專利範圍第1項所述之半導體封裝件，復包括設於該第二側上且電性連接該些導電穿孔之第二線路重佈結構。
  9. 如申請專利範圍第1項所述之半導體封裝件，復包括設於該第二側上且電性連接該些導電穿孔之電子元件。
  10. 如申請專利範圍第9項所述之半導體封裝件，復包括包覆該電子元件之封裝膠體。
  11. 如申請專利範圍第1項所述之半導體封裝件，復包括設於該第二側上且接觸該些導電穿孔之金屬層。
  12. 一種半導體封裝件之製法，係包括：提供一中介板，其具有相對之第一側與第二側、及複數形成於其中之導電穿孔；結合半導體元件於該第一側上，且該半導體元件電性連接該些導電穿孔；形成介電層於該第一側上，以包覆該半導體元件，使該半導體元件嵌埋於該介電層中；以及形成複數導電通孔於該介電層中，且該些導電通孔係電性連接該半導體元件。
  13. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該中介板係為含矽基板。
  14. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該第一側上復形成有第一線路重佈結構，使該第一線路重佈結構電性連接該些導電穿孔、該些導電通孔與該半導體元件。
  15. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，形成該些導電通孔之製程係包括： 形成複數通孔於該介電層上，使部分該第一側外露於該介電層；以及形成導電材質於該些通孔中，以令該導電材質形成為該些導電通孔。
  16. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括形成複數導熱體於該介電層中，且該些導熱體連通該半導體元件。
  17. 如申請專利範圍第16項所述之半導體封裝件之製法，其中，形成該些導熱體之製程係包括：形成複數通孔於該介電層上，使部分該半導體元件外露於該介電層；以及形成導熱材質於該些通孔中，以令該導熱材質形成為該些導熱體。
  18. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括形成線路層於該介電層上，並使該線路層電性連接該些導電通孔。
  19. 如申請專利範圍第18項所述之半導體封裝件之製法，復包括形成絕緣保護層於該介電層與該線路層上，且令部分該線路層外露於該絕緣保護層。
  20. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括設置電子裝置於該介電層上。
  21. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括薄化該中介板之第二側，使該些導電穿孔連通該第二側。
  22. 如申請專利範圍第21項所述之半導體封裝件之製法，復包括 形成第二線路重佈結構於該第二側上，且該第二線路重佈結構電性連接該些導電穿孔。
  23. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括結合電子元件於該第二側上，並使該電子元件電性連接該些導電穿孔。
  24. 如申請專利範圍第23項所述之半導體封裝件之製法，復包括形成封裝膠體於該第二側上，以包覆該電子元件。
  25. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括形成金屬層於該第二側上，並使該金屬層接觸該些導電穿孔。
  26. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括於形成該些導電通孔後，進行切單製程。
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