KR20120093587A - 반도체 패키지 - Google Patents

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KR20120093587A
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Abstract

본 발명은 반도체 패키지가 개시되어 있다. 개시된 본 발명에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 홈을 갖는 몸체의 상기 일면 및 상기 타면을 전기적으로 연결하는 제1연결부와 상기 홈 저면에 형성되며 상기 홈 저면과 상기 타면을 전기적으로 연결하는 제2연결부; 상기 몸체의 홈 내에 배치되고 상기 제2연결부와 전기적으로 연결하는 제3연결부를 갖는 하부 소자; 및 상기 몸체 및 상기 하부 소자 상에 배치되고 상기 하부 소자보다 큰 사이즈를 가지며, 상기 몸체의 제1연결부 및 상기 하부 소자의 제3연결부와 전기적으로 연결하는 제4연결부를 갖는 상부 소자;를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 스택 패키지 구조에서, 기판과 상부 반도체칩 간의 전기적 연결을 개선할 수 있는 반도체 패키지에 관한 것이다.
반도체 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
상기 적층 패키지의 한 예로는, 하부 반도체칩 상에 상부 반도체칩을 적층하는 패키지(Chip Cn Chip Package; 이하 "COC 패키지)가 있다.
이때, 상기 COC 패키지는 상기 하부 반도체칩과 상부 반도체칩을 전기적으로 서로 연결하기 위하여 재배선과 같은 회로배선 또는 범프와 같은 연결부재를 형성하여 연결한다.
그런데, 기판 상에 서로 다른 크기를 갖는 반도체칩들을 다수 개로 적층하여 전기적으로 연결할 경우, 예를 들어, 기판 상에 작은 크기를 갖는 하부 반도체칩을 부착하고 상기 하부 반도체칩 상에 상기 하부 반도체칩보다 큰 크기를 갖는 상부 반도체칩을 다수 개로 적층하여 전기적으로 연결할 경우, 상기 상부 반도체칩의 외곽부분에 작은 크기의 하부 반도체칩에 의하여 공간이 형성되기 때문에 상기 기판과 전기적으로 연결되지 못하는 문제가 발생될 수도 있다.
그래서, 상기 기판과 상기 상부 반도체칩들 간의 전기적 연결 문제로 전기적 특성 및 신뢰성 불량이 발생될 수 있다.
본 발명은 스택 패키지 구조에서, 기판과 상부 반도체칩 간의 전기적 연결을 개선할 수 있는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 홈을 갖는 몸체의 상기 일면 및 상기 타면을 전기적으로 연결하는 제1연결부와 상기 홈 저면에 형성되며 상기 홈 저면과 상기 타면을 전기적으로 연결하는 제2연결부; 상기 몸체의 홈 내에 배치되고 상기 제2연결부와 전기적으로 연결하는 제3연결부를 갖는 하부 소자; 및 상기 몸체 및 상기 하부 소자 상에 배치되고 상기 하부 소자보다 큰 사이즈를 가지며, 상기 몸체의 제1연결부 및 상기 하부 소자의 제3연결부와 전기적으로 연결하는 제4연결부를 갖는 상부 소자;를 포함한다.
상기 몸체는 인쇄회로 기판, 반도체칩, 웨이퍼, 실리콘 인터포저, 수동 소자(Passive device)를 포함하는 인터포저, 능동 소자를 포함하는 인터포저, 수동 소자를 포함하는 인쇄회로 기판 및 능동 소자를 포함하는 인쇄회로 기판 중 어느 하나인 것을 특징으로 한다.
상기 하부 및 상부 소자는 반도체칩을 포함하는 것을 특징으로 한다.
상기 제1연결부와 상기 제4연결부, 상기 제2연결부와 상기 제3연결부 및 상기 제3연결부와 상기 제4연결부 사이에 접속부재를 더 포함하는 것을 특징으로 한다.
상기 접속부재는 솔더 범프, 솔더 페이스트, 솔더 볼, 금속 범프, 금속 페이스트, 탄소나노튜브, ACI(Anisotrofic Conductive Ink), ACF(Anisotrofic Conductive Film) 및 전도성 페이스트 중 어느 하나인 것을 특징으로 한다.
상기 하부 소자의 상면은, 단면상으로 볼 때, 상기 몸체의 일면과 동일 평면 상에 위치하는 것을 특징으로 한다.
상기 제1 및 제2연결부는 서로 다른 크기를 갖는 것을 특징으로 한다.
상기 제1연결부는 상기 제2연결부보다 작은 크기를 갖는 것을 특징으로 한다.
상기 제1, 제2, 제3 및 제4연결부는 관통전극인 것을 특징으로 한다.
상기 상부 소자는 상기 몸체 및 상기 하부 소자 상에서 적어도 하나 이상이 적층되는 것을 특징으로 한다.
상기 몸체 상에는 상기 하부 및 상부 소자를 몰딩하는 몰딩부재를 더 포함하는 것을 특징으로 한다.
본 발명은 기존의 스택 패키지, 예를 들어, COC(Chip On Chip) 패키지 구조에서 기판에 홈을 형성한 후, 홈 내에 제1크기를 갖는 하부 소자를 삽입하고 상기 하부 소자가 삽입된 기판 상에 상기 기판과 하부 소자와 전기적으로 연결하며 하부 소자보다 큰 제2크기를 갖는 상부 소자를 적층함으로써, 기판과 상부 소자 간의 전기적 연결을 개선할 수 있다.
부가적으로, 본 발명은 상기 홈 내에 하부 소자를 삽입하여 하부 소자가 임베디드(Embedded) 되기 때문에, 언더필 공정을 보다 용이할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지는, 홈(H)을 갖는 몸체(100), 홈(H) 내에 배치된 하부 소자(A) 및 상기 몸체(100)를 포함한 하부 소자(A) 상에 배치된 상부 소자(B)를 포함한다.
상기 몸체(100)는 일면(a) 및 상기 일면(a)에 대향하는 타면(b)을 가지며, 상기 몸체(100)의 일면(a)에는 홈(H)이 형성되어 있고 상기 몸체(100)의 타면(b)ㅇ에는 볼랜드(101)가 형성되어 있다.
여기서, 상기 몸체(100)는, 예를 들어, 인쇄회로 기판, 반도체칩, 웨이퍼, 실리콘 인터포저, 수동 소자(Passive device)를 포함하는 인터포저, 능동 소자를 포함하는 인터포저, 수동 소자를 포함하는 인쇄회로 기판 및 능동 소자를 포함하는 인쇄회로 기판 중 어느 하나이며, 상기 홈(H)은, 예를 들어, 캐비티(Cavity)일 수 있다.
상기 몸체(100) 내에는 제1연결부(102a)와 제2연결부(102b)가 형성되어 있다. 상기 제1연결부(102a)는 상기 일면(a) 및 상기 타면(b)을 전기적으로 연결하고, 상기 제2연결부(102b)는 상기 홈(H)의 저면에 배치되며 상기 홈(H) 저면과 상기 몸체(100)의 타면(b)을 전기적으로 연결한다. 이때, 상기 제1 및 제2연결부(102a, 102b)는 관통전극을 말한다. 상기 제1 및 제2연결부(102a, 102b)는 서로 다른 크기를 가지며, 상기 제1연결부(102a)는 상기 제2연결부(102b)보다 작은 크기를 갖는다.
상기 하부 소자(A)는 상기 몸체(100)의 상기 홈(H) 내에 배치되고, 예를 들어, 제1반도체칩(104)일 수 있다. 여기서, 상기 제1반도체칩(104)은 페이스-다운 형태의 제1본딩패드(109) 및 상기 제1본딩패드(109) 상에 접속부재로서 제1범프(108)를 포함하며, 상기 홈(H) 저면에 배치된 제2연결부(102b)와 전기적으로 연결하는 제3연결부(106)를 포함한다. 여기서, 상기 제3연결부(106)는 관통전극을 말한다. 그리고, 상기 하부 소자(A)는 상기 하부 소자(A)의 상면이, 단면상으로 볼 때, 상기 몸체(100)의 일면(a)과 동일 평면상에 위치하도록 상기 몸체(100)의 홈(H) 내에 삽입하여 임베디드(Embedded) 되기 때문에, 후속의 언더필 공정시 상기 언더필 공정을 보다 용이할 수 있다.
계속해서, 상기 상부 소자(B)는 상기 하부 소자(A)를 포함한 몸체(100) 상에 배치되고, 전술한 하부 소자(A)와 같이, 예를 들어, 제2반도체칩(110)일 수 있다. 여기서, 상기 제2반도체칩(110)은 페이스-다운 형태의 제2본딩패드(112) 및 상기 제2본딩패드(112) 상에 접속부재로서 제2범프(111)를 포함한다. 그리고, 상기 상부 소자(B)는 적어도 하나 이상이 적층 될 수 있다. 여기서, 미설명된 도면부호 C, D, E는 적어도 하나 이상이 적층된 다수의 상부 소자들을 말하며, 이때, 최상위에 배치되는 상부 소자(E)에는 관통전극과 같은 연결부를 도시하지 않았다. 상기 상부 소자(B)는 상기 하부 소자(A)보다 큰 사이즈를 가지며, 상기 몸체(100)의 제1연결부(102a) 및 상기 하부 소자(A)의 제3연결부(106)와 전기적으로 연결하는 제4연결부(114)를 갖는다. 여기서, 상기 제4연결부(114)는 관통전극을 말한다.
한편, 본 발명의 실시예에서는 상기 제1, 제2, 제3 및 제4연결부(102a, 102b, 106, 114)들 사이를 각각 전기적으로 연결하는, 다시 말해서, 상기 제1연결부(102a)와 상기 제4연결부(114), 상기 제2연결부(102b)와 상기 제3연결부(106) 및 상기 제3연결부(106)와 상기 제4연결부(114) 사이를 각각 전기적으로 연결하는 접속부재로 제1 및 제2범프(108, 111)을 예로 들었으나, 이와 다르게, 상기 제1연결부(102a)와 상기 제4연결부(114), 상기 제2연결부(102b)와 상기 제3연결부(106) 및 상기 제3연결부(106)와 상기 제4연결부(114) 사이에 접속부재로, 예를 들어, 솔더 범프, 솔더 페이스트, 솔더 볼, 금속 범프, 금속 페이스트, 탄소나노튜브, ACI(Anisotrofic Conductive Ink), ACF(Anisotrofic Conductive Film) 및 전도성 페이스트 중 어느 하나일 수 있다.
이후, 상기 볼랜드(101) 상에는, 예를 들어, 솔더 볼과 같은 외부 접속단자(130)를 부착하여 임베디드 되며 하부 소자(A)를 포함하는 몸체(100) 상에 상부 소자를 갖는 임베디드 COC(Chip On Chip) 패키지 구조를 완성한다.
한편, 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도로서, 상기 도 1에서 개시하고 있는 상기 몸체(100) 상에 상기 하부 소자(A) 및 상부 소자(B, C, D)들을 몰딩하는 몰딩부재(120)를 더 포함한다.
이때, 도 2의 반도체 패키지는, 예를 들어, 웨이퍼 레벨에서 몰딩(Molding)한 후에 쏘잉(Sawing) 공정으로 분리하여 형성한 것이다.
전술한 바와 같이, 본 발명은 기존의 스택 패키지, 예를 들어, COC(Chip On Chip) 패키지 구조에서 기판에 홈을 형성한 후, 홈 내에 제1크기를 갖는 하부 소자를 삽입하고 상기 하부 소자가 삽입된 기판 상에 상기 기판과 하부 소자와 전기적으로 연결하며 하부 소자보다 큰 제2크기를 갖는 상부 소자를 적층함으로써, 상기 기판과 상기 상부 소자 간의 전기적 연결을 개선할 수 있을 뿐만 아니라, 부가적으로, 본 발명은 상기 홈 내에 하부 소자를 삽입하여 하부 소자가 임베디드(Embedded) 되기 때문에, 언더필 공정을 보다 용이할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 몸체 H : 홈
A : 하부 소자 B : 상부 소자
120 : 몰딩부재

Claims (11)

  1. 일면 및 상기 일면에 대향하는 타면을 가지며, 상기 일면에 홈을 갖는 몸체의 상기 일면 및 상기 타면을 전기적으로 연결하는 제1연결부와 상기 홈 저면에 형성되며 상기 홈 저면과 상기 타면을 전기적으로 연결하는 제2연결부;
    상기 몸체의 홈 내에 배치되고 상기 제2연결부와 전기적으로 연결하는 제3연결부를 갖는 하부 소자; 및
    상기 몸체 및 상기 하부 소자 상에 배치되고 상기 하부 소자보다 큰 사이즈를 가지며, 상기 몸체의 제1연결부 및 상기 하부 소자의 제3연결부와 전기적으로 연결하는 제4연결부를 갖는 상부 소자;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 몸체는 인쇄회로 기판, 반도체칩, 웨이퍼, 실리콘 인터포저, 수동 소자(Passive device)를 포함하는 인터포저, 능동 소자를 포함하는 인터포저, 수동 소자를 포함하는 인쇄회로 기판 및 능동 소자를 포함하는 인쇄회로 기판 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 하부 및 상부 소자는 반도체칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1연결부와 상기 제4연결부, 상기 제2연결부와 상기 제3연결부 및 상기 제3연결부와 상기 제4연결부 사이에 접속부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 접속부재는 솔더 범프, 솔더 페이스트, 솔더 볼, 금속 범프, 금속 페이스트, 탄소나노튜브, ACI(Anisotrofic Conductive Ink), ACF(Anisotrofic Conductive Film) 및 전도성 페이스트 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하부 소자의 상면은, 단면상으로 볼 때, 상기 몸체의 일면과 동일 평면상에 위치하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제1 및 제2연결부는 서로 다른 크기를 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1연결부는 상기 제2연결부보다 작은 크기를 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1, 제2, 제3 및 제4연결부는 관통전극인 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 상부 소자는 상기 몸체 및 상기 하부 소자 상에서 적어도 하나 이상이 적층되는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 몸체 상에는 상기 하부 및 상부 소자를 몰딩하는 몰딩부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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