KR20100105506A - 듀얼 사이드 연결을 구비하는 집적회로 패키지 시스템 및 그 제조 방법 - Google Patents

듀얼 사이드 연결을 구비하는 집적회로 패키지 시스템 및 그 제조 방법 Download PDF

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KR20100105506A
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KR
South Korea
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integrated circuit
substrate
encapsulant
laminate
package system
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Application number
KR1020100024876A
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English (en)
Inventor
고찬훈
지희조
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스태츠 칩팩, 엘티디.
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Publication date
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Abstract

본 발명의 집적회로 패키지 시스템 제조 방법은, 관통 비아를 구비하는 집적회로를, 기판에 연결되어 있는 관통 비아를 구비하는 기판 위에 부착하는 단계와; 전도성 지지대를 상기 기판 위에서 상기 집적회로와 인접하게 부착하는 단계와; 상기 전도성 지지대가 봉지재로부터 노출되면서, 기판 위에 봉지재를 형성하는 단계와; 외부 상호연결부를 기판 아래에 부착하는 단계를 포함한다.

Description

듀얼 사이드 연결을 구비하는 집적회로 패키지 시스템 및 그 제조 방법 {INTEGRATED CIRCUIT PACKAGING SYSTEM WITH DUAL SIDED CONNECTION AND METHOD OF MANUFACTURE THEREOF}
본 발명은 일반적으로 집적회로 패키지 시스템에 관한 것으로, 보다 상세하게는 듀얼 사이드 연결을 구비하는 집적회로 패키지 시스템에 관한 것이다.
부품들의 증가되는 소형화, 집적회로(IC)의 패키징 밀도의 증대, 고성능화 및 저렴한 가격은 컴퓨터 산업의 당면 과제이다. 반도체 패키지 구조는 소형화와 그 패키지 구조 내에 패키지되는 부품들의 밀도를 증대시키는 방향으로 지속적으로 나아가는 한편, 그 반도체 패키지 구조로 제작되는 제품들의 크기는 작아지고 있다. 이것은 정보통신 제품 성능의 지속적인 향상과 함께 크기, 두께의 지속적인 감소와 관련된 요구에 대한 응답이다.
소형화에 대한 이러한 증가하는 요구는, 일례로 휴대폰, 핸드프리 휴대폰 헤드셋, 피디에이, 캠코더, 노트북 컴퓨터 등과 같은 휴대용 정보통신 기기에 있어서, 특히 주목할 만하다. 이들 모든 기기들은 지속적으로 소형화 및 박육화되고 있으며, 그 휴대성이 향상되고 있다. 이에 따라, 이들 기기 내에 통합되는 대규모 집적회로(LSI) 패키지도 보다 작고 박육화될 것이 요구되고 있다. LSI를 수용하고 보호하는 패키지 장치도 이들이 보다 소형화 및 박육화될 것을 요구하고 있다.
많은 통상의 반도체(또는 "칩") 패키지는 반도체 다이가 에폭시 몰딩 컴파운드 같은 수지로 패키지 내에 몰딩된 형태이다. 많은 패키지 방법들은 복수의 집적회로 다이 또는 패키지 인 패키지(PIP) 또는 이들의 조합물을 적층한다. 다른 방법들은 패키지 레벨 적층 또는 패키지 온 패키지(POP)를 포함한다.
이에 따라, 높은 커넥티비티, 저렴한 제조 비용 및 크기가 감소된 집적회로 패키지 시스템에 대한 요구는 여전히 남아 있다. 비용 절감과 효율 개선에 대한 요구가 지속적으로 증가하는 측면에서, 이들 문제점들에 대한 해법을 찾는 것이 매우 중요하다. 소비자들의 증가하는 기대감과 시장에 차별화된 의미있는 제품 출시 기회의 감소와 함께 지속적으로 증대되는 상업적 경쟁 압력의 관점에서, 이들 문제점들에 대한 해법을 찾는 것이 매우 중요하다. 또한, 비용 절감, 효율 및 성능 향상, 및 경쟁 압력의 충족에 대한 요구는 이들 문제점들에 대한 해법을 찾는 것에 대한 긴급성을 더하고 있다.
이들 문제점들에 대한 솔루션은 오랜 기간 동안 탐구되어 왔지만, 본 발명 이전의 개발들은 이러한 솔루션에 대한 교시 내지는 솔루션을 제공하지 못했으며, 이에 따라 당 업계에서는 이들 문제점에 대한 솔루션이 도출되지 못했다.
본 발명은, 관통 비아를 구비하는 집적회로를, 상기 관통 비아가 기판에 연결되도록 상기 기판 위에 부착하는 단계와; 전도성 지지대를, 상기 기판 위에서 상기 집적회로와 인접하게 부착하는 단계와; 상기 전도성 지지대가 봉지재로부터 노출되는 상태로, 기판 위에 봉지재를 형성하는 단계와; 외부 상호연결부를 기판 아래에 부착하는 단계를 포함하는, 집적회로 패키지 시스템 제조 방법을 제공한다.
본 발명은, 기판과; 상기 기판에 연결되어 있는 관통 비아를 구비하며, 상기 기판 위에 위치하는 집적회로와; 상기 기판 위에서 봉지재로부터 노출되어 있는 전도성 지지대와; 상기 기판 아래에 부착되어 있는 외부 상호연결부를 포함하는, 집적회로 패키지 시스템을 제공한다.
본 발명의 어느 실시형태는 상술한 단계 또는 요소들에 추가되거나 또는 이들을 대체하는 다른 측면들을 구비한다. 첨부된 도면들을 참조하여 발명의 상세한 설명을 읽음으로써, 당업자에게 본 발명의 측면들이 명확해질 것이다.
본 발명에 의한 방법, 기기 또는 시스템은 간단하고, 비용 효율적이고, 간단하고, 융통성이 많고, 효과적이며, 기존 기법들에 적응되어 실시될 수 있다. 이에 따라, 집적회로 패키지 시스템을 효율적이면서 경제적으로 제조하는 데에 매우 적합하다.
본 발명의 다른 중요한 측면은, 비용 절감, 시스템 간소화 및 성능 향상이라는 역사적 경향에 이바지하고 중요한 지지를 한다는 것이다.
결과적으로, 이러한 본 발명의 중요한 측면들은 기술의 단계를 적어도 다음 레벨로 상승시킨다는 것이다.
특정한 최적 모드와 연계하여 본 발명을 기재하였지만, 당업자라면 본 발명의 명세서의 기재 사항을 기초로 많은 변형, 변조 및 변경이 이루어질 수 있다는 것을 이해할 것이다. 이에 따라, 본 명세서는 청구항에 기재한 청구범위에 속하는 모든 변형, 변조 및 변경 사항들을 포함한다. 도면을 참조하여 개시하는 모든 사항은 설명을 위한 것으로, 이들로 한정되는 것으로 해석되어서는 안 된다.
도 1은 본 발명의 제1 실시형태인, 집적회로 패키지 시스템의 평면도이다.
도 2는 도 1에서 라인 2-2를 따르는, 집적회로 패키지 시스템의 단면도이다.
도 3은 본 발명의 제2 실시형태인, 집적회로 패키지 시스템의 평면도이다.
도 4는 도 3에서 라인 4-4를 따르는, 집적회로 패키지 시스템의 단면도이다.
도 5는 본 발명의 제3 실시형태인, 집적회로 패키지 시스템의 평면도이다.
도 6은 도 5에서 라인 6-6을 따르는, 집적회로 패키지 시스템의 단면도이다.
도 7은 본 발명의 제4 실시형태로, 도 5에서 라인 6-6을 따르는, 집적회로 패키지 시스템의 단면도이다.
도 8은 본 발명의 제5 실시형태로, 도 4의 집적회로 패키지 시스템을 구비하는 집적회로 패키지-온-패키지 시스템의 평면도이다.
도 9는 도 8에서 라인 9-9를 따르는, 집적회로 패키지-온-패키지 시스템의 단면도이다.
도 10은 본 발명의 제6 실시형태로, 도 2의 집적회로 패키지 시스템을 구비하는 집적회로 패키지-온-패키지 시스템의 평면도이다.
도 11은 도 10에서 라인 11-11을 따르는, 집적회로 패키지 시스템의 단면도이다.
도 12는 본 발명의 다른 실시형태인, 집적회로 패키지 시스템의 제조 방법을 나타내는 흐름도이다.
당업자들이 본 발명을 사용하고 실시할 수 있도록, 본 발명의 실시형태들을 상세하게 기재하였다. 본 명세서의 기재 사항을 기초로 하여 다른 실시형태들이 이루어질 수 있다는 점을 이해해야 하며, 본 발명의 범위를 일탈하지 않으면서도 시스템, 공정 또는 기계적 구성의 변경이 이루어질 수 있다는 것도 이해해야 한다.
이하에서, 본 발명에 대한 완전한 이해를 제공하기 위해 많은 특정의 상세 사항들을 기재하였다. 그러나, 이러한 상세한 특정 기재 사항이 없더라도 본 발명이 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위해, 일부 공지되어 있는 회로, 시스템 구성 및 공정 단계들에 대해서는 상세하게 기재하지 않았다.
본 시스템의 실시형태들을 나타내는 도면들은 개략적으로 도시되어 있으며, 축척에 따라 도시된 것이 아니고, 특히 표현을 명료하게 할 목적으로 일부 치수들은 도면 내에서 과장되게 표현되어 있다. 이와 유사하게, 도면의 개시를 용이하게 하기 위해 일반적으로 동일한 방향으로 개시하였지만, 도면 내의 이러한 도시는 대부분이 임의적이다. 일반적으로 본 발명은 임의의 방향에서 작동할 수 있다.
모든 도면에서, 동일한 구성요소에 대해서는 동일한 도면부호를 사용하였다. 실시형태들에는 제1 실시형태, 제2 실시형태 등과 같이 번호를 매긴 것은 기재의 편의를 위한 것으로, 이것이 별다른 의미를 갖는 것은 아니며 또한 본 발명을 제한하기 위한 것도 아니다.
설명을 목적으로, 본 명세서에서는 그 방향과는 무관하게, "수평"이라는 용어를 사용하여 집적회로의 표면 또는 평면과 평행한 평면을 규정한다. "수직"이란 용어는 위와 같이 규정된 수평과 직교하는 방향을 나타낸다. "위에"(above), "아래에"(below), "하단"(bottom), "상단"(top), "사이드"(side)("측벽"으로도 사용), "높은"(higher), "낮은"(lower), "위"(upper), "위에"(over) 및 "아래"(under)와 같은 용어들은, 도면에 도시한 바와 같이, 수평면과 관련되어 규정된다. "상에"(on)란 용어는 구성요소들이 직접 접촉하고 있음을 의미한다.
본 명세서에 사용되고 있는 "공정"(processing)이란 용어는, 전술한 구조물들을 형성하는 데에 필요로 하는, 재료 또는 포토레지스트의 적층, 패터닝, 노출, 현상, 에칭, 세척 및/또는 상기 재료 또는 포토 레지스트의 제거를 포함한다.
도 1을 참조하면, 도 1에는 본 발명의 제1 실시형태인 집적회로 패키지 시스템(100)의 평면이 도시되어 있다. 상기 평면도는, 전도성 소재, 구리, 솔더 또는 텅스텐 같은 재료로 채워져 있는 전기 연결부와 같은 관통 비아(through via)(104)를 구비하는, 집적회로 다이 또는 플립 칩과 같은 집적회로(102)를 도시하고 있다.
에폭시 몰딩 컴파운드를 포함하는 커버와 같은 봉지재(encapsulation)(106)는 집적회로(102)와 관통 비아(104)를 노출시킬 수 있다. 봉지재(106)는 상기 집적회로(102)에 인접하여 위치하는, 솔더 볼, 전도성 포스트 도는 전도성 칼럼 같은 전도성 지지대(108)도 노출시킬 수 있다.
도 2를 참조하면, 도 2에는 도 1에서 라인 2-2를 따르는, 집적회로 패키지 시스템(100)의 단면이 도시되어 있다. 집적회로 패키지 시스템(100)의 단면도는, 라미네이트 기판이나 인쇄회로기판과 같은 기판(214)을 향하고 있는 집적회로(102)의 활성 사이드(212)를 도시하고 있다. 상기 활성 사이드(212) 위에는 액티브 회로가 있다.
집적회로(102)의 비활성 사이드(217)에서, 관통 비아(104)는 실장 패드(mounting pad)(216)를 포함할 수 있다. 상기 비활성 사이드(217) 위에는 액티브 회로가 없다. 관통 비아(104)는 활성 사이드(212)에서부터 비활성 사이드(217)까지 집적회로(102)를 가로질러 있다. 상기 실장 패드(216)는 봉지재(106)로부터 노출될 수 있다. 관통 비아(104)는 상기 기판(214)에 연결될 수 있다. 전도성 지지대(108)가 기판(214) 위에서 집적회로(102)에 인접하여 실장될 수 있다.
집적회로(102)는, 관통 비아(104)와 기판(214) 사이에, 솔더 볼, 전도성 범프 또는 전도성 포스트와 같은 제1 소자 상호연결부(218)를 포함할 수 있다. 상기 제1 소자 상호연결부(218)는 관통 비아(104)에 부착되지 않으면서, 활성 사이드(212)와 기판(214) 사이에도 부착될 수 있다.
봉지재(106)는 비활성 사이드(217)와 동일 평면에 위치하여, 실장면을 위한 평면을 제공한다. 솔더 볼 또는 전도성 범프 같은 외부 상호연결부(220)는 기판(214) 아래에 부착될 수 있다.
본 발명은 듀얼 연결(dual connectivity)과 작은 점유면적을 갖는 집적회로 패키지 시스템(100)을 제공한다는 것을 발견하였다. 외부 상호연결부(220)와 함께 전도성 지지대(108)와 관통 비아(104)는 상기 집적회로 패키지 시스템(100)의 위와 아래로부터의 듀얼 연결을 제공한다. 관통 비아(104)와 상기 집적회로(102)에 인접하는 전도성 지지대(108)의 컴팩트한 배치는, 추가의 점유 공간을 필요로 하는 인터포저와 같은 별개의 연결 구조를 필요로 하지 않게 한다.
도 3을 참조하면, 도 3에는 본 발명의 제2 실시형태인, 집적회로 패키지 시스템(300)의 평면이 도시되어 있다. 집적회로 패키지 시스템(300)의 상기 평면도는 에폭시 몰딩 컴파운드를 포함하는 커버와 같은 봉지재(306)를 도시한다.
상기 봉지재(306)는 봉지재(306)의 내부에 있는 솔더 볼 또는 전도성 포스트 같은 제2 소자 상호연결부(322)를 노출시킬 수 있다. 상기 봉지재(306)는 봉지재(306)의 둘레(periphery)에 있는 솔더 볼, 전도성 포스트 또는 전도성 칼럼 같은 전도성 지지대(308)도 노출시킬 수 있다.
설명을 목적으로, 집적회로 패키지 시스템(300)이 제2 소자 상호연결부(322)가 어레이 형태로 구성되어 있는 것으로 도시되었지만, 집적회로 패키지 시스템(300)은 상기의 제2 소자 상호연결부(322)와 다른 형태로 배치된 제2 소자 상호연결부(322)를 구비할 수 있음을 이해해야 한다. 일례로, 제2 소자 상호연결부(322)는 둘레에 배치된 구성 또는 일부 어레이 구성부분이 삭제된 어레이 구성으로 배치될 수 있다.
도 4를 참조하면, 도 4에는 도 3에서 라인 4-4를 따르는, 집적회로 패키지 시스템(300)의 단면이 도시되어 있다. 집적회로 패키지 시스템(300)의 단면도는, 라미네이트 기판 또는 인쇄회로기판 같은 기판(414)을 향하고 있는, 집적회로 다이 또는 플립 칩과 같은 집적회로(402)의 활성 사이드(412)를 도시하고 있다.
관통 비아(404)는, 집적회로(402)의 비활성 사이드(417)에서, 실장 패드(416)를 포함할 수 있다. 관통 비아(404)는 활성 사이드(412)에서부터 비활성 사이드(417)까지 집적회로(402)를 가로질러 있다. 상기 실장 패드(416)는 제2 소자 상호연결부(322)에 부착될 수 있다. 관통 비아(404)는 상기 기판(414)에 연결될 수 있다. 전도성 지지대(308)가 기판(414) 위에서 집적회로(402)에 인접하여 실장될 수 있다.
집적회로(402)는, 관통 비아(404)와 기판(414) 사이에, 솔더 볼, 전도성 범프 또는 전도성 포스트와 같은 제1 소자 상호연결부(418)를 포함할 수 있다. 상기 제1 소자 상호연결부(418)는, 관통 비아(404)에 부착되지 않으면서, 활성 사이드(412)와 기판(414) 사이에도 부착될 수 있다.
봉지재(306)는 제2 소자 상호연결부(322)와 전도성 지지대(308)와 동일 평면에 위치할 수 있다. 봉지재(306)는 실장면을 위한 평면을 제공할 수 있다. 솔더 볼 또는 전도성 범프 같은 외부 상호연결부(420)는 기판(414) 아래에 부착될 수 있다.
도 5를 참조하면, 도 5에는 본 발명의 제3 실시형태인, 집적회로 패키지 시스템(500)의 평면이 도시되어 있다. 집적회로 패키지 시스템(500)의 상기 평면도는 비-라미네이트 재분배 구조(non-laminated redistribution structure)(526)를 도시하고 있다. 비-라미네이트 재분배 구조(526)의 일례는, 구리, 알루미늄 또는 니켈 같은 복수의 전도성 금속으로 도금되어 메탈라이즈되고, 포토리소그래피와 같은 방법으로 에칭된 유전층(dielectric layer)을 포함한다. 비-라미네이트 재분배 구조(526)는 집적회로 다이 또는 봉지재의 상단에 부착될 수 있다. 비-라미네이트 재분배 구조(526)는 실장 콘택(528)을 포함할 수 있다.
설명을 목적으로, 집적회로 패키지 시스템(500)이 실장 콘택(528)이 어레이 형태로 구성되어 있는 것으로 도시되었지만, 집적회로 패키지 시스템(500)은 실장 콘택(528)이 다른 형태로 배치된 구성을 취할 수 있음을 이해해야 한다. 일례로, 실장 콘택(528)은 둘레에 배치된 구성 또는 일부 어레이 구성부분이 삭제된 어레이 구성으로 배치될 수 있다.
도 6을 참조하면, 도 6에는 도 5에서 라인 6-6을 따르는, 집적회로 패키지 시스템(500)의 단면이 도시되어 있다. 집적회로 패키지 시스템(500)의 상기 단면도는 에폭시 몰딩 컴파운드를 포함하는 커버 같은 봉지재(606) 위에 부착되어 있는 비-라미네이트 재분배 구조(526)를 도시하고 있다.
상기 단면도는, 라미네이트 기판 또는 인쇄회로기판 같은 기판(614)을 향하고 있는, 집적회로 다이 또는 플립 칩과 같은 집적회로(602)의 활성 사이드(612)도 도시하고 있다.
집적회로(602)의 비활성 사이드(617)에서, 관통 비아(604)는 실장 패드(616)를 포함할 수 있다. 관통 비아(604)는 활성 사이드(612)에서부터 비활성 사이드(617)까지 집적회로(602)를 가로질러 있다. 상기 실장 패드(616)는 제2 소자 상호연결부(622)에 부착될 수 있다. 관통 비아(604)는 상기 기판(614)에 연결될 수 있다. 솔더 볼, 전도성 포스트 또는 전도성 칼럼 같은 전도성 지지대(608)가 기판(614) 위에서 집적회로(602)에 인접하여 실장될 수 있다.
집적회로(602)는, 관통 비아(604)와 기판(614) 사이에, 솔더 볼, 전도성 범프 또는 전도성 포스트와 같은 제1 소자 상호연결부(618)를 포함할 수 있다. 상기 제1 소자 상호연결부(618)는 관통 비아(604)에 부착되지 않으면서, 활성 사이드(612)와 기판(614) 사이에도 부착될 수 있다.
봉지재(606)는 제2 소자 상호연결부(622)와 전도성 지지대(608)와 동일 평면에 위치할 수 있다. 봉지재(606)는 실장면을 위한 평면을 제공할 수 있다. 솔더 볼 또는 전도성 범프 같은 외부 상호연결부(620)는 기판(614) 아래에 부착될 수 있다.
비-라미네이트 재분배 구조(526)의 재분배 에지(629)는 봉지재(606)의 수직 사이드(630) 및 기판(614)의 기판 에지(632)와 동일 평면에 위치할 수 있다. 전도성 지지대(608)는 비-라미네이트 재분배 구조(526)에 부착될 수 있다. 상기 전도성 지지대(608)는 실장 콘택(528)에 연결될 수 있다. 제2 소자 상호연결부(622)는 비활성 사이드(617)에서, 관통 비아(604)에 연결되어 있는 실장 패드(616)에 부착될 수 있다. 제2 소자 상호연결부(622)는 실장 콘택(528)에 연결될 수 있다.
도 7을 참조하면, 도 7에는 본 발명의 제4 실시형태로, 도 5에서 라인 6-6을 따르는, 집적회로 패키지 시스템(700)의 단면이 도시되어 있다. 집적회로 패키지 시스템(700)의 상기 단면도는 에폭시 몰딩 컴파운드를 포함하는 커버 같은 봉지재(706) 위에 부착되어 있는, 절연체, 구리, 알루미늄 또는 기타 전도성 라인을 포함하는 비-라미네이트 구조와 같은 비-라미네이트 재분배 구조(726)를 도시하고 있다.
상기 단면도는, 라미네이트 기판 또는 인쇄회로기판 같은 기판(714)을 향하고 있는, 집적회로 다이 또는 플립 칩과 같은 집적회로(702)의 활성 사이드(712)도 도시하고 있다.
관통 비아(704)는, 집적회로(702)의 비활성 사이드(717)에서, 실장 패드(716)를 포함할 수 있다. 관통 비아(704)는 활성 사이드(712)에서부터 비활성 사이드(717)까지 집적회로(702)를 가로질러 있다. 상기 실장 패드(716)는 비-라미네이트 재분배 구조(726)에 부착될 수 있고, 실장 콘택(728)에 연결될 수 있다. 관통 비아(704)는 상기 기판(714)에 연결될 수 있다. 솔더 볼, 전도성 포스트 또는 전도성 칼럼 같은 전도성 지지대(708)가 기판(714) 위에서 집적회로(702)에 인접하여 실장될 수 있다.
집적회로(702)는, 관통 비아(704)와 기판(714) 사이에, 솔더 볼, 전도성 범프 또는 전도성 포스트와 같은 제1 소자 상호연결부(718)를 포함할 수 있다. 상기 제1 소자 상호연결부(718)는, 관통 비아(704)에 부착되지 않으면서, 활성 사이드(712)와 기판(714) 사이에도 부착될 수 있다.
봉지재(706)는 비활성 사이드(717) 및 전도성 지지대(708)와 동일 평면에 위치할 수 있다. 비-라미네이트 재분배 구조(726)는 상기 비활성 사이드(717)에 부착될 수 있다. 솔더 볼 또는 전도성 범프 같은 외부 상호연결부(720)는 기판(714) 아래에 부착될 수 있다.
비-라미네이트 재분배 구조(726)의 재분배 에지(729)는 봉지재(706)의 수직 사이드(730) 및 기판(714)의 기판 에지(732)와 동일 평면에 위치할 수 있다. 전도성 지지대(708)는 비-라미네이트 재분배 구조(726)에 부착될 수 있다.
도 8을 참조하면, 도 8에는 본 발명의 제5 실시형태로, 도 4의 집적회로 패키지 시스템(300)을 구비하는 집적회로 패키지-온-패키지 시스템(800)의 평면이 도시되어 있다. 상기 평면도는 집적회로 다이 또는 패키지된 집적회로와 같은 실장 소자(834)를 도시하고 있다.
도 9를 참조하면, 도 9에는 도 8에서 라인 9-9를 따르는, 집적회로 패키지-온-패키지 시스템(800)의 단면이 도시되어 있다. 상기 단면도는 집적회로 패키지 시스템(300) 위에 실장되어 있는 실장 소자(834)를 도시하고 있다. 실장 소자(834)의 실장 상호연결부(836)는 제2 소자 상호연결부(322)와 전도성 지지대(308)에 부착될 수 있다.
도 10을 참조하면, 도 10에는 본 발명의 제6 실시형태로, 도 2의 집적회로 패키지 시스템(100)을 구비하는 집적회로 패키지-온-패키지 시스템(1000)의 평면이 도시되어 있다. 상기 평면도는 소자 스택(1034)을 도시한다.
도 11을 참조하면, 도 11에는 도 10에서 라인 11-11을 따르는, 집적회로 패키지-온-패키지 시스템(1000)의 단면이 도시되어 있다. 상기 단면도는 집적회로 패키지 시스템(100) 위에 실장되어 있는 소자 스택(1034)을 도시한다.
소자 스택(1034)은 제1 관통 채널(1140)을 구비하는, 집적회로 다이 또는 플립 칩 같은 제1 소자(1138)를 포함할 수 있다. 소자 스택(1034)은 제2 관통 채널(1144)을 구비하는, 집적회로 다이 또는 플립 칩 같은 제2 소자(1142)를 또한 포함할 수 있다. 소자 스택(1034)은 제3 관통 채널(1148)을 구비하는, 집적회로 다이 또는 플립 칩 같은 제3 소자(1146)를 추가로 포함할 수 있다.
제2 소자(1142)는 제1 소자(1138) 위에 위치할 수 있다. 제3 소자(1146)는 제2 소자(1142) 위에 위치할 수 있다. 제1 소자(1138)는 집적회로 패키지 시스템(100) 위에 위치할 수 있다.
설명을 목적으로, 집적회로 패키지-온-패키지 시스템(1000)이 실질적으로 동일한 제1 소자(1138)와 제2 소자(1142) 그리고 제3 소자(1146)를 구비하는 것으로 도시되어 있지만, 집적회로 패키지-온-패키지 시스템(1000)은 다른 구성으로 된 소자 스택(1034)을 구비할 수 있음을 이해해야 한다. 일례로, 제1 소자(1138), 제2 소자(1142) 그리고 제3 소자(1146)는 서로 크기가 다를 수 있고, 입력/출력 수가 다를 수 있으며, 다른 기술로 제작될 수 있고, 다른 기능을 발휘할 수도 있다.
소자 스택(1034)의 실장 상호연결부(1136)는 실장 패드(216)와 전도성 지지대(108)에 부착될 수 있다. 실장 상호연결부(1136)는 제1 관통 채널(1140)과 제2 관통 채널(1144)에도 연결될 수 있다. 실장 상호연결부(1136)는 또한 제2 관통 채널(1144)과 제3 관통 채널(1148)에도 연결될 수 있다.
도 12를 참조하면, 도 12에는 본 발명의 일 실시형태인, 집적회로 패키지 시스템(100)의 제조 방법(1200)을 나타내는 흐름도가 도시되어 있다. 상기 방법(1200)은, 블록(1202)에서, 관통 비아를 구비하는 집적회로를, 상기 관통 비아가 기판에 연결되도록 상기 기판 위에 부착하는 단계와; 블록(1204)에서, 전도성 지지대가 봉지재로부터 노출되도록, 전도성 지지대를 상기 기판 위에 부착하는 단계와; 블록(1206)에서, 전도성 지지대가 봉지재로부터 노출도록, 기판 위에 봉지재를 형성하는 단계와; 블록(1208)에서, 외부 상호연결부를 기판 아래에 부착하는 단계를 포함한다.

Claims (10)

  1. 집적회로 패키지 시스템 제조 방법으로서,
    관통 비아를 구비하는 집적회로를, 상기 관통 비아가 기판에 연결되도록 상기 기판 위에 부착하는 단계와;
    전도성 지지대를, 상기 기판 위에서 상기 집적회로와 인접하게 부착하는 단계와;
    상기 전도성 지지대가 봉지재로부터 노출되도록, 상기 기판 위에 봉지재를 형성하는 단계와;
    외부 상호연결부를 기판 아래에 부착하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  2. 제1항에 있어서,
    집적회로를 부착하는 단계는, 상기 집적회로의 활성 사이드가 기판을 향하도록 하는 단계를 포함하고;
    봉지재를 형성하는 단계는, 집적회로의 비활성 사이드에서 관통 비아에 연결되어 있는 실장 패드를 노출시키는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  3. 제1항에 있어서,
    집적회로의 비활성 사이드에서, 제2 소자 상호연결부를 관통 비아에 연결되어 있는 실장 패드에 부착시키는 단계를 또한 포함하고;
    봉지재를 형성하는 단계는, 그 봉지재로부터 상기 제2 소자 상호연결부를 노출시키는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  4. 제1항에 있어서,
    상기 집적회로의 비활성 사이드에서, 전도성 지지대와 관통 비아를 비-라미네이트 재분배 구조에 전기적으로 연결하는 연결부를 포함하는 비-라미네이트 재분배 구조를 상기 봉지재 위에 부착하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  5. 제1항에 있어서,
    상기 집적회로의 비활성 사이드에서, 관통 비아에 연결되어 있는 실장 패드에 제2 소자 상호연결부를 부착하는 단계와;
    전도성 지지대와 제2 소자 상호연결부의 전기적 연결부를 포함하는 비-라미네이트 재분배 구조를 봉지재 위에 부착하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  6. 집적회로 패키지 시스템으로,
    기판과;
    상기 기판에 연결되어 있는 관통 비아를 구비하며, 상기 기판 위에 위치하는 집적회로와;
    상기 기판 위에서 상기 집적회로와 인접하게 위치하는 전도성 지지대와;
    상기 전도성 지지대가 봉지재로부터 노출되도록, 기판 위에 위치하는 봉지재와;
    상기 기판 아래에 부착되어 있는 외부 상호연결부를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  7. 제6항에 있어서,
    상기 집적회로는 상기 기판을 향하는 활성 사이드를 포함하고;
    상기 봉지재는, 상기 집적회로의 비활성 사이드에서 관통 비아에 연결되어 있는 실장 패드를 노출시키는 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제6항에 있어서,
    상기 집적회로의 비활성 사이드에서 관통 비아에 연결되어 있는 실장 패드에 부착되어 있는 제2 소자 상호연결부를 또한 포함하고,
    상기 봉지재는 상기 제2 소자 상호연결부를 노출시키는 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제6항에 있어서,
    상기 집적회로의 비활성 사이드에서, 비-라미네이트 재분배 구조에 부착되어 있는 관통 비아와 전도성 지지대를 포함하는 봉지재 위에 부착되어 있는 비-라미네이트 재분배 구조를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제6항에 있어서,
    상기 집적회로의 비활성 사이드에서 관통 비아에 연결되어 있는 실장 패드에 부착되어 있는 제2 소자 상호연결부와;
    상기 제2 소자 상호연결부에 전기적으로 연결되어 있는 전도성 지지대를 포함하는 봉지재에 부착되어 있는 비-라미네이트 재분배 구조를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120093587A (ko) * 2011-02-15 2012-08-23 에스케이하이닉스 주식회사 반도체 패키지
WO2013172814A1 (en) * 2012-05-14 2013-11-21 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8969140B2 (en) 2010-04-02 2015-03-03 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
KR20160144789A (ko) * 2015-06-09 2016-12-19 주식회사 에스에프에이반도체 반도체 패키지 및 웨이퍼 레벨 패키지의 제조 방법
KR20160145339A (ko) * 2015-06-10 2016-12-20 주식회사 에스에프에이반도체 웨이퍼 레벨 패키지의 제조 방법
US9627227B2 (en) 2011-06-30 2017-04-18 Intel Corporation Bumpless build-up layer package warpage reduction
US9685390B2 (en) 2012-06-08 2017-06-20 Intel Corporation Microelectronic package having non-coplanar, encapsulated microelectronic devices and a bumpless build-up layer
US9905551B2 (en) 2015-06-09 2018-02-27 Sts Semiconductor & Telecommunications Co., Ltd. Method of manufacturing wafer level packaging including through encapsulation vias
US10943878B2 (en) 2019-06-25 2021-03-09 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
US11417631B2 (en) 2019-05-13 2022-08-16 Samsung Electro-Mechanics Co., Ltd. Semiconductor package

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923290B2 (en) * 2009-03-27 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system having dual sided connection and method of manufacture thereof
TWI436470B (zh) * 2009-09-30 2014-05-01 Advanced Semiconductor Eng 封裝製程及封裝結構
US8278214B2 (en) * 2009-12-23 2012-10-02 Intel Corporation Through mold via polymer block package
TWI426587B (zh) * 2010-08-12 2014-02-11 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
US8786066B2 (en) * 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
US9679863B2 (en) 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
TWI458026B (zh) * 2012-01-13 2014-10-21 Dawning Leading Technology Inc 內嵌封裝體之封裝模組及其製造方法
JP2013168577A (ja) * 2012-02-16 2013-08-29 Elpida Memory Inc 半導体装置の製造方法
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8786105B1 (en) * 2013-01-11 2014-07-22 Intel Mobile Communications GmbH Semiconductor device with chip having low-k-layers
WO2014148485A1 (ja) * 2013-03-18 2014-09-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US9793242B2 (en) * 2013-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with die stack including exposed molding underfill
KR102245003B1 (ko) 2014-06-27 2021-04-28 삼성전자주식회사 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법
JP2016533651A (ja) * 2014-09-18 2016-10-27 インテル コーポレイション ＷＬＣＳＰコンポーネントをｅ−ＷＬＢ及びｅ−ＰＬＢ内に埋設する方法
CN110867421A (zh) * 2019-12-23 2020-03-06 无锡青栀科技有限公司 一种集成电路封装结构
KR20220017022A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US6084308A (en) * 1998-06-30 2000-07-04 National Semiconductor Corporation Chip-on-chip integrated circuit package and method for making the same
US5854507A (en) * 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
TW567601B (en) * 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
US7247517B2 (en) * 2003-09-30 2007-07-24 Intel Corporation Method and apparatus for a dual substrate package
US7122906B2 (en) * 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
US7605477B2 (en) * 2007-01-25 2009-10-20 Raytheon Company Stacked integrated circuit assembly
US20090057867A1 (en) * 2007-08-30 2009-03-05 Vincent Hool Integrated Circuit Package with Passive Component
US20090243100A1 (en) * 2008-03-27 2009-10-01 Jotaro Akiyama Methods to Form a Three-Dimensionally Curved Pad in a Substrate and Integrated Circuits Incorporating such a Substrate

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257688B2 (en) 2010-04-02 2022-02-22 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8969140B2 (en) 2010-04-02 2015-03-03 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US10651051B2 (en) 2010-04-02 2020-05-12 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US9847234B2 (en) 2010-04-02 2017-12-19 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US9646851B2 (en) 2010-04-02 2017-05-09 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
KR20120093587A (ko) * 2011-02-15 2012-08-23 에스케이하이닉스 주식회사 반도체 패키지
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US9686870B2 (en) 2011-06-27 2017-06-20 Intel Corporation Method of forming a microelectronic device package
US9627227B2 (en) 2011-06-30 2017-04-18 Intel Corporation Bumpless build-up layer package warpage reduction
US9613920B2 (en) 2012-05-14 2017-04-04 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
US9257368B2 (en) 2012-05-14 2016-02-09 Intel Corporation Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias
WO2013172814A1 (en) * 2012-05-14 2013-11-21 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
US9685390B2 (en) 2012-06-08 2017-06-20 Intel Corporation Microelectronic package having non-coplanar, encapsulated microelectronic devices and a bumpless build-up layer
KR20160144789A (ko) * 2015-06-09 2016-12-19 주식회사 에스에프에이반도체 반도체 패키지 및 웨이퍼 레벨 패키지의 제조 방법
US9905551B2 (en) 2015-06-09 2018-02-27 Sts Semiconductor & Telecommunications Co., Ltd. Method of manufacturing wafer level packaging including through encapsulation vias
KR20160145339A (ko) * 2015-06-10 2016-12-20 주식회사 에스에프에이반도체 웨이퍼 레벨 패키지의 제조 방법
US11417631B2 (en) 2019-05-13 2022-08-16 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
US10943878B2 (en) 2019-06-25 2021-03-09 Samsung Electro-Mechanics Co., Ltd. Semiconductor package

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