KR100849349B1 - 반도체 패키지 - Google Patents

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KR100849349B1
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곽규섭
박경완
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Abstract

본 발명에 따른 반도체 패키지는 그 상면에 홈을 구비하며 교대로 적층된 절연 층 및 도전성 패턴 층을 포함하는 인쇄회로 기판과, 상기 홈 내에 위치된 제1 집적회로와, 상기 제1 집적회로를 덮도록 도포된 제1 몰딩부와, 상기 인쇄회로 기판 상에 안착된 제2 집적회로를 포함한다.
인쇄회로 기판, 집적회로, 반도체

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
도 1은 본 발명의 바람직한 실시 예에 따른 반도체 패키지의 단면을 도시한 도면.
본 발명은 반도체 패키지에 관한 것으로서, 특히 다층 인쇄회로기판(multi-layer printed circuit board: multi-layer PCB)을 포함하는 반도체 패키지에 관한 발명이다.
인쇄회로기판은 다양한 전자 제품에 적용되고 있고, 특히 복수의 절연층(insulation layer) 및 복수의 도전성 회로 패턴층(conductive pattern layer)을 교대로 적층한 구조를 갖는 다층 인쇄회로기판은 고밀도 집적화를 필요로 하는 노트북, 휴대용 무선 단말기 등에 적용되고 있다.
통상의 반도체 패키지는 집적도를 높이기 위해서 임베디드(embeded) 형태의 시스템 인 페키지(System In Package) 구조가 이용되고 있다. SiP 형태의 인쇄회로 기판은 집적회로를 웨이퍼 레벨 패키지(Wafer level package)라는 공정을 통해서 전기적 연결을 위한 회로 패턴들을 형성하고, 인쇄회로기판과 연결시 집적회로에 형성된 회로 패턴과 인쇄회로 기판에 형성된 도전성 패턴층을 전기적으로 연결한다.
상술한 웨이퍼 레벨 패키지는 와이어 본딩(wire-bonding)에 의한 전기적 연결을 최소화시키기 방편으로서 사용될 수 있으며, 집적회로 상에 펌핑 패드(Pumping pad) 등을 성장시키는 공정을 의미한다.
그러나, 집적회로에 실시하는 웨이퍼 레벨 패키지는 제조 공정을 추가하고, 그에 따른 비용 및 시간적 손실을 발생시킨다.
본 발명은 제조 비용 및 시간을 절감할 수 있는 반도체 패키지를 제공하고자 한다.
본 발명에 따른 반도체 패키지에 있어서,
그 상면에 홈을 구비하며 교대로 적층된 절연 층 및 도전성 패턴 층을 포함하는 인쇄회로 기판과;
상기 홈 내에 위치된 제1 집적회로와;
상기 제1 집적회로를 덮도록 도포된 제1 몰딩부와;
상기 인쇄회로 기판 상부에 안착된 제2 집적회로와;
상기 제2 집적회로를 덮으며 상기 인쇄회로 기판 상에 형성된 제2 몰딩부를 포함한다.
이하에서는 첨부도면들을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 본 발명을 설명함에 있어서, 관련된 공지기능, 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.
도 1은 본 발명의 바람직한 실시 예에 따른 반도체 패키지의 단면을 도시한 도면이다. 본 발명에 따른 반도체 패키지(100)는 그 상면에 홈을 구비하며 교대로 적층된 절연 층(112) 및 도전성 패턴 층(111)이 형성된 인쇄회로 기판(110)과, 상기 홈 내에 위치된 제1 집적회로(120)와, 상기 제1 집적회로(120)를 덮도록 도포된 제1 몰딩부(122)와, 상기 인쇄회로 기판(110) 상에 위치된 제2 집적회로(130)와, 상기 제2 집적회로를 덮도록 상기 인쇄회로 기판 상에 형성된 제2 몰딩부(132)를 포함한다. 상기 제1 및 제2 몰딩부(122, 132)는 에폭시 재질 또는 전자파 차폐 가능한 재질로 이루어질 수 있다.
상기 제1 집적회로(120)는 상기 인쇄회로 기판(110)의 상면에 형성된 홈에 안착되며, 제1 와이어(121)에 의해서 해당 도전성 패턴 층(111)과 전기적으로 연결될 수 있다. 또한, 상기 제1 몰딩부(122)는 상기 제1 와이어(121)와 상기 제1 집적회로(120)이 매몰되도록 도포됨으로써, 상기 제1 와이어(121)와 상기 제1 집적회로(120)가 외부로 노출되는 것을 방지할 수 있다.
상기 제1 및 제2 집적회로(120,130)는 에폭시(epoxy)나 필름(film)에 의해 인쇄회로 기판(110)의 해당 안착부분에 접착될 수 있으며, 접착 후 제1 및 제2 와이어(121,131)의 와이어 본딩(wire-bonding)에 의해서 해당 도전성 패턴층(111)과 전기적으로 연결될 수 있다.
상기 제2 집적회로(130)는 제2 와이어(131)에 의해 해당 도전성 패턴층(111)과 전기적으로 연결될 수 있다.
즉, 상기 제1 집적회로(120)는 제1 몰딩부(122)에 의해 인쇄회로 기판(110)에 형성된 홈 내에 매설된 형태로 안착되며, 상기 제2 집적회로(130)는 그 일부가 상기 제1 몰딩부(122) 상에 안착 될 수 있다. 따라서, 본 발명은 제2 집적회로(130)이 제1 집적회로(120) 보다 크더라도, 정렬로 인한 신뢰성 저하를 최소화시킬 수 있다.
본 발명은 집적회로를 인쇄회로 기판 내에 매설을 위해서 웨이퍼 레벨 패키지와 같은 공정을 구현하지 않고, 와이어 본딩에 의해 전기적 연결을 실시하므로 제조 공정 상의 시간 및 비용을 절감할 수 있다.
또한, 본 발명은 인쇄회로 기판이 제작된 상태에서 집적회로들이 집적되므로, 인쇄회로 기판의 형성 중에 집적회로들을 실장함으로 인한 신뢰성 저하를 최소화시킬 수 있다.
그 외에도, 복수의 집적회로 중 일부는 인쇄회로 기판 내에 매설시키고, 나머지 일부는 집적회로가 매설된 인쇄회로 기판 상부에 위치시킴으로써, 두께를 최소화시킬 수 있다. 또한, 본 발명은 홈에 삽입된 인쇄회로 기판 상부에 또 다른 집적회로들이 적층됨으로써 적층되는 집적회로 간 크기가 다르더라도 적용이 용이해 지는 이점이 있다.

Claims (5)

  1. 반도체 패키지에 있어서,
    그 상면에 홈을 구비하며 교대로 적층된 절연 층 및 도전성 패턴 층을 포함하는 인쇄회로 기판과;
    상기 홈 내에 위치된 제1 집적회로와;
    상기 제1 집적회로를 덮도록 도포된 제1 몰딩부와;
    상기 인쇄회로 기판 상부에 안착된 제2 집적회로와;
    전자파 차폐를 위해 상기 제2 집적회로를 덮도록 상기 인쇄회로 기판 상에 형성된 제2 몰딩부를 포함함을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제1 항에 있어서, 상기 반도체 패키지는,
    상기 제1 집적회로와 해당 도전성 패턴 층을 연결하기 위한 제1 와이어와;
    상기 제2 집적회로와 해당 도전성 패턴 층을 연결하기 위한 제2 와이어를 더 포함함을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    제1 몰딩부는 에폭시 재질로 이루어짐을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    제2 몰딩부는 에폭시 재질로 이루어짐을 특징으로 하는 반도체 패키지.
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