KR950006439B1 - 반도체장치 및 그 제조방법 - Google Patents

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야스히로 야마지
요이치 히루타
츠토무 나카자와
가츠토 가토
요시히로 아츠미
나오히토 히라노
아키히토 마세
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 따른 반도체장치의 패키지구조를 나타낸 종단면도.
제2도는 본 발명의 제1실시예에 따른 반도체장치를 제조하는 순서를 나타낸 공정별 소자단면도.
제3도는 본 발명의 제2실시예에 따른 반도체장치의 패키지구조를 나타낸 종단면도.
제4도는 본 발명의 제3실시예에 따른 반도체장치의 패키지구조를 나타낸 종단면도.
제5도는 본 발명의 제4실시예에 따른 반도체장치의 패키지구조를 나타낸 종단면도.
제6도는 본 발명의 제5실시예에 따른 반도체장치에 실장되는 반도체칩의 전극패드의 배열을 나타낸 평면도.
제7도는 본 발명의 제5실시예에 따른 반도체장치의 패키지구조를 나타낸 종단면도.
제8도는 본 발명의 제6실시예에 따른 반도체장치의 패키지구조를 나타낸 종단면도.
제9도는 본 발명의 제7실시예에 따른 반도체장치의 패키지구조를 나타낸 종단면도이다.
제10도는 종래의 반도체장치의 패키지구조를 나타낸 종단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 다층 필름기판 12 : 반도체칩
13 : 전극패드 14 : 관통구멍
15 : 배선층 16 : 범프
21 : 단층 필름기판 22 : 구멍
23 : 도체 페이스트 31 : 절연성 보호막
41 : 접지층 84a,84b : 단자전극
91 : 절연성 수지
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 멀티칩 모듈의 패키지구조에 관한 것이다.
[종래의 기술 및 그 문제점]
근래에는 1개의 패키지내에 복수개의 반도체칩이 내장된 멀티칩 모듈이 사용되고 있는바, 종래의 멀티칩 모듈의 패키지구조를 제10도에 나타내었다. 제10도에서 반도체칩(102)은 전극패드(103)가 본딩와이어(105)를 매개로 하여 프린트 배선기판(101)상의 패턴전극(104)에 접속된 상태로 실장되어 있고, 반도체칩(106,116)은 패턴전극(110,120)위에 형성된 범프(108,118)를 매개로 하여 전극패드(107,117)가 패턴전극(110,120)에 접속된 상태로 실장되어 있다. 또, 프린트 배선기판(101)에는 배선층(109)이 내장되어 있다.
그러나, 이와 같은 프린트 배선기판(101)은 다층구조로 할 필요가 있기 때문에 그 재질로서 유리 에폭시 수지가 일반적으로 사용되어 왔는바, 이때문에 프린트 배선기판(101)을 구부리는 것이 불가능하여 IC카드 등의 소형 부품용으로서 케이스내에 수납할때에 큰 제약이 되어 왔다.
또 내습성을 확보해야 할 필요상 반도체칩(102,106,116)을 노출시킨 상태에서 프린트 배선기판(101)에 실장할 수는 없으므로, 어떤 형태로든 반도체칩(102,106,116)을 밀봉하지 않으면 안되어 모듈의 치수 증대가 초래되었다.
더욱이, 제10도에 나타낸 바와 같은 종래의 멀티칩 모듈에서는 프린트 배선기판(101)의 표면상에 반도체칩(102,106,116)을 실장하는 구조로 되어 있기 때문에, 반도체칩이 상하방향으로 배열된 3차원적인 구조로 실장하는 것이 곤란하므로 실장밀도를 향상시키는 데에도 한도가 있었다.
또, 종래의 멀티칩 모듈은 제조공정수가 많아 제조시간의 증대 및 제조비용의 상승이 초래되었는바, 이것은 프린트 배선기판(101)의 배선층(109)을 적층하는 공정과, 반도체칩(102,106,116)과 프린트 배선기판(101)을 전기적으로 접속하는 공정 및 반도체칩(102,106,116)을 밀봉하는 공정이 모두 개별적으로 행해지는 것에 기인하는 것이다.
[발명의 목적]
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 보다 더 박형화, 소형화하는 것이 가능하여 실장밀도의 향상을 도모할 수 있고, 높은 신뢰성을 얻을 수 있는 반도체장치를 제공하는 것과, 이와 같은 장치를 제조함에 있어서, 제조시간을 단축하고 제조비용을 저감할 수 있는 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체장치는 복수개의 반도체칩과, 표면에 배선패턴이 형성된 복수개의 필름기판을 갖추고, 상기 반도체칩은 전극패드와 배선패턴이 전기적으로 접속된 상태로 중합된 필름기판의 내부에 실장되어 있는 것을 특징으로 한다.
또, 복수개의 반도체칩과, 열가소성수지로 이루어지고 표면에 상기 배선패턴이 형성되며 관통구멍을 통한 접속이 행해지는 곳에 구멍이 개공된 복수개의 필름기판을 구비하고, 중합된 상태에서 가열 및 가압(加壓)되어 경화(硬化)된 필름기판의 내부에 반도체칩이 전극패드와 배선패턴이 직접 접속되거나 또는 관통구멍을 통해 접속된 상태에서 실장되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체장치의 제조방법은 복수개의 필름기판상에 도체 페이스트를 인쇄하여 배선패턴을 형성하고, 관통구멍을 이용하여 접속을 행할 곳에 구멍을 개공하는 공정과, 필름기판을 중합시키고 그 내부의 반도체칩의 전극패드와 배선패턴이 접속될 위치에 반도체칩을 설치한 상태에서 가열 및 압축을 행하여 필름기판의 적층과 반도체칩과 필름기판과의 전기적 접속 및 반도체칩의 밀봉을 동시에 행하는 공정을 구비하는 것을 특징으로 한다.
[작용]
본 발명의 반도체장치는 반도체칩이 필름기판내에 실장되어 있기 때문에 패키지가 상당히 박형화, 소형화되게 된다. 또, 패키지가 필름기판으로 이루어지기 때문에 유연성이 향상되어 구부릴 수 있게 되며, 또한 반도체칩은 필름기판과 같은 상당히 얇은 것으로 밀봉되어 있기 때문에 내습성을 확보하면서 방열성도 우수해지게 된다.
본 발명에 따른 반도체장치의 제조방법은 필름기판의 적층과, 반도체칩과 필름기판과의 전기적 접속 및 반도체칩의 밀봉이 동시에 행해지게 되므로 제조시간이 단축되고 제조비용이 저감되게 된다.
[실시예]
이하, 본 발명의 1실시예에 따른 반도체장치에 대하여 도면을 참조하여 설명한다.
본 발명의 제1실시예에 따른 멀티칩 모듈은 제1도에 나타낸 바와 같은 패키지구조를 가지고 있는바, 복수개의 반도체칩(12)이 다층 필름기판(11)의 내부에 배열되어 있고 각각의 반도체칩(12)의 전극패드(13)위에는 범프(16)가 형성되어 있다. 그리고 이 반도체칩(12)과 다층 필름기판(11)의 전기적 접속은 반도체칩(12)상의 범프(16)와 다층 필름기판(11)내부의 배선층(15)을 직접 접합함으로써 행해지거나 혹은 뒤에 설명할 관통구멍(14)을 통하여 배선층(15)과 범프(16)를 접합함으로써 행해지게 된다. 이상 설명한 바와 같은 패키지구조로 다층 필름기판(11)을 패키지로 하는 멀티칩 모듈이 구성되게 된다.
이 멀티칩 모듈은 다음과 같은 방법으로 제조할 수 있다. 제2도는 공정별로 소자의 단면을 나타낸 단면도로, 제2a도에 나타낸 바와 같이 열가소성 수지필름으로는 도전성 페이스트(23)가 패턴상(狀)으로 인쇄된 단층 필름기판(21)이 사용되고, 이 단층 필름기판(21)에는 각층 간에 전기적으로 접속되어야 할 관통구멍의 형성위치에 구멍(22)이 개공되게 된다.
또, 반도체칩(12)의 전극패드(13)위에는 범프(16)가 형성되게 되는바, 범프(16)는 금속으로 이루어진 돌기물로서 도금등으로 형성할 수 있다. 그리고, 복수개의 반도체칩(12)이 상하로 겹쳐진 단층 필름기판(21)의 사이에서 범프(16)와 페이스트(23)가 접속 가능한 위치에 설치되게 된다.
이와 같이 단층 필름기판(21)의 사이에 복수개의 반도체칩(12)이 각각 샌드위치모양으로 설치된 상태에서 가열 및 압축이 행해지게 되는바, 그 결과 각 단층 필름기판(21)끼리가 기계적으로 압착되고, 범프(16)에 페이스트(23)가 접합됨으로써 반도체칩(12)과 단층 필름기판(21)이 전기적으로 접속되게 된다.
또한, 제3도에 본 발명의 제2실시예에 따른 멀티칩 모듈의 종단면을 나타내었는바, 본 제2실시예는 제1실시예와 비교했을때, 반도체칩(12)의 표면에 절연 보호막(31)이 설치된 점이 다르게 되어 있다. 따라서, 이것에 의해 반도체칩(12)의 표면이 확실하게 보호되어 내습성이 향상되게 된다. 또, 이 절연 보호막(31)으로서는 폴리이미드나 실리콘수지등을 사용할 수 있다. 그리고, 그 외의 다른 구성요소는 제1실시예의 경우와 마찬가지이므로 동일한 참조부호를 붙이고 그에 관한 설명은 생략한다. 또, 제조방법에서도 반도체칩(12)상에 절연 보호막(31)을 형성하는 점만 제외하고 그 나머지는 제1실시예의 경우와 동일하다.
그 다음에, 본 발명의 제3실시예에 관하여 설명하는 바, 본 실시예에 따른 멀티칩 모듈의 패키지구조는 제4도에 나타낸 바와 같다. 여기서는 반도체칩(12)이 실장되어 있는 층의 상층 및 하층에 각각 도전성의 박막으로 이루어진 접지층(41,42)이 설치된 점에 특징이 있는바, 이 접지층(41,42)에 의해 전기적 특성에 악영향을 미치는 외부로부터의 전자파를 차폐할 수 있게 된다.
그리고, 제5도에 본 발명의 제4실시예에 따른 멀티칩 모듈을 나타내었는바, 제1실시예 내지 제3실시예에서는 모두 반도체칩의 전극패드상에 범프가 형성되는데 반해, 제4실시예에서는 범프가 설치되지 않고 직접 전극패드(13)와 다층 필름기판(11)의 배선층(15)이 관통구멍(14)부분에서 접속되게 된다. 또, 본 실시예에서는 제2실시예에서와 마찬가지로 반도체칩(12)의 표면이 절연 보호막(31)으로 피복되게 된다.
다음에, 제6도에서와 같이 전극패드(73)가 네모진 면적을 이루는 형상으로 배치되어 있는 반도체칩(72)이 실장된 제5실시예에 대하여 설명하는바, 이 반도체칩(72)이 실장된 멀티칩 모듈의 A-A선에 따른 종단면을 제7도에 나타내었다. 여기서, 반도체칩(72)상의 모든 전극패드(73)와 다층 필름기판(71)의 배선층(75)이 관통구멍(74)을 통하여 접속되게 된다. 이와 같이 전극패드(73)가 다수개 설치된 반도체칩(72)을 실장할 경우에도 본 발명에 따른 멀티칩 모듈은 적합하게 된다.
또, 제8도에 본 발명의 제6실시예에 따른 멀티칩 모듈의 외관을 나타내었는바, 본 실시예에서는 복수개의 반도체칩(82)과 배선층(83)이 전기적으로 접속된 상태에서 밀봉되게 된다. 그리고 다층 필름기판(81)은 모듈외부로의 접지단자로서 삽입형의 소켓 대응용 단자전극(84a,84b)을 갖추고 있는바, 이것에 의해 외부장치와의 사이에서 용이하게 전기적 접속을 행할 수 있게 된다.
또, 외부로부터의 방사선이 반도체칩의 특성에 영향을 미치는 것을 방지할 필요가 있는 경우에는 제9도에 나타낸 제7실시예와 같이 다층 필름기판(11)의 외부 표면에 방사선 차폐효과가 있는 수지(91)를 도포하면 효과적이다.
이상 실시예에서는 모두 상당히 얇은 단층 필름기판을 중합시키고 그 내부에 반도체칩을 실장하였다. 따라서, 박형(薄型)이면서 유연성이 좋은 다층의 필름기판을 패키지로 하는 멀티칩 모듈이 얻어져서 소형의 케이스내에 구부려서 수납할 수 있게 된다. 또, 본 실시예에서는 모두 반도체칩이 가로방향으로 배치되어 있으나 상하방향으로 겹쳐지도록 구성하는 것도 가능하며, 3차원적인 실장이 실현되어 실장밀도를 대폭적으로 향상시킬 수 있게 된다.
또, 상당히 얇은 단층 필름기판에 의해 반도체칩이 밀봉되기 때문에 베어칩에 가까운 상태이면서도 방열성이 우수하게 된다. 특히, 액체 냉각방식을 채용한 경우에는 상당히 큰 냉각효과가 얻어지게 된다.
또, 본 실시예의 제조방법에 의하면 배선층을 적층하는 공정과, 반도체칩과 필름기판을 전기적으로 접속하는 공정 및 반도체칩을 밀봉하는 공정이 하나의 열프레스 가공공정에 의해 동시에 달성되게 된다. 그결과, 공정수가 감소하여 제조시간의 단축과 제조비용의 저감을 도모하게 된다.
이상 설명한 실시예는 모두 일례로서, 본 발명을 한정하는 것은 아니다. 또, 전극패드상에 설치되는 범프는 다층 필름기판의 배선층과 접합가능한 금속이면 어떤 재료라도 사용할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 반도체장치는 필름기판내에 반도체칩이 실장되어 있으므로 패키지가 상당히 얇게 소형화되고, 유연성이 좋아서 구부림이 가능하게 되어 실징밀도를 대폭적으로 향상시킬 수 있게 된다. 또, 반도체칩이 상당히 얇은 필름기판에 의해 밀봉되기 때문에 내습성을 가짐과 더불어 방열성이 우수해지게 된다.
그리고, 본 발명에 따른 반도체장치의 제조방법은 필름기판의 적층과, 반도체칩과 필름기판과의 전기적 접속 및 반도체칩의 밀봉을 동시에 행할 수 있기 때문에 제조시간의 단축 및 제조비용의 저감을 실현할 수 있게 된다.

Claims (3)

  1. 복수개의 반도체칩(12)과, 표면에 배선패턴(15)이 형성된 복수개의 필름기판(21)을 구비하고, 상기 반도체칩(12)은 전극패드(13)와 상기 배선패턴(15)이 전기적으로 접속된 상태에서 중합된 상기 필름기판(21)의 내부에 실장되어 있는 것을 특징으로 하는 반도체장치.
  2. 복수개의 반도체칩(12)과, 열가소성 수지로 이루어지고, 표면에 상기 배선패턴(15)이 형성되어 있으며, 관통구멍(via hole)을 이용한 접속이 행해져야 할 위치에 구멍(22)이 개공되어 있는 복수개의 필름기판(21)을 구비하고, 중합된 상태에서 가열 및 가압되어 경화된 상기 필름기판(21)의 내부에, 상기 반도체칩(12)이 전극패드(13)와 상기 배선패턴(15)이 직접 접속되거나 또는 상기 구멍(22)을 통하여 접속된 상태에서 실장되어 있는 것을 특징으로 하는 반도체장치.
  3. 복수개의 필름기판(21)상에 도체 페이스트(23)를 인쇄하여 배선패턴(15)을 형성하고, 관통구멍을 이용한 접속을 행해야 할 위치에 구멍(22)을 개공하는 공정과, 상기 필름기판(21)을 중합시키고, 그 내부의 반도체칩(12)의 전극패드(13)와 상기 배선패턴(15)이 접속될 위치에 상기 반도체칩(12)을 설치한 상태에서 가열 및 가압을 행하여 상기 필름기판(21)의 적층과, 상기 반도체칩(12)과 상기 필름기판(21)과의 전기적 접속 및 상기 반도체칩(12)의 밀봉을 동시에 행하는 공정을 구비하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
EP0641019A3 (en) * 1993-08-27 1995-12-20 Poly Flex Circuits Inc Flexible lead frame printed on a polymer.
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
DE19542883C2 (de) * 1995-02-02 2002-01-17 Fraunhofer Ges Forschung Chip-Gehäusung sowie Verfahren zur Herstellung einer Chip-Gehäusung
JP4015190B2 (ja) * 1995-02-02 2007-11-28 パック テック−パッケージング テクノロジーズ ゲーエムベーハー チップハウジング及びチップハウジングの製造方法
AT1470U1 (de) * 1995-08-01 1997-05-26 Austria Card Laminierte karte und verfahren zu ihrer herstellung
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
US5656552A (en) * 1996-06-24 1997-08-12 Hudak; John James Method of making a thin conformal high-yielding multi-chip module
DE19729671A1 (de) * 1997-07-11 1999-01-14 Alsthom Cge Alcatel In einem Gehäuse angeordnete elektrische Schaltungsanordnung
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP3359910B2 (ja) 1998-01-22 2002-12-24 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン マイクロシステム及びマイクロシステムを製造する方法
SG82591A1 (en) * 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
FR2803675B1 (fr) * 2000-01-11 2002-03-29 Sagem Carte a puce avec capteur d'empreintes digitales
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
DE10111759A1 (de) * 2001-03-12 2002-10-02 Infineon Technologies Ag Gehäuseanordnung für Halbleiterchips
DE10113769A1 (de) * 2001-03-21 2002-10-02 Infineon Technologies Ag Halbleiterchip
KR100488412B1 (ko) * 2001-06-13 2005-05-11 가부시키가이샤 덴소 내장된 전기소자를 갖는 인쇄 배선 기판 및 그 제조 방법
CN101370360B (zh) * 2001-06-13 2011-04-27 株式会社电装 埋有电子器件的印刷线路板及其制造方法
DE10214847A1 (de) * 2002-04-04 2003-10-23 Diehl Munitionssysteme Gmbh Flexibler dünner Schaltungsaufbau
US7394663B2 (en) * 2003-02-18 2008-07-01 Matsushita Electric Industrial Co., Ltd. Electronic component built-in module and method of manufacturing the same
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
KR100643756B1 (ko) 2004-09-10 2006-11-10 삼성전자주식회사 유연소자, 유연압력센서, 및 이들의 제조방법
DE102005032489B3 (de) * 2005-07-04 2006-11-16 Schweizer Electronic Ag Leiterplatten-Mehrschichtaufbau mit integriertem elektrischem Bauteil und Herstellungsverfahren
DE102006031844B4 (de) 2006-07-07 2013-04-11 Technische Universität Braunschweig Carolo-Wilhelmina Verfahren zur Befestigung von elektronischen Bauelementen auf einem Träger durch Drucksinterung und somit hergestellte Schaltungsanordnung
DE102006062473A1 (de) * 2006-12-28 2008-07-03 Qimonda Ag Halbleiterbauelement mit auf einem Substrat montiertem Chip
DE102008002532A1 (de) * 2008-06-19 2009-12-24 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
EP2474056B1 (en) 2009-09-01 2016-05-04 Sapurast Research LLC Printed circuit board with integrated thin film battery
WO2014167988A1 (ja) * 2013-04-10 2014-10-16 株式会社村田製作所 樹脂多層基板およびその製造方法
WO2015194373A1 (ja) * 2014-06-18 2015-12-23 株式会社村田製作所 部品内蔵多層基板

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2486685B1 (fr) * 1980-07-09 1985-10-31 Labo Electronique Physique Carte de paiement electronique et procede de realisation
FR2512990B1 (fr) * 1981-09-11 1987-06-19 Radiotechnique Compelec Procede pour fabriquer une carte de paiement electronique, et carte realisee selon ce procede
FR2527036A1 (fr) * 1982-05-14 1983-11-18 Radiotechnique Compelec Procede pour connecter un semiconducteur a des elements d'un support, notamment d'une carte portative
DE3248385A1 (de) * 1982-12-28 1984-06-28 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Ausweiskarte mit integriertem schaltkreis
FR2567684B1 (fr) * 1984-07-10 1988-11-04 Nec Corp Module ayant un substrat ceramique multicouche et un circuit multicouche sur ce substrat et procede pour sa fabrication
US4613892A (en) * 1985-02-19 1986-09-23 Sundstrand Corporation Laminated semiconductor assembly
JPS61296745A (ja) * 1985-06-25 1986-12-27 Matsushita Electric Works Ltd チツプキヤリア
US4874721A (en) * 1985-11-11 1989-10-17 Nec Corporation Method of manufacturing a multichip package with increased adhesive strength
JPH074995B2 (ja) * 1986-05-20 1995-01-25 株式会社東芝 Ｉｃカ−ド及びその製造方法
JPS635999A (ja) * 1986-06-27 1988-01-11 株式会社東芝 カ−ド型電子回路ユニツト
US4918811A (en) * 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
JPS63258046A (ja) * 1987-04-15 1988-10-25 Toshiba Corp 半導体集積回路装置
US4837408A (en) * 1987-05-21 1989-06-06 Ngk Spark Plug Co., Ltd. High density multilayer wiring board and the manufacturing thereof
JPH0821672B2 (ja) * 1987-07-04 1996-03-04 株式会社堀場製作所 イオン濃度測定用シート型電極の製造方法
US4922325A (en) * 1987-10-02 1990-05-01 American Telephone And Telegraph Company Multilayer ceramic package with high frequency connections
US5039628A (en) * 1988-02-19 1991-08-13 Microelectronics & Computer Technology Corporation Flip substrate for chip mount
US4931906A (en) * 1988-03-25 1990-06-05 Unitrode Corporation Hermetically sealed, surface mountable component and carrier for semiconductor devices
JPH02174255A (ja) * 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
US5192716A (en) * 1989-01-25 1993-03-09 Polylithics, Inc. Method of making a extended integration semiconductor structure
JPH0834350B2 (ja) * 1989-07-21 1996-03-29 日本特殊陶業株式会社 セラミック多層配線基板
US5206188A (en) * 1990-01-31 1993-04-27 Ibiden Co., Ltd. Method of manufacturing a high lead count circuit board
US5117068A (en) * 1990-08-17 1992-05-26 Watkins-Johnson Company Surface mount package for R.F. devices
US5093708A (en) * 1990-08-20 1992-03-03 Grumman Aerospace Corporation Multilayer integrated circuit module
US5103293A (en) * 1990-12-07 1992-04-07 International Business Machines Corporation Electronic circuit packages with tear resistant organic cores

Also Published As

Publication number Publication date
US5401688A (en) 1995-03-28
KR920017223A (ko) 1992-09-26
JPH05211275A (ja) 1993-08-20
JP2816028B2 (ja) 1998-10-27

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