KR20030046788A - 반도체 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 이방성 도전필름을 사용하는 반도체 패키지 제조공정을 단순화할 수 있는 반도체 패키지 제조방법 및 이를 이용한 반도체 패키지를 제공하는 것을 그 목적으로 한다.

본 발명은 칩의 회로면에 이방성 도전필름이 부착되고, 상기 회로면의 메탈패드에 도전성 범프가 부착된 칩 어셈블리와; 소정개소에 홀 또는 홈이 형성된 서브스트레이트를 포함하며, 상기 서브스트레이트의 홀 또는 홈에 제 1 칩 어셈블리가 위치하고 상기 서브스트레이트의 상면에 다시 상기 제 1 칩 어셈블리와 동일한 구성의 제 2 칩 어셈블리가 위치하여 서브스트레이트와 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor Package and Manufacture Method The Same}

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 칩을 서브스트레이트에 어태치하기 손쉽고, 이를 활용하여 2개 이상의 반도체 칩을 적층한 반도체 패키지에 관한 것이다.

일반적으로 반도체 패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology,SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic LeadedChip Carrier), BGA(Ball Grid Array) 등이 있다.

이와 같은 반도체 패키지는 점차 경박단소하게 제조되어지도록 개발되고 있는 실정이며 아울러 공정이 단순해지도록 하여 생산성을 향상시키도록 노력하고 있다.

기존의 반도체 패키지 제조공정 중 반도체 칩을 섭스트레이트에 부착시킬 때 섭스트레이트와 반도체 칩 사이에 이방성 도전필름을 개재하는 공정이 있다. 상기 이방성 도전필름(Anisotropic Conductive Film:이하 ACF)은 수~수십 마이크로 단위의 얇은 접착수지의 내부에 대략 5㎛의 직경으로 된 다수의 전도성 알맹이에 폴리머(polymer)가 코팅된 것으로, 열압력을 받게 되면 압력에 의해 전도성 알맹이에코팅된 폴리머가 깨지면서 전도성 알맹이끼리 연결되어 통전상태를 유지하고, 그 외부분은 절연상태가 지속된다.

도 1에 상기 이방성 도전필름(3)에 의해 부착된 반도체 칩(1)과 섭스트레이트(5)를 도시하였다.

상기 반도체 칩(1)은 웨이퍼의 일면에 집적회로를 형성하고, 박판으로 갈아낸 후 상기 웨이퍼를 유닛단위로 잘라낸 것으로써, 집적회로가 설치된 면이 섭스트레이트(5)의 접속패드(5a)와 직접 닿도록 한다.

보다 상세하게 설명하면, 상기 섭스트레이트(5)는 통상 인쇄회로기판(PCB) 또는 리드프레임을 채용하는데 반도체 칩(1)으로 입출력되는 전기신호를 통전시키는 브릿지 역할을 하는 부재로써, 반도체 칩(1)이 실장된 패키지 상태로 마더보드 등에 부착되어 작동하게 된다.

반도체 패키지 제조공정 중 웨이퍼를 백그라인딩(Backgrinding)하고 소잉(Sawing)한 후 칩상태로 완성된 반도체 칩(1)은 상기와 같은 섭스트레이트(5)에 부착되는바, 이와 같은 섭스트레이트(5)에 부착시 섭스트레이트의 접속패드(5a)와 반도체 칩(1)의 메탈패드(1a)가 용이하게 접속되도록 도전성 범프(4)를 개재한다.

상기 도전성 범프(4)는 고온에서 용융되고 저온에서 고착화되는 금속물질로써, 통상 골드(Au), 알루미늄(Al), 구리(Cu) 등을 채용하여 반도체 칩(1)의 메탈패드(1a)에 부착시킨다. 상기와 같이 부착시킨 도전성 범프(4)가 섭스트레이트(5)의 접속패드(5a)에 접촉되면서 반도체 칩(1)과 섭스트레이트(5)가 통전되고 이상태에서 리플로우 챔버를 통과하여 도전성 범프(4)가 융착되도록 하는 것이다.

종래에는 이와 같이 도전성 범프(4)만으로 반도체 칩을 부착시켰으나 공정상에서 상기 도전성 범프(4)가 섭스트레이트(5) 또는 반도체 칩(1)과 분리되는 경우가 있어 접속신뢰성에 문제가 종종 발생하였다.

이를 방지하기 위해 이방성 도전필름(3:Anisotropic Conductive Film)을 상기 도전성 범프(4)가 구비된 반도체 칩(1)과 섭스트레이트(5)사이에 개재하여 전기적인 접속신뢰성 및 접착성을 동시에 향상하였다.

그러나 이방성 도전필름(3)을 사용함으로써 반도체 칩(1)과 섭스트레이트(5)간의 접속신뢰성과 접착성을 향상시킬 수는 있으나 이방성 도전필름(3)을 컷팅하고 섭스트레이트(5)사이에 개재하고, 이방성 도전필름(3)의 커버를 제거하는 등 다수의 공정이 추가되어 생산성이 떨어지는 등의 문제점이 발생하였다.

또한, 2개 이상의 반도체 칩을 적층할 때 종래에는 별도의 봉지재를 사용함에 따라 이방성 도전필름과 봉지재가 병용되어 공정이 복잡해지고 적층된 반도체 패키지의 두께가 증가하는 문제점이 있었다.

상술한 종래 기술의 문제점을 해결하고자 안출된 본 발명은 이방성 도전필름을 사용하는 반도체 패키지 제조공정을 단순화할 수 있으며, 2개 이상의 반도체 칩을 적층하기 용이한 반도체 패키지를 제공하는 것을 그 목적으로 한다.

도 1 은 종래 이방성 도전필름이 개재된 반도체 패키지를 도시한 개략적인 단면도.

도 2 는 본 발명에 의한 반도체 패키지의 바람직한 제 1 실시예를 도시한 단면도.

도 3 은 본 발명에 관련된 반도체 패키지의 제조방법을 간략히 도시한 순서도.

도 4 와 도 5 는 본 발명에 의한 반도체 패키지의 제 2 실시예로써, 스마트카드에 칩 어셈블리가 실장된 형태를 도시한 단면도.

도 6 은 본 발명에 의한 반도체 패키지의 제 3 실시예를 도시한 단면도.

** 도면의 주요 부분에 대한 부호의 설명 **

1: 반도체 칩3: 이방성 도전필름

4: 도전성 범프50: 섭스트레이트

10: 제 1칩 어셈블리11: 제 2 칩 어셈블리

20: 피커30: 접착필름

상기 목적을 달성하기 위하여 본 발명은 칩의 회로면에 이방성 도전필름이부착되고, 상기 회로면의 메탈패드에 도전성 범프가 부착된 칩 어셈블리와; 소정개소에 홀 또는 홈이 형성된 서브스트레이트를 포함하며, 상기 서브스트레이트의 홀 또는 홈에 제 1 칩 어셈블리가 위치하고 상기 서브스트레이트의 상면에 다시 상기 제 1 칩 어셈블리와 동일한 구성의 제 2 칩 어셈블리가 위치하여 서브스트레이트와 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지를 제공한다.

본 발명의 구성 및 방법에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다. 참고로 본 발명을 설명하기에 앞서 설명의 중복을 피하기 위하여 종래 기술과 일치하는 부분에 대해서는 종래 도면 부호를 그대로 인용하기로 한다.

도 2 는 본 발명에 의한 반도체 패키지의 바람직한 실시예에 관하여 도시한 단면도이다.

도면을 참조하면, 대략 중앙부에 홈(51)이 형성되어 있으며 도전재로 박막패턴이 형성된 서브스트레이트(50)와, 상기 홈(51)에 안착되어 접속되는 제 1 칩 어셈블리(10)와, 상기 서브스트레이트(50)의 표면에 안착되는 제 2 칩 어셈블리(11)로 구성된다.

상기 서브스트레이트(50)는 반도체 칩(10a)(11a)이 안착될 수 있는 공간을 제공하는 동시에 상기 반도체 칩의 전기신호가 입출력될 수 있도록 하여 마더보드등에 전달될 수 있는 매개체 역할을 한다. 이러한 서브스트레이트(50)는 리드 프레임을 비롯하여 여러가지가 사용될 수 있으나 본 발명에서는 인쇄회로기판(Printed Circuit Board)을 채용함이 바람직하다.

상기 서브스트레이트(50)에 안착되는 칩 어셈블리(10)(11)는 반도체칩(10a)(11a)과, 상기 반도체 칩(10a)(11a)의 회로면에 부착되는 도전성 범프(4)와, 상기 도전성 범프(4)를 포함하여 반도체 칩의 회로면 전면에 부착되는 이방성 도전재(3)로 이루어진다.

상기 이방성 도전재(3)는 이방성 도전필름 또는 이방성 도전페이스트 모두 사용이 가능하다. 이하 실시예에서는 이방성 도전필름(3)을 사용하였다.

상기 반도체 칩(10a)(11a)의 일면에는 집적회로가 형성되어 있다. 이러한 집적회로는 외부의 단자와 접속되기 위한 단자를 필요로 하는데 이를 보통 메탈패드(10b)(11b)라 한다. 상기 메탈패드(10b)(11b)는 칩의 가장자리에 일렬로 배치되거나 혹은 칩의 중앙부에 일렬로 배치된다.

상기 칩(10a)(11a)에는 서브스트레이트(50)에 안착될 때 접착력을 향상시킴과 동시에 접속신뢰성을 확보하기 위하여 도전성 범프(4)를 설치한다. 상기 도전성 범프(4)는 금속 알맹이로써, 고온에서 용융되고 저온에서 고착되는 성질을 이용하여 반도체 칩(10a)(11a)의 메탈패드(10b)(11b)에 용융부착한 이후 서브스트레이트(50)에 실장하여 리플로우 과정을 거쳐 부착시킨다.

이와 같은 도전성 범프(4)는 자체적으로 두께를 가지고 있으므로 서브스트레이트(50)면과 칩의 회로면사이에 공간이 발생한다. 상기 공간에는 이물질이 침투될 수 있으므로 이물질 침투를 방지하기 위하여 봉지재를 채워넣게 된다.

본 발명에서는 상기 봉지재 역할을 대신할 수 있는 것으로 이방성 도전필름(3)을 채용하여 서브스트레이트(50)에 실장하기 전에 미리 반도체 칩의 배면에 붙여 놓았다. 이와 같이 칩(10a)(11a), 도전성 범프(4), 이방성 도전필름(3)으로 이루어진 칩 어셈블리(10)(11)를 미리 제조한 다음 서브스트레이트(50)에 실장하는 것이다.

이와 같은 칩 어셈블리(10)(11)는 웨이퍼 단계에서 제조되는데 이해를 돕기 위하여 그 방법을 도 3 에 도시된 반도체 패키지 제조방법의 순서도에 따라 개략적으로 설명하면 다음과 같다.

첫번째 단계(100)에서는 도전성 범프(4)를 웨이퍼 회로면의 각 메탈패드(10b)(11b)에 부착한다.

두번째 단계(200)에서는 이방성 도전재(3)를 웨이퍼의 회로면에 부착한다. 상기 이방성 도전재는 이방성 도전필름과 이방성 도전페이스트를 모두 포함한다.

세번째 단계(300)에서는 상기 이방성 도전재(3)가 부착된 웨이퍼를 백그라인딩한다.

네번째 단계(400)에서는 상기와 같이 도전성 범프(4) 및 이방성 도전재(3)가 부착된 웨이퍼를 각각의 칩 크기별로 소잉하여 칩 어셈블리를 개별화시킨다.

다섯번째 단계(500)와 여섯번째 단계(600)는 후술하기로 한다.

본 발명에서 특징적인 것은 상기 제 1칩 어셈블리와 제 2 칩 어셈블리 제조공정에서 이방성 도전필름이 웨이퍼에 부착될 때 약 80℃~100℃ 상태에서 부착함이 바람직하다.

위와 같은 과정을 거쳐 본 발명에 적용되는 칩 어셈블리가 완성된다.

다시 도 2를 참조하면, 상기 방법에 의해 제조된 제 1 칩 어셈블리(10)가 서브스트레이트(50)의 홈(51)에 삽입되고, 상기 서브스트레이트(50)의 홈(51) 저면에는 도전성 트레이스의 일부인 본드패드(54)가 설치되어 있는바 상기 본드패드(54)는 칩 어셈블리(10)의 범프위치와 대응되는 곳에 설치된다. 상기 서브스트레이트(50)의 본드패드(54)와 칩 어셈블리(10)의 메탈패드(10b)는 중간에 개재된 도전성 범프(4)에 의해 접속되고 서브스트레이트(50)의 도전 트레이스를 따라 각각의 도전성 볼(40)로 이어진다.

상기 도전성 볼(40)은 반도체 패키지를 마더보드등에 실장할 때 상기 마더보드에 접속하기 위한 단자로써 쓰인다.

제 1 칩 어셈블리(10)가 서브스트레이트(50)의 홈(51)에 삽입위치된 후 다시 제 2 칩 어셈블리(11)가 서브스트레이트(50) 상면에 설치된다. 상기 제 1 칩 어셈블리(10)는 서브스트레이트(50)에 위치될 때 그 높이가 서브스트레이트(50) 표면보다 높아 약간 돌출될 수 있다. 비록 칩(10a)의 상면이 서브스트레이트(50)의 표면보다 높더라도 본 발명에 의한 반도체 패키지에서는 보상이 가능하다.

상기와 같이 제 1 칩 어셈블리(10)가 서브스트레이트(50)의 표면보다 높더라도 제 2 칩 어셈블리(11)가 용이하게 적층될 수 있음은 다음과 같다. 제 2 칩 어셈블리(11) 또한 칩의 회로면에 이방성 도전필름(3)이 부착되고, 각 메탈패드(11b)에 도전성 범프(4)가 부착된 구성이므로 제 2 칩 어셈블리(11)를 서브스트레이트(50)의 표면에 실장하기 위해 열압착을 가하게 되면 제 1 칩(10a)의 상면이 제 2 칩 어셈블리(11)의 칩 회로면보다 높지 않는한 페이스트상의 이방성 도전필름내부로 제 1칩(10a)이 파고들게 되므로 제 2 칩 어셈블리(11)까지 실장한 후에도 그 높이는 일정하게 유지된다.

이때 제 2 칩(11a)은 제 1 칩(10a)보다 그 면적이 큰 것이 바람직하다. 도면에서 보는 바와 같이 제 2 칩(11a)의 도전성 범프(4)는 서브스트레이트(50)의 표면에 접속되므로 제 2 칩(11a)의 도전성 범프(4)간의 간격이 제 1 칩(10a)의 길이보다 커야 용이하게 접속가능하다.

상기와 같은 구성으로 인해 비록 제 1 칩(10a)의 표면이 서브스트레이트(50)의 표면보다 높다 하더라도 제 2 칩(11a)을 적층하는데 전혀 문제가 되지 않는다. 또한, 상기 이방성 도전필름(3)속에 분포되어 있는 금속 알맹이들이 압력에 의해 연결되어 도전성 범프(4)와 서브스트레이트(50)간의 접속력을 강화시켜준다.

도 4 는 본 발명에 의한 반도체 패키지의 제 2 실시예를 도시한 단면도이다.

상기 실시예의 반도체 패키지는 스마트 카드(500:smart card)를 도시한 것으로, 스마트 카드(500)의 내부에 반도체 칩이 내장된 형태를 보여주고 있다. 스마트 카드(500)는 전자결제수단, 사용자인식수단으로 사용되는 카드로써 내부에 반도체 칩을 내장하여 정보를 저장하고 신호를 교환할 수 있도록 한 카드이다.

도면에서 보는 바와 같이, 본 발명에 의한 반도체 칩(10a)을 스마트 카드(500)에 실장할 때는 제 1실시예에서 도시되었던 칩 어셈블리(10)를 스마트 카드의 홀(510: 도 5참조)에 삽입시킨다. 상기 스마트 카드(500)의 홀(510) 저면에는 인출된 본드패드(54)가 구비되어 있어 상기 본드패드(54)들이 반도체 칩(10a)의 메탈패드(10b)에 부착된 도전성 범프(4)에 부착되어 스마트 카드(500)의 내부에 설치된 회로와 접속된다.

도 5 는 상기 스마트 카드(500)의 반도체 칩 어셈블리(10)를 실장할 때 압력을 가하는 형태를 도시한 단면도이다.

상술한 바와 같이, 이방성 도전필름(3)은 그 도전성을 확보하기 위해서는 칩 어셈블리(10)를 스마트 카드(500)의 홀이나 홈(510)에 삽입한 후 소정의 압력을 가하여야 한다. 도면을 참조하면 칩 어셈블리(10)를 집어올린 피커(20)가 상기 칩 어셈블리(10)를 스마트카드(500)에 삽입하면서 소정 압력으로 눌러주게 된다.

도 6 은 본 발명에 의한 반도체 패키지의 제 3 실시예를 도시한 단면도이다.

도면에서 보는 바와 같이, 서브스트레이트(50)의 홈(51)에는 2개의 반도체 칩 어셈블리(10)가 위치하고 있으며, 상기 칩 어셈블리(10)의 갯수는 증가되어도 무방하다.

상기 2개의 칩 어셈블리(10)는 모두 이방성 도전필름(3)이 부착된 본 발명에 의한 칩 어셈블리로써, 도 2의 제1실시예에서의 제 1 칩 어셈블리와 마찬가지로 서브스트레이트의 표면보다 높게 형성되어도 상측에 위치한 제 2칩 어셈블리의 이방성 도전필름에 의해 적층함에는 문제가 없게 된다.

상기와 같이 구성함으로써 3개 이상의 반도체 칩도 용이하게 적층할 수 있게 된다.

상기 반도체 칩의 제조공정을 개략적으로 설명하면, 도 3에서 설명한 바와 같이, 본 발명에 의한 반도체 패키지 제조방법은,

도전성 범프(4)를 웨이퍼 회로면의 각 메탈패드(10b)(11b)에 부착하는 첫번째 단계(100)와;

이방성 도전재(3)를 웨이퍼의 회로면에 부착하는 두번째 단계(200)와;

상기 이방성 도전재(3)가 부착된 웨이퍼를 백그라인딩하는 세번째 단계(300)와;

상기와 같이 도전성 범프(4) 및 이방성 도전재(3)가 부착된 웨이퍼를 각각의 칩 크기별로 소잉하여 칩 어셈블리를 개별화시키는 네번째 단계(400)와;

서브스트레이트(50)의 홀 또는 홈에 하나 이상의 제1칩 어셈블리를 삽입위치시키고 소정의 열과 압력으로 부착시키는 다섯번째 단계(500)와;

상기 서브스트레이트(50)의 홀 또는 홈을 덮도록 제 2 칩 어셈블리를 위치시키되 소정의 열과 압력으로 부착시키는 여섯번째 단계(600)를 포함한다.

상기와 같이 본 발명의 실시예를 통해 2개 또는 3개 이상의 반도체 칩을 용이하게 적층할 수 있음은 물론이고, 봉지재를 사용하지 않고도 칩의 회로면을 보호할 수 있으며, 이방성 도전재를 사용하여 접착성과 함께 도전신뢰성을 확보할 수 있다.

또한, 서브스트레이트의 홀 또는 홈에 삽입되는 칩 어셈블리의 표면이 서브스트레이트의 표면보다 높다 하더라도, 페이스트 또는 필름형태의 이방성 도전재가 소정 높이를 보상해주므로 제품불량이 발생될 가능성을 적게 해준다.

Claims (6)

1. 칩의 회로면에 이방성 도전필름이 부착되고, 상기 회로면의 메탈패드에 도전성 범프가 부착된 칩 어셈블리;

   소정개소에 홀 또는 홈이 형성된 서브스트레이트를 포함하며,

   상기 서브스트레이트의 홀 또는 홈에 제 1 칩 어셈블리가 위치하고 상기 서브스트레이트의 상면에 다시 상기 제 1 칩 어셈블리와 동일한 구성의 제 2 칩 어셈블리가 위치하여 서브스트레이트와 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지
2. 제 1 항에 있어서,

   상기 제 2 칩 어셈블리는 상기 서브스트레이트의 홀 또는 홈보다 큰 면적을 가진 것을 특징으로 하는 반도체 패키지.
3. 제 1 항에 있어서,

   상기 제 1 칩 어셈블리는 상기 홀 또는 홈에 2개 이상 위치한 것을 특징으로 하는 반도체 패키지.
4. 제 1 항에 있어서,

   상기 제 1 칩 어셈블리의 높이는 상기 서브스트레이트의 높이보다 높은 것을특징으로 하는 반도체 패키지.
5. 제 1 항에 있어서,

   상기 서브스트레이트의 홀 또는 홈의 저면에는 반도체 칩의 메탈패드에 대응되는 도전패턴이 형성된 것을 특징으로 하는 반도체 패키지.
6. 도전성 범프를 웨이퍼의 각 메탈패드에 부착하는 단계;

   이방성 도전재를 웨이퍼의 회로면에 부착하되 80℃~100℃ 상태에서 부착하는 단계;

   이방성 도전재가 부착된 웨이퍼를 백그라인딩하는 단계;

   상기와 같이 도전성 범프 및 이방성 도전재가 부착된 웨이퍼를 소잉하여 칩 어셈블리를 개별화시키는 단계;

   서브스트레이트의 홀 또는 홈에 하나 이상의 제1칩 어셈블리를 삽입위치시키고 소정의 열과 압력으로 부착시키는 단계;

   상기 서브스트레이트의 홀 또는 홈을 덮도록 제 2 칩 어셈블리를 위치시키되 소정의 열과 압력으로 부착시키는 단계를 포함하는 반도체 패키지 제조방법.