CN110473791A - 一种设置有凹槽的存储类封装结构和封装方法 - Google Patents
一种设置有凹槽的存储类封装结构和封装方法 Download PDFInfo
- Publication number
- CN110473791A CN110473791A CN201910812190.XA CN201910812190A CN110473791A CN 110473791 A CN110473791 A CN 110473791A CN 201910812190 A CN201910812190 A CN 201910812190A CN 110473791 A CN110473791 A CN 110473791A
- Authority
- CN
- China
- Prior art keywords
- chip
- package carrier
- storage
- groove
- reeded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
本发明公开了一种设置有凹槽的存储类封装结构和封装方法,该封装结构在现有常规封装载体的基础上开设凹槽结构,使得对于控制芯片和存储芯片在封装载体上、下两个表面的结构,控制芯片能够放置在凹槽结构内,缩小了整个封装产品的体积,使变的轻巧;因为控制芯片的下表面也在凹槽的内部,增大了封装载体焊接面连接点与控制芯片表面的距离,更有利于封装产品与PCB板牢固焊接;排除了由于连接点与控制芯片表面的距离过小导致的焊接点断开或者缺陷造成电路不通。
Description
【技术领域】
本发明属于封装存储芯片类领域,涉及一种设置有凹槽的存储类封装结构和封装方法。
【背景技术】
在封装存储芯片和控制芯片时,目前常用的结构和方法为将存储芯片和控制芯片放在封装载体的一面,或者将存储芯片放在封装载体的一面,将控制芯片放在封装载体的另一面;这两种方法的封装载体的两面都是平整的,使得控制芯片和存储芯片均凸出在封装载体的表面,整个封装结构在整体体积上较大;因为控制芯片凸出了封装载体的表面,使得将整个结构焊接到PCB板时需要控制连接点的高度,否则因为容易出现焊接点断开。
【发明内容】
本发明的目的在于克服上述现有技术的缺点,提供一种设置有凹槽的存储类封装结构和封装方法;该发明用于解决存储类芯片封装结构体积偏大,与PCB板连接不紧固的问题。
为达到上述目的,本发明采用以下技术方案予以实现:
一种设置有凹槽的存储类封装结构,包括封装载体、封装载体的上表面固定设置有N个存储芯片,N为≥1的自然数;每一个存储芯片均和封装载体电连接,存储芯片的周围被芯片保护材料包裹;封装载体的下表面开设有凹槽,凹槽内设置有控制芯片,控制芯片通过第一金属凸起或金属引线和封装载体电连接;控制芯片的下表面在凹槽的内部;
当控制芯片通过第一金属凸起和封装载体电连接时,第一金属凸起周围填充有粘结材料;
当控制芯片通过金属引线和封装载体电连接时,金属引线和封装载体被粘结材料包裹在内,粘结材料和凹槽内封装载体的下表面连接。
本发明的进一步改进在于:
优选的,N个存储芯片成一列或若干列堆叠的设置在封装载体的表面上。
优选的,堆叠方式为错位堆叠或垂直堆叠;所述错位堆叠为上部的存储芯片相对于其相邻下部的存储芯片向一侧偏移;所述垂直堆叠为每一列中所有存储芯片的两端平齐。
优选的,针对错位堆叠,每一个存储芯片相对于其相邻下部的存储芯片的偏移距离相等。
优选的,针对错位堆叠,每一个存储芯片的一端通过金属引线和其下部相邻的存储芯片的上表面电连接;最下端存储芯片一端的上表面通过金属引线和封装载体的上表面电连接。
优选的,针对垂直堆叠,每一个存储芯片通过两个金属引线和封装载体电连接。
优选的,粘结材料为塑封料、塑封胶或包覆膜;芯片保护材料为塑封料、包覆膜或塑封胶。
优选的,凹槽的下端开口处设置有覆盖层,覆盖层的边部和封装载体的下表面固定连接。
优选的,凹槽以外的区域,封装载体的下表面固定设置有若干个第二金属凸起。
一种上述的设置有凹槽的存储类封装结构的封装方法,包括以下步骤:
步骤1,在封装载体的下表面上开设凹槽;
步骤2,在封装载体的上表面固定放置若干个存储芯片;
步骤3,通过金属引线电连接存储芯片和封装载体;
步骤4,在存储芯片的外部通过芯片保护材料封装,芯片保护材料的下表面和封装载体的上表面固定连接;
步骤5,通过第一金属凸起或金属引线将控制芯片和凹槽内封装载体的下表面电连接;
步骤6,在凹槽内的第一金属凸起周围填充粘结材料,或者是通过粘结材料将金属引线和封装载体包裹。
与现有技术相比,本发明具有以下有益效果:
本发明公开了一种设置有凹槽的存储类封装结构,该封装结构在现有常规封装载体的基础上开设凹槽结构,使得对于控制芯片和存储芯片在封装载体上、下两个表面的结构,控制芯片能够放置在凹槽结构内,缩小了整个封装产品的体积,使变的轻巧;因为控制芯片的下表面也在凹槽的内部,增大了封装载体焊接面连接点与控制芯片表面的距离,更有利于封装产品与PCB板牢固焊接;排除了由于连接点与控制芯片表面的距离过小导致的焊接点断开或者缺陷造成电路不通。
进一步的,该结构适用于存储芯片在封装载体上成一列或若干列堆叠的情况。
进一步的,堆叠方式分为错位堆叠或垂直堆叠,堆叠方式不同,相对应的电连接方式不同。
进一步的,粘结材料和芯片保护材料均为常规的塑封材料,说明该结构的适用性强。
进一步的,凹槽的下端开口处设置有覆盖层,进一步保护控制芯片。
进一步的,凹槽的下表面设置有第二金属凸起,用于和PCB板电连接,因为控制芯片在凹槽内部,减少了第二金属凸起和PCB板断裂的情况。
本发明还公开了一种设置有凹槽的存储类封装结构的封装方法,该封装方法针对存储芯片的封装结构,首先在封装载体的下表面上开设凹槽,在该凹槽内放置控制芯片,使得控制芯片的不会影响封装载体和PCB板的焊接;针对控制芯片和封装载体的电连接方式不同,控制芯片和封装载体之间的固定方式也不同,具体根据实际进行调整。
【附图说明】
图1为本发明的封装结构图;
图2为本发明封装载体开设凹槽的示意图;
图3为本发明在封装载体上设置第一颗存储芯片的示意图;
图4为本发明在封装载体上设置第二颗存储芯片的示意图;
图5为本发明在封装载体上设置第三颗存储芯片的示意图;
图6为本发明在封装载体上设置第四颗存储芯片的示意图;
图7为本发明在封装载体上电连接存储芯片和封装载体的示意图;
图8为本发明在存储芯片外设置芯片保护材料的示意图;
图9为本发明在凹槽内放置控制芯片的示意图;
图10为本发明设置粘结材料的示意图;
图11为本发明设置覆盖层的示意图;
图12为本发明设置第二金属凸起的示意图;
图13为成一列的存储芯片且垂直堆叠的结构示意图;
图14为成两列的存储芯片且错位堆叠的结构示意图;
图15为成两列的存储芯片且垂直堆叠的结构示意图;
图16为控制芯片和封装载体通过金属引线电连接的结构示意图。
其中:1-存储芯片;2-凹槽;3-覆盖层;4-第二金属凸起;5-控制芯片;6-金属引线;7-芯片保护材料;8-封装载体;9-第一金属凸起;10-粘结材料。
【具体实施方式】
下面结合附图和具体实施例对本发明做进一步详细描述:
在本发明的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制;术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性;此外,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
参见图1,本发明的封装结构包括存储芯片1、凹槽2、覆盖层3、第二金属凸起4、控制芯片5、金属引线6、芯片保护材料7、封装载体8、第一金属凸起9和粘结材料10。
封装载体8的下表面上开设有凹槽2,凹槽2的开设大小需保证控制芯片5能够放置在其内部,且控制芯片5的周围留有空隙,凹槽2的下表面上能够设置有覆盖层3,所述覆盖层3为塑封胶或包覆膜或塑封盖,覆盖层3根据实际情况可设置也可不设置。凹槽2内设置有控制芯片5,所述控制芯片5的上表面和凹槽2内封装载体8的下表面相粘结,控制芯片5和凹槽2内封装载体8的下表面电连接,电连接方式有两种,一种如图1、图13、图14和图15所示的,控制芯片5的上表面和凹槽2内封装载体8的下表面通过若干个第一金属凸起9电连接,相邻的第一金属凸起9之间有缝隙,第一金属凸起9的长度形状和长度能够根据实际情况调整;控制芯片5的下表面仍然在凹槽2内,保证控制芯片5不会影响封装载体8和PCB板的键合;在控制芯片5的上表面和凹槽2内封装载体8的下表面之间,第一金属凸起9的周围填充有粘结材料10,粘接材料10将所有的第一金属凸起9包裹在内,同时将相邻的第一金属凸起9隔离,所述粘结材料10为塑封料、塑封胶或包覆膜;另一种的电连接方式如图16所示,控制芯片5的上表面和凹槽2内封装载体8的下表面通过胶粘结,控制芯片5下表面的两端通过金属引线6和凹槽2内封装载体8的下表面电连接;整个控制芯片5和金属引线6被粘结材料10包裹在内。
封装载体8的下表面上非凹槽2的区域焊接有若干个第二金属凸起4,所述第二金属凸起4和PCB板连接,实现封装载体8和PCB板的电连接,第二金属凸起4的形状和长度能够根据和PCB板的连接情况进行调整,第二金属凸起4优选为金属球;因为封装载体8的下表面为一个平面,使得封装载体8和PCB板也能够通过其他方式连接,该结构增加了封装载体8和PCB板的连接形式。
封装载体8的上表面上设置有若干个存储芯片1,若干个存储芯片1能够成一列堆叠的设置在封装载体8的上表面上,也能够成若干列堆叠的设置在封装载体8的上表面上;无论是成一列还是若干列,上、下相邻的存储芯片1通过胶固定连接,且堆叠方式有两类,一种为图1、图14或图16所示的错位堆叠,另一种为如图13或图15所示的垂直堆叠。
如图1或图16所示,所述错位堆叠为上下相邻的两个存储芯片1的边部不平齐,上部的存储芯片1相对于下部的存储芯片1向一侧偏移,所有存储芯片1相对于其下部存储芯片1的偏移距离相等;具体来说,设定最下层的存储芯片1为第一层芯片,第一层芯片上部的存储芯片1为第二层芯片,依次向上为第三层芯片和第四层芯片;设定第二层芯片相对于第一层芯片向左偏移的距离为a,则第三层芯片相对于第二层芯片向左偏移a,第四层芯片相对于第三层芯片向左偏移a;针对错位堆叠,电连接的方式为,最上端的存储芯片1的一端通过金属引线6和其下部相邻的存储芯片1同端部的上表面电连接,每一个存储芯片1的一端通过金属引线6和其下部相邻的存储芯片1同端部的上表面电连接,最下端的存储芯片1一端的上表面通过金属引线6和封装载体8的上表面电连接。
如图13或图15所示,对于垂直堆叠,所有堆叠的存储芯片1的两个侧端平齐,且每一个存储芯片1通过两个金属引线6直接和封装载体8电连接。
封装载体8的上表面,在存储芯片1的外围设置有芯片保护材料7,所述芯片保护材料7为塑封料、包覆膜或塑封胶;芯片保护材料7将存储芯片1和金属引线6完全包裹在内;芯片保护材料7的下表面和封装载体8固定连接。
参见图2-图12,该设置有凹槽的存储类封装结构的封装方法具体步骤为:
步骤1,参见图2,在封装载体8的下表面上开设凹槽2。
步骤2,参见图3-图6,在封装载体8上将存储芯片1设为一列或若干列依次堆叠在封装载体8上(图中的为一列),最下端的存储芯片1和封装载体8通过胶固定连接,上下相邻的存储芯片1之间同样通过胶固定位置;当存储芯片1为若干列时,相邻列的存储芯片1之间不接触。
步骤3,参加图7,当存储芯片1堆叠在封装载体8上时,根据堆叠方式不同,通过金属引线6将存储芯片1与封装载体8电连接;针对错位堆叠(图7),每一个存储芯片1的一端通过金属引线6和其下部相邻的存储芯片1同端部的上表面电连接,最下端的存储芯片1一端的上表面通过金属引线6和封装载体8的上表面电连接;针对垂直堆叠,每一个存储芯片1通过两个金属引线6直接和封装载体8电连接。
步骤4,参见图8,在存储芯片1的外部通过芯片保护材料7封装,芯片保护材料7将存储芯片1和金属引线6完全包裹在内,芯片保护材料7的下端面和封装载体8的上表面固定连接,制得过程存储类封装结构。
步骤5,参见图9,将上述制备出的过程存储类封装结构翻转,在凹槽2封装载体8的下表面上通过胶固定连接若干个第一金属凸起9,所有的第一金属凸起9的下部通过胶共同固定连接控制芯片5,相邻的第一金属凸起9之间不接触,有空隙,封装载体8和控制芯片5通过第一金属凸起9电连接。
或者是,将上述制备出的过程存储类封装结构翻转,在凹槽2封装载体8的下表面上通过胶和控制芯片5的上表面连接,在封装载体8下表面的两端和凹槽2封装载体8的下表面分别键合金属引线6,实现控制芯片5和封装载体8的电连接。
步骤6,参见图10,在凹槽2内的第一金属凸起9周围,以及凹槽2内封装载体8的下表面和控制芯片5之间通过粘结材料10填充;
或者是,将粘结材料10完全包裹住控制芯片5和金属引线6。
步骤7,参见图11,在凹槽2的下部开口处设置覆盖层3,覆盖层3将控制芯片5完全密封在凹槽2内。
步骤8,参见图12,在封装载体8下表面的凹槽2以外的其他区域上胶结上若干个第二金属凸起4。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (10)
1.一种设置有凹槽的存储类封装结构,其特征在于,包括封装载体(8)、封装载体(8)的上表面固定设置有N个存储芯片(1),N为≥1的自然数;每一个存储芯片(1)均和封装载体(8)电连接,存储芯片(1)的周围被芯片保护材料(7)包裹;封装载体(8)的下表面开设有凹槽(2),凹槽(2)内设置有控制芯片(5),控制芯片(5)通过第一金属凸起(9)或金属引线(6)和封装载体(8)电连接;控制芯片(5)的下表面在凹槽(2)的内部;
当控制芯片(5)通过第一金属凸起(9)和封装载体(8)电连接时,第一金属凸起(9)周围填充有粘结材料(10);
当控制芯片(5)通过金属引线(6)和封装载体(8)电连接时,金属引线(6)和封装载体(8)被粘结材料(10)包裹在内,粘结材料(10)和凹槽(2)内封装载体(8)的下表面连接。
2.根据权利要求1所述的一种设置有凹槽的存储类封装结构,其特征在于,N个存储芯片(1)成一列或若干列堆叠的设置在封装载体(8)的表面上。
3.根据权利要求2所述的一种设置有凹槽的存储类封装结构,其特征在于,堆叠方式为错位堆叠或垂直堆叠;所述错位堆叠为上部的存储芯片(1)相对于其相邻下部的存储芯片(1)向一侧偏移;所述垂直堆叠为每一列中所有存储芯片(1)的两端平齐。
4.根据权利要求3所述的一种设置有凹槽的存储类封装结构,其特征在于,针对错位堆叠,每一个存储芯片(1)相对于其相邻下部的存储芯片(1)的偏移距离相等。
5.根据权利要求3所述的一种设置有凹槽的存储类封装结构,其特征在于,针对错位堆叠,每一个存储芯片(1)的一端通过金属引线(6)和其下部相邻的存储芯片(1)的上表面电连接;最下端存储芯片(1)一端的上表面通过金属引线(6)和封装载体(8)的上表面电连接。
6.根据权利要求3所述的一种设置有凹槽的存储类封装结构,其特征在于,针对垂直堆叠,每一个存储芯片(1)通过两个金属引线(6)和封装载体(8)电连接。
7.根据权利要求1所述的一种设置有凹槽的存储类封装结构,其特征在于,粘结材料(10)为塑封料、塑封胶或包覆膜;芯片保护材料(7)为塑封料、包覆膜或塑封胶。
8.根据权利要求1所述的一种设置有凹槽的存储类封装结构,其特征在于,凹槽(2)的下端开口处设置有覆盖层(3),覆盖层(3)的边部和封装载体(8)的下表面固定连接。
9.根据权利要求1-8任意一项所述的设置有凹槽的存储类封装结构,其特征在于,凹槽(2)以外的区域,封装载体(8)的下表面固定设置有若干个第二金属凸起(4)。
10.一种权利要求1所述的设置有凹槽的存储类封装结构的封装方法,其特征在于,包括以下步骤:
步骤1,在封装载体(8)的下表面上开设凹槽(2);
步骤2,在封装载体(8)的上表面固定放置若干个存储芯片(1);
步骤3,通过金属引线(6)电连接存储芯片(1)和封装载体(8);
步骤4,在存储芯片(1)的外部通过芯片保护材料(7)封装,芯片保护材料(7)的下表面和封装载体(8)的上表面固定连接;
步骤5,通过第一金属凸起(9)或金属引线(6)将控制芯片(5)和凹槽(2)内封装载体(8)的下表面电连接;
步骤6,在凹槽(2)内的第一金属凸起(9)周围填充粘结材料(10),或者是通过粘结材料(10)将金属引线(6)和封装载体(8)包裹。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910812190.XA CN110473791A (zh) | 2019-08-30 | 2019-08-30 | 一种设置有凹槽的存储类封装结构和封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910812190.XA CN110473791A (zh) | 2019-08-30 | 2019-08-30 | 一种设置有凹槽的存储类封装结构和封装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110473791A true CN110473791A (zh) | 2019-11-19 |
Family
ID=68514283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910812190.XA Pending CN110473791A (zh) | 2019-08-30 | 2019-08-30 | 一种设置有凹槽的存储类封装结构和封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110473791A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024066226A1 (zh) * | 2022-09-30 | 2024-04-04 | 华进半导体封装先导技术研发中心有限公司 | 一种构造存储芯片封装结构的方法及封装结构 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050104196A1 (en) * | 2003-11-18 | 2005-05-19 | Denso Corporation | Semiconductor package |
WO2006090827A1 (ja) * | 2005-02-25 | 2006-08-31 | Kyocera Corporation | 電子装置及びその製造方法 |
CN101079412A (zh) * | 2006-05-25 | 2007-11-28 | 三星电机株式会社 | 系统级封装模块 |
US20090200650A1 (en) * | 2008-02-08 | 2009-08-13 | Infineon Technologies Ag | Integrated circuit package and a method of making |
US20100102428A1 (en) * | 2008-10-28 | 2010-04-29 | Samsung Electronics Co., Ltd | Semiconductor package |
US20180190776A1 (en) * | 2016-12-30 | 2018-07-05 | Sireesha Gogineni | Semiconductor chip package with cavity |
-
2019
- 2019-08-30 CN CN201910812190.XA patent/CN110473791A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050104196A1 (en) * | 2003-11-18 | 2005-05-19 | Denso Corporation | Semiconductor package |
WO2006090827A1 (ja) * | 2005-02-25 | 2006-08-31 | Kyocera Corporation | 電子装置及びその製造方法 |
CN101079412A (zh) * | 2006-05-25 | 2007-11-28 | 三星电机株式会社 | 系统级封装模块 |
US20090200650A1 (en) * | 2008-02-08 | 2009-08-13 | Infineon Technologies Ag | Integrated circuit package and a method of making |
US20100102428A1 (en) * | 2008-10-28 | 2010-04-29 | Samsung Electronics Co., Ltd | Semiconductor package |
US20180190776A1 (en) * | 2016-12-30 | 2018-07-05 | Sireesha Gogineni | Semiconductor chip package with cavity |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024066226A1 (zh) * | 2022-09-30 | 2024-04-04 | 华进半导体封装先导技术研发中心有限公司 | 一种构造存储芯片封装结构的方法及封装结构 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI327365B (en) | Zigzag-stacked chip package structure | |
TW200810076A (en) | Leadframe on offset stacked chips package | |
CN101477979B (zh) | 多芯片封装体 | |
CN107749411A (zh) | 双面SiP的三维封装结构 | |
CN202394958U (zh) | 晶圆级半导体封装构造 | |
CN107634049A (zh) | Fc芯片系统堆叠扇出封装结构及其制备方法 | |
CN110473791A (zh) | 一种设置有凹槽的存储类封装结构和封装方法 | |
CN105895624B (zh) | 多芯片堆叠封装结构及其制造方法 | |
CN109728215A (zh) | 电芯与电池保护板封装结构 | |
US20040207058A1 (en) | Side braze packages | |
CN108233890A (zh) | Fbar滤波器封装结构及封装方法 | |
TW544894B (en) | Chip carrier with dam bar | |
CN101246877B (zh) | 多晶片面对面堆叠封装构造 | |
KR100321159B1 (ko) | 스택형 메모리 모듈 및 그의 제조 방법 | |
TW200814285A (en) | Stacked chip package structure with unbalanced lead-frame | |
CN206727065U (zh) | 一种用于多组半导体芯片堆叠封装的结构 | |
CN101236959A (zh) | 多芯片交错堆栈的封装结构 | |
US20020153604A1 (en) | Die support structure | |
CN100543982C (zh) | 具有非对称式导线架的多芯片堆叠封装结构 | |
CN113809049A (zh) | 一种高屏蔽性和隔离度的射频芯片封装结构及封装方法 | |
CN210628280U (zh) | 一种集成芯片封装结构 | |
CN100552940C (zh) | 半导体元件埋入承载板的叠接结构 | |
CN203339150U (zh) | 一种八层堆叠式芯片封装结构 | |
CN100533728C (zh) | 集成的多芯片芯片级封装 | |
CN207199611U (zh) | 一种芯片堆栈立体封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20191119 |