JP2013501380A - 高性能メモリ用およびロジック用パッケージ半導体デバイス - Google Patents

高性能メモリ用およびロジック用パッケージ半導体デバイス Download PDF

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Abstract

【課題】 メモリデバイスとロジック回路間の待ち時間を最小化するとともに組み立てに有利なデバイスを提供すること。
【解決手段】 パッケージ半導体デバイスが開示される。本デバイスは、対向配置された第１の面と第２の面間の複数層と、少なくとも１つの集積回路メモリデバイスを入れ子式に組み込むための第１の面に開口を有するキャビティとを有する基板を含む。ロジック回路は第２の面上に配置され、積層された集積回路メモリデバイスに電気的に接続するための接点を含む。ロジック回路は、基板の複数層内に形成された、導電性トレースとビアとを含む第１の電気経路を介して、第１の面上に形成された電気接点に接続される。
【選択図】 図１

Description

本明細書の開示内容は半導体メモリに関し、より具体的には半導体メモリのためのパッケージ化アーキテクチャと方法に関する。
データ保存と検索はデータ処理作業において重要な役割を果たす。この点に関しメモリ動作に関連する遅延（すなわち待ち時間）を最小化することは、システム設計における重要な目標である。様々な成功度を有する、待ち時間を管理するための様々な解決策が存在する。一般的に言えば、メモリデバイスとその関連するメモリコントローラ間のバスが短ければ短いほど待ち時間は短くなる。
待ち時間を最小化する１つの方法は、データを要求するプロセッサ上にデータキャッシュ構造を採用することに関連する。キャッシュ構造を使用すると、保管後すぐに再利用される確率の高いデータが、迅速な検索を可能にするためにローカルのオンチップキャッシュ内に保持されうる。対照的に、保管後すぐに再利用される確率の低いデータは、ＤＲＡＭアレイ等のオフチップメモリ内に格納されうる。オフチップメモリ内に格納されたデータは通常、検索するためには数クロックサイクルかかることがある。
従来のオンチップキャッシュ構造は特定のアプリケーションでは利点を提供するが、空間とコストの懸念が通常、オンチップキャッシュの記憶容量を制限する。したがってキャッシュ内に保持されるデータはそこに長い間保持されることができない。これらは、キャッシュ内において他のデータにより直ちに置換され、オフチップメモリ（例えば、主メモリ）に送信される。必要とされるのは、オンチップキャッシュメモリの低遅延の利点とオフチップメモリのコストおよび容量とを組み合わせるデバイスならびに方法である。
本発明は、添付図面の図解おいて制限としてではなく一例として示され、図面中の同じ参照符号は同様な要素を指す。
パッケージ半導体デバイスの実施形態の断面図を示す。 図１の基板と類似の成形キャビティを有する基板の別の実施形態を例示する。 図１の基板と類似の成形キャビティを有する基板の別の実施形態を例示する。 図１の基板と類似の成形キャビティを有する基板の別の実施形態を例示する。 図１の基板の分解組立図で表されたビルドアップの一実施形態を例示する。 図１に示すメモリスタックの様々な実施形態の断面図を例示する。 図１に示すメモリスタックの様々な実施形態の断面図を例示する。 図１に示すメモリスタックの様々な実施形態の断面図を例示する。 図１に示すメモリスタックの様々な実施形態の断面図を例示する。 パッケージ半導体デバイスの別の実施形態の断面図を例示する。
ここで図１を参照すると、パッケージ半導体デバイス１００が示され、ロジック回路（特定用途向け集積回路（ＡＳＩＣ）等）１６０および少なくとも１つの集積回路メモリデバイス１４０の両方を実装するための複数層基板１０２を含んでいる。以下に詳細に説明されるように、基板には、ロジック回路とスタック上で近接関係（stacked proximal relation）にあるようにメモリデバイスを入れ子式に組み込む（ネスト（nest））ためのキャビティが形成されている。メモリデバイスをロジック回路に対してこのように配置することにより、メモリデバイスとロジック回路間の待ち時間を最小化する一方で組み立てに有利なフットプリントが得られうる。
引き続いて図１を参照すると、一実施形態において、基板１０２は、対向配置された２つの面１１６と１２２間に複数層を有する積層構造の形態をとる。複数層は、少なくとも１つのコア層１０４とコア層の両側の少なくとも２つの積層１０６、１０８を含む。これらの層は通常、信号をルーティングするためのエッチングされた導体（図示しない）を含む。１１０、１１２等のビアが各層を通して形成され、層間の電気的相互接続をもたらす。基板の最上層１１４は、ロジック回路１６０を含む集積回路をフリップチップ実装するための接点インターフェース１１８を備えて形成された表面１１６を含む。基板の最下層１２０は、パッケージデバイスと外部電気的接続部（例えば、プリント回路板（ＰＣＢ）基板）１８０とをインターフェースするための電気接点アレイ（例えば、半田パッドアレイ）１２４が上に形成された表面１２２を有する。
さらに図１を参照すると、基板１０２には、プリント回路板１８０に向かって開口する多角形のキャビティ１３０が形成される。キャビティに境界を形成することで、基板は、水平方向に配置された接点インターフェース１３６で閉止的に（blindly）終端する垂直方向に延びた壁１３２と１３４を含む。接点インターフェースは、メモリデバイス１４０上に配置されたアレイ内に形成された対応する接点と整合できるようにする接点構成を採用する。
一般的に言えば、キャビティ深さは、メモリデバイス１４０をロジック回路１６０から分離する基板層の所望数に依存する。メモリデバイス１４０とロジック回路１６０間に少なくとも２層の層を残すことで、メモリデバイスインターフェースとロジック回路インターフェース間の信号のルーティングおよび再配置が可能となる。特定のアプリケーションでは、これは、任意のメモリピン配置設計により任意のＡＳＩＣピン配置設計を使用することができるというフレキシブルな利点を提供しうる。したがって、これら２つの間で信号をルーティングすることは、単に残りの基板層に対するパッケージ設計努力を意味する。
しかしながら最小の待ち時間と製造コストが最も重要な特定のアプリケーションでは、キャビティ深さは基板１０２を完全に貫通してもよく、これによりメモリデバイスがロジック回路にフェイスツウフェイス構成でフリップチップ実装されることができる。これは製造上の節約を可能にする（以下にさらに説明されるように）一方で、ＡＳＩＣにより具現されたロジック回路とメモリデバイスとを混合し整合させる際のフレキシブル性が縮小される可能性が有る。
次に図２Ａ〜図２Ｃを参照すると、キャビティの形状と位置の変形がアプリケーションに依存して可能である。図２Ａには、基板１０２の底面１２２の下から見た三次元表示で、図１に既述したものと類似のキャビティ２００を示す。対称的電気経路ルーティングから恩恵を受けるアプリケーションでは、キャビティは基板の中央に形成される。キャビティ２００を貫通する中心軸２０２は、デバイス間の信号経路長を容易に整合させるためにＡＳＩＣ１６０（図１）の中心と軸方向に一致する。信号経路整合はしばしばメモリシステムの懸念であり、基板内のキャビティをこのように対称的に配置することはこれらの懸念を緩和する。
ある場合には、中心軸２０２に対しキャビティを基板の一方の側へオフセットすることで、ルーティングにおける利点を与えうる。図２Ｂには、中心軸から横方向にオフセットされたキャビティ２０４を例示する。基板の反対側の利用可能空間は、電力およびアースルーティングに好適なビアアレイの形成を可能にする。通常、このようなアレイは、ピッチ間隔等の増加を必要とする著しく大きなアスペクト比を有するビアを採用する。
図２Ｃに、基板１０２全体にわたって縦に延びる、対向側壁２０８と２１０ならびに実装面２１２を有する成形チャネル状に作られたキャビティ２０６を示す。縦方向チャネルにより、複数スタックのメモリデバイスの費用効果的設置が可能になる。この実施形態は、ロジック回路をサポートするために単一メモリデバイススタックを上回る追加のメモリ容量が望まれる場合、特に有用である。上述の実施形態のすべての場合がそうであるように、キャビティ深さは基板を完全に貫通してもよい。
図３に、コアビルドアップ積層（laminated core build-up）工程を採用する一実施形態による基板１０２の分解図を例示する。一般的には、電気ルーティング経路は、電気経路がマスク用ツールの助けを借りて製造中に層毎にエッチングされるように予め用意されたコンピュータ生成「アートワーク」により事前に定義される。キャビティ内にいかなるルーティング空間も無いことを考慮するために、すべてのアートワークは、水平方向二次元キャビティ寸法(通常は、矩形)に対応するウィンドウの外側でルーティングするように設計される。
さらに図３を参照すると、基板を積み重ねるために、コア層３２０が参照符号３００において呈され、水平方向の長さおよび幅キャビティ寸法に対応する矩形ウィンドウ３２２を精密に切断するレーザー（図示しない）にさらされる。コアを貫通するウィンドウの形成に続いて、コアの上面への積層のために第１の上部層３２４が用意される。コア層と同様に、レーザーが横方向キャビティ寸法に対応するウィンドウ３２６を焼き切る。ウィンドウが形成されると、層は、参照符号３０２において、ウィンドウが精密な整合で位置合わせされた状態でコアの表面に積層される。次に、同様の準備および積層手順が、参照符号３０４において、第１の下側層３２８に対し行なわれる。このとき、追加層が、積み重ねを続けるために参照符号３０６と３０８において、交互に適用されてもよい。
別の実施形態では、上に示唆したように、キャビティは、「閉止（blind）」構成で形成されるのではなく、積層基板を完全に貫通して形成されてもよい。一般的に言えば、コアの各側の層の積み重ねが行われ、その後、キャビティ形成が行われる。これは、切断用レーザーが単一工程で切断工程を実行し基板全体を焼き切れるようにすることにより、製造の複雑性および関連コストを最小化する。これによりまた、ウィンドウ端同士を上下に互いに整合するのに使用される精密位置合わせツールのコストを回避する。
基板１０２は、上述の積層構造以外の多くの形態を取ってもよい。例えば複数層基板を形成するためにセラミック材またはポリイミド材料が採用されてもよい。さらに、層の１つまたは複数が、メモリスタックとロジック回路間の信号をインターフェースするシリコンインターポーザを含んでもよい。加えて、コア層は、コアレス構造を選択して省略されてもよい。
図１を再度参照すると、１つの形態のメモリデバイス１４０は、ロジック回路１６０と最小待ち時間で通信を行うことを可能にする方法でキャビティ１３０内に入れ子式に組み込まれる１つのスタック内に配置された複数のメモリデバイスを含む。一実施形態では、メモリスタックとロジック回路間のコマンド／アドレス、データおよびタイミング基準などのメモリ関連信号は、キャビティ接点インターフェース１３６に隣接する基板の残りの層を通して直接ルーティングされる。電力とグランドなどの他の信号は、キャビティ１３０のまわりの第１の基板１０２の部分を貫通する接続部を介しＰＣＢ基板１８０からロジック回路までルーティングされてもよい。
次に図４Ａを参照すると、基板キャビティ１３０（図１）内に入れ子式に組み込むのに好適なメモリスタック４００の一実施形態は、スタックアセンブリを規定する共通軸に沿って垂直方向に実装された複数の集積回路メモリデバイス４０２ａ〜４０２ｄを含む。各デバイスは、隣接デバイス間に配置された半田ボール接続部と接続するためのそれぞれの上側と下側接点アレイ４０６と４０８を示す。各デバイスのシリコン内に形成された貫通ビア（参照符号４１０と４１２において鉛直構造により表された）は、外部ワイヤボンド接続部等の必要無しに信号がデバイス間を伝播できるようにする。メモリスタックとキャビティ内に配置された接点インターフェースとをインターフェースするために、最上部メモリデバイス４０２ａの接点アレイ４０６はキャビティ接点インターフェース１３６（図１）と接続するように構成される。このアーキテクチャは、基板キャビティ内の挿入に最適な低プロフィールスタックを提供する。
様々なメモリスタック実施形態において述べられたメモリデバイスは通常、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスの形態を採るが、不揮発性（フラッシュ）メモリ等の他の形態の集積回路メモリデバイスが採用されてもよい。
図４Ｂには、複数の集積回路メモリデバイス４２２ａ〜４２２ｄを採用するが、シリコン貫通ビアの使用を回避し、その代りに信号を、スタックアセンブリの一方の側に形成された垂直インターフェース４２４までオフチップルーティングするメモリスタック４２０の別の実施形態を例示する。各メモリデバイスからの信号は垂直インターフェースビア再分配層（図示しない）に再分配される。インターフェースは、キャビティ接点インターフェース１３６（図１）に形成された対応接続部と接続するか、あるいはキャビティの対応側壁１３４（図１）上に配置された、垂直方向に配置されたコネクタ（図示しない）と接続してもよい。
図４Ｃに示される別の実施形態では、メモリスタック４３０は、積層されたワイヤボンドパッケージの形態を取る。他の実施形態と同様に、複数のＩＣメモリデバイス４３２ａ〜４３２ｄは共通軸に沿って垂直方向に積層されている。隣接するメモリデバイス間に配置されたスペーサ４３４ａ〜４３４ｄは、ボンディングワイヤ４３６が各デバイスと中間パッケージ基板４３８とを接続できるようにするオフセットを形成する。エポキシ樹脂で充填された筐体４４０は、ボンディングワイヤ配置を保護するためにメモリスタックアセンブリを密閉する。中間基板の反対側には、キャビティ接点インターフェース１３６（図１）の接点ピッチと整合する半田ボールアレイ４４２を実装する。
メモリスタックはまた、図４Ｄの参照符号４５０に示すようにパッケージオンパッケージ（ＰＯＰ：package-on-package）アーキテクチャを採用してもよい。アセンブリは通常、個別であるが相互に連結したパッケージ４５２ａ〜４５２ｄ（仮想線）のスタックを含む。パッケージは、分離された個々の中間基板４５６ａ〜４５６ｄに実装されたそれぞれのメモリデバイス４５４ａ〜４５４ｄを含む。ワイヤ接続部４５８は各デバイスと中間基板とを接続する。中間基板はそれぞれ、半田ボール４６４が各パッケージと相互接続できるようにするためにそれぞれの反対側に配置された接続パッドアレイ４６０と４６２を含む。随意的な構成では、各中間基板は、例えばメモリデバイス４５４ａの少なくとも一部を受け入れるように設計された矩形凹部４６６（仮想線）を備えて形成される。このようにして、中間基板上のメモリデバイスの高さは低減され、それに応じて全体アセンブリ（およびワイヤ接続部の長さ）の高さを低減する。
再び戻って図１を参照すると、一実施形態におけるロジック回路１６０は、第１の基板１０２の最上面１１６上に配置された接点アレイ１１８に実装されるボールグリッドアレイ（ＢＧＡ：ball grid array）などの接点インターフェースを組み込む。既に述べたように、ロジック回路は、ＡＳＩＣまたはフィールドプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）デバイスにおいて採用される回路、あるいはホストプロセッサのオンチップ制御ロジックとしての回路、を含む多くの形態を取ってもよい。特定の実施形態では、ロジック回路は、個別のホストプロセッサ（図示しない）とメモリスタック１４０とをインターフェースするメモリ制御ロジックを含む。既に述べたように、コマンド、制御、データおよびクロック信号は、待ち時間を最小化するために基板の残りの層を介しロジック回路とメモリスタック間を直接伝播する。電力、グランドおよびホストプロセッサからの信号などの非メモリデバイス信号は、ＰＣＢ基板１８０とロジック回路間に直接ルーティングされてもよい。
引き続いて図１を参照すると、パッケージデバイスアセンブリ１００の上にロジック回路１６０を実装することにより、ロジックの冷却を容易にするように冷却構造が直接的に適用されてもよい。これは、ロジック回路がメモリトランザクション中に大量の電力を消費する高電力アプリケーションでは特に重要である。これに対処するために、アセンブリは、ロジックの上面１６６と熱的に接触するように構成された金属性の中空ブラケット１６４を採用する。複数の冷却フィンガ１７０で形成された空冷ヒートシンク１６８は、動作中にロジックから熱を取り去るためにブラケットの上に熱的に置かれる。同様の方法で、メモリスタック１４０は、熱をメモリデバイスからＰＣＢ基板１８０に向けて取り去るように熱的インターフェース材料（ＴＩＭ：thermal interface material）１７２の層を含んでもよい。
上述のパッケージ半導体デバイス１００は、ＰＣＢ１８０等の第２の基板上に設置されてもよい様々なアプリケーションに好適である。第２の基板は、パーソナルコンピュータ内のマザーボード、グラフィックカード板、またはゲーム機用メイン基板であってよい。低電力アプリケーションでは、第２の基板は携帯電話または他の携帯型コンシューマ装置内のメイン板を形成してもよい。
図５を参照すると、パッケージ半導体システム５００の別の実施形態は上記の第１および第２の基板１０２と１８０を単一基板５０２に合体させる。基板は、様々な層を相互接続するビアを有する複数層と成形キャビティ５０４とを含む。メモリスタック５０６は、ロジック回路（ＡＳＩＣ、ＦＰＧＡ５０８、またはホストプロセッサ等）の形態であるメモリコントローラと密接した関係においてキャビティ内部に入れ子式に組み込まれる。同図に示すように、データ、コマンド／アドレスおよびタイミング基準信号（クロック、ストローブ等）等のメモリトランザクションと関係する信号はメモリスタックとメモリコントローラ間の非常に短い距離を伝播し、一方電力、グランド、およびホスト関連信号等の他の信号はメモリスタックプロフィールの外部の経路に沿ってルーティングされる。この特定の実施形態は、このようなアーキテクチャをサポートするためのメインボードの変更が比較的直接的である低電力携帯電話アプリケーションに良く適している。
当業者であれば本明細書に開示された実施形態により得られる多くの恩恵と利点を理解するだろう。パッケージデバイス内のメモリコントローラに近接してメモリスタックを配置することにより、読み取り／書き込みトランザクションに伴う大きな待ち時間の低減が実現されうる。また、基板内部にメモリスタックを入れ子式に組み込み、スタックの場所の上に制御装置を積層することにより、制御装置を、ヒートシンク等を介し冷却されやすい露出位置に設定してもよい。
本明細書に開示された様々な回路は、様々なコンピュータ可読媒体内に具現されるデータおよび／または命令として、そしてそれらのビヘイビァ、レジスタ転送、ロジック部品、トランジスタ、レイアウト幾何学的形状および／または他の特徴の点で、コンピュータ支援設計ツールを使用して記述され、表現され（または表され）てもよいということに留意されたい。このような回路表現が実施され得るファイルおよび他のオブジェクトの形式は、限定するものではないが、Ｃ、ＶｅｒｉｌｏｇおよびＶＨＤＬ等のビヘイビァ言語を支援する形式、ＲＴＬ等のレジスタレベル記述言語を支援する形式、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ等の幾何学的形状記述言語を支援する形式、および任意の他の適切な形式と言語を含む。このようにフォーマット済みデータおよび／または命令を具現化することができるコンピュータ可読媒体は、限定するものではないが、このようにフォーマット化されたデータおよび／または命令を無線、光学、または有線のシグナリング媒体またはその任意の組み合わせを介し転送するために使用することができる様々な実施形態（例えば光学、磁気、または半導体記憶媒体）の不揮発性記憶媒体、搬送波を含む。このようなフォーマット済みデータおよび／または命令の搬送波による転送の例としては、限定するものではないが、１つまたは複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）を介したインターネットおよび／または他のコンピューターネットワーク上の転送（アップロード、ダウンロード、電子メール等）が挙げられる。
１つまたは複数のコンピュータ可読媒体を介しコンピュータシステム内で受信されると、上記回路のこのようなデータおよび／または命令ベースの表現は、限定するものではないが、このような回路の物理的明示の表現または画像を生成するためのネットリスト生成プログラム、配置配線プログラム等を含む１つまたは複数の他のコンピュータプログラムの実行と相まってコンピュータシステム内の処理エンティティ（例えば１つまたは複数のプロセッサ）により処理することができる。このような表現または画像はその後、例えばデバイス製造工程において回路の様々な部品を形成するために使用される１つまたは複数のマスクの生成を可能にすることによりデバイス製作時に使用されてよい。
以上の説明と添付図面では、特定の用語と図面参照符号が本発明を十分に理解するために記載された。ある場合には、用語と符号は、発明を実施するために必要とされない特定の詳細を暗示することがある。例えば、特定の数のビット、信号経路幅、シグナリングまたは動作周波数、構成回路またはデバイス等のいずれも、別の実施形態では上述のものとは異なってもよい。また、マルチ導体信号リンクとして示されたまたは記載された回路素子または回路ブロック間の配線はあるいは単一導体信号リンクであってもよく、単一導体信号リンクはあるいはマルチ導体信号リンクであってもよい。不平衡として示されまたは説明された信号とシグナリング経路は差動であってもよく、逆もまた同様である。同様に、アクティブハイまたはアクティブロー論理レベルを有するとして説明したまたは示した信号が、別の実施形態では反対の論理レベルを有してもよい。集積回路デバイス内の構成回路は、金属酸化膜半導体（ＭＯＳ）技術、バイポーラ技術、あるいはロジックおよびアナログ回路が実装され得る任意の他の技術を使用して実装されてもよい。用語に関して、信号は、特定の条件を示すために信号が低論理または高論理状態に駆動された（あるいは高論理状態に充電された、または低論理状態に放電された）場合に、「アサート」されたと言う。逆に、信号は、アサート状態以外の状態（高論理または低論理状態、あるいは信号駆動回路がオープンドレインまたはオープンコレクタ状態等の高インピーダンス状態に遷移された場合に起こり得る浮遊状態を含む）に信号が駆動された（あるいは充電または放電された）ことを示すために、「ディアサート」されたと言う。信号駆動回路は、信号駆動回路が信号駆動および信号受信回路間に接続された信号線上の信号をアサートする（または、明示されたあるいは文脈により暗示された場合はディアサートする）場合に信号を信号受信回路へ「出力する」と言う。信号線は、信号が信号線上でアサートされたとき「活性化された」と言い、信号がディアサートされたとき「非活性化された」と言う。さらに、信号名に添えられた接頭符号「／」は、信号がアクティブロー信号である（すなわち、アサート状態は論理ロー状態である）ことを示す。信号名の上の線
Figure 2013501380
もまた、アクティブロー信号を示すために使用される。用語「接続された」は、１つまたは複数の介在回路または介在構造による接続だけでなく直接的接続も表すように本明細書で使用される。集積回路デバイス「プログラミング」は例えば、限定するものではないが、ホスト命令に応答して制御値をデバイス内のレジスタまたは他の記憶回路内にロードし、これによりデバイスの動作態様を制御すること、デバイス構成を設定することを、あるいはワンタイムプログラミング動作（例えば、デバイス製造中に構成回路内のヒューズを吹き飛ばすこと）によりデバイスの動作態様を制御すること、および／または特定のデバイス構成またはデバイスの動作態様を設定するために１つまたは複数の選択されたピンまたはデバイスの他の接点構造を基準電圧線に接続すること（ストラッピングとも呼ばれる）、を含む。用語「例示的」は、優先または要件ではなく一例を表すために使用される。
本発明について、その特定の実施形態を参照し説明してきたが、本発明の広範な精神と範囲から逸脱することなく様々な修正と変更をなし得ることは明らかだろう。例えば、上記実施形態の任意のものの特徴または態様は、少なくとも実行可能な場合、上記実施形態の他の任意のものと組み合わせて、あるいはその対を成す特徴または態様の代わりに、適用されてもよい。したがって本明細書と添付図面は限定的ではなく例示的であると解釈すべきである。

Claims (29)

  1. 対向配置された第１の面と第２の面の間の複数層と、少なくとも１つの集積回路メモリデバイスを入れ子式に組み込むための前記第１の面に開口を有するキャビティとを有し、前記第１面上に電気接点が形成されている基板と、
    前記第２の面上に配置されたロジック回路あって、前記少なくとも１つの集積回路メモリデバイスに電気的に接続するための接点を有し、さらに、前記基板の複数層内に形成された第１の電気経路を介し前記第１の面上の前記電気接点に接続され、前記第１の電気経路は導電性トレースとビアを含む、ロジック回路と
    を含む、パッケージ半導体デバイス。
  2. 前記基板が積層構造を含む、請求項１に記載のパッケージ半導体デバイス。
  3. 前記基板がシリコンインターポーザを含む、請求項１に記載のパッケージ半導体デバイス。
  4. 前記基板がセラミック材とポリイミドからなる材料の群の１つまたは複数を含む、請求項１に記載のパッケージ半導体デバイス。
  5. 前記基板の前記第１の面上の前記電気接点が前記ロジック回路とプリント回路板とをインターフェースする、請求項１に記載のパッケージ半導体デバイス。
  6. 前記キャビティが長方形状に成形される、請求項１に記載のパッケージ半導体デバイス。
  7. 前記キャビティが前記基板全体にわたって縦方向に延びるチャネルとして形成される、請求項１に記載のパッケージ半導体デバイス。
  8. 前記基板が、前記少なくとも１つの集積回路メモリデバイスと前記基板間に信号をルーティングするために前記キャビティ内に配置された接点インターフェースを含む、請求項１に記載のパッケージ半導体デバイス。
  9. 前記少なくとも１つの集積回路メモリデバイスが前記接点インターフェースにフリップチップ実装される、請求項８に記載のパッケージ半導体デバイス。
  10. 前記キャビティが前記第１の面から前記第２の面まで延び、前記少なくとも１つの集積回路メモリデバイスが前記ロジック回路に直接接続する、請求項１に記載のパッケージ半導体デバイス。
  11. 前記ロジック回路が前記第２の面にフリップチップ実装されたロジックＩＣデバイスを含む、請求項１に記載のパッケージ半導体デバイス。
  12. 前記基板が前記第２の面上に形成されたフリップチップインターポーザをさらに含む、請求項１に記載のパッケージ半導体デバイス。
  13. 前記少なくとも１つの集積回路メモリデバイスが、シリコン貫通ビアにより相互接続された複数の集積回路メモリデバイスを含む、請求項１に記載のパッケージ半導体デバイス。
  14. 前記少なくとも１つの集積回路メモリデバイスが複数の集積回路メモリデバイスを含み、前記集積回路メモリデバイスがそれぞれの個別パッケージ内に配置され、
    前記個別パッケージがパッケージオンパッケージ構成で積層される、請求項１に記載のパッケージ半導体デバイス。
  15. 前記個別パッケージのそれぞれが、凹部を備えて形成された基板を含み、
    前記複数の集積回路メモリデバイスのそれぞれが前記凹部内に実装され、対応する前記個別パッケージ内の前記基板にワイヤボンドされる、請求項１４に記載のパッケージ半導体デバイス。
  16. 前記キャビティが、第１の層数の前記複数層を横断し、残りの層数の前記複数層を無傷のまま残し、
    前記ロジック回路が、前記基板の前記残りの層数の複数層内に形成された第２の電気経路を介し前記少なくとも１つの集積回路メモリデバイスに電気的に接続する、請求項１に記載のパッケージ半導体デバイス。
  17. 前記第１の面上に形成された前記電気接点が回路板に接続するためのものであり、
    電力信号とグランド信号が、前記基板を介し前記回路板と前記ロジック回路間にルーティングされ、
    読み取り／書き込みデータと命令信号が前記基板を介し前記少なくとも１つの集積回路メモリデバイスと前記ロジック回路間にルーティングされる、請求項１に記載のパッケージ半導体デバイス。
  18. 前記ロジック回路がメモリコントローラを含み、
    前記少なくとも１つの集積回路メモリデバイスが少なくとも１つのダイナミックランダムアクセスメモリデバイスを含む、請求項１に記載のパッケージ半導体デバイス。
  19. 対向配置された第１の面と第２の面の間の複数層と、前記第１面に開口を有するキャビティとを有する基板であって、前記第１面上に電気接点アレイが形成されている基板と、
    前記キャビティ内に入れ子式に組み込まれる少なくとも１つの集積回路メモリデバイスと、
    前記第２の面上に配置されたロジック回路であって、前記ロジック回路が、
    前記基板に形成された第１の電気経路を介し前記少なくとも１つの集積回路メモリデバイスに電気的に接続された第１の接点と、
    前記基板に形成された第２の電気経路を介し前記基板の前記第１の面上の前記電気接点アレイに電気的に接続された第２の接点と、を有し、
    前記第１の経路が、前記少なくとも１つの集積回路メモリデバイスと前記ロジック回路間に読み取り／書き込みデータおよびコマンドを含む高速度信号をルーティングし、
    前記第２の経路が、前記ロジック回路と前記基板の前記第１の面上の前記電気接点アレイ間に電力信号とグランド信号を含む低速度信号をルーティングする、システム。
  20. 前記基板が、積層、シリコンインターポーザ、セラミックまたはポリイミドを含む群からの構造を含む、請求項１９に記載のシステム。
  21. 前記キャビティが長方形状に成形される、請求項１９に記載のシステム。
  22. 前記キャビティが前記基板全体にわたって縦方向に延びるチャネルとして形成される、請求項１９に記載のシステム。
  23. 前記基板が、前記少なくとも１つの集積回路メモリデバイスと前記基板間に信号をルーティングするように前記キャビティ内に配置された接点インターフェースを含む、請求項１９に記載のシステム。
  24. 前記少なくとも１つの集積回路メモリデバイスが前記接点インターフェースにフリップチップ実装される、請求項２３に記載のシステム。
  25. 前記キャビティが前記第１の面から前記第２の面まで延び、
    前記少なくとも１つの集積回路メモリデバイスがフェイスツウフェイス構成で前記ロジック回路に直接接続する、請求項１９に記載のシステム。
  26. 前記ロジック回路が、前記第２の面にフリップチップ実装されたロジックＩＣデバイスを含む、請求項１９に記載のシステム。
  27. 前記基板が、前記第２の面上に形成されたフリップチップインターポーザをさらに含む、請求項１９に記載のシステム。
  28. 前記ロジック回路がメモリコントローラを含み、
    前記少なくとも１つの集積回路メモリデバイスが少なくとも１つのダイナミックランダムアクセスメモリデバイスを含む、請求項１９に記載のシステム。
  29. 少なくとも１つの積層された集積回路メモリデバイスと、
    メモリ制御回路と、
    前記少なくとも１つの積層された集積回路メモリデバイスと前記ロジック回路間に信号をルーティングするための手段であって、前記少なくとも１つの集積回路メモリデバイスを前記メモリ制御回路に近接して入れ子式に組み込むためのキャビティが形成された基板を含む、信号をルーティングするための手段と
    を含む、パッケージ半導体デバイス。
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