JP7010630B2 - 集積回路デバイスおよびその組み立て方法 - Google Patents

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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L2924/151—Die mounting substrate
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Description

本明細書で開示される主題は、一般に、集積回路デバイスに関し、より詳細には、インターポーザを含む３次元積層集積回路デバイスに関する。
従来の３次元（３Ｄ）積層集積回路（ＩＣ）のパッケージングでは、半導体デバイスが垂直に積層され、互いに相互接続され、より小さいＩＣパッケージサイズを可能にし、電気的性能を高めること（例えば、帯域幅の増加、消費電力の低減など）を容易にする。少なくともいくつかの既知の３Ｄ積層ＩＣデバイスは、外部回路に接続する必要がある論理デバイスの相互接続の数の増加のために、論理デバイスの上に配置されるメモリデバイスまたはメモリ積層体を含む。しかしながら、典型的には、論理デバイスは、メモリデバイスと比較して電力消費を増加させ、したがって動作温度が上昇する。したがって、少なくともいくつかの３Ｄ積層ＩＣデバイスでは、メモリデバイスと３Ｄ積層ＩＣデバイスの基板との間に論理デバイスを配置することは熱的に有利な構成ではない。
さらに、少なくともいくつかの既知の３Ｄ積層ＩＣデバイスは、メモリデバイスを外部回路に電気的に接続するのを容易にするために論理デバイスに形成されたシリコン貫通ビア（ＴＳＶ）を含み、これにより、論理デバイスの製造に複雑さおよびコストを追加する。少なくともいくつかの既知の３Ｄ積層ＩＣデバイスでは、論理デバイスとメモリおよび外部回路との間の相互接続の数は、メモリデバイス内のＴＳＶの数の増加を必要とし、それにより、メモリデバイスの実情の効率的な使用およびコスト効率を低下させる。
米国特許出願公開第２０１５０２４３６３０号明細書
一態様では、集積回路（ＩＣ）デバイスが提供される。ＩＣデバイスは基板を含む。ＩＣデバイスはまた、接続部品を通して画定されたキャビティを含む接続部品を含む。接続部品は基板に結合される。加えて、ＩＣデバイスは、キャビティ内に配置された少なくとも１つのメモリダイを含む。少なくとも１つのメモリダイは、基板に電気的に結合される。さらに、ＩＣデバイスは、少なくとも１つのメモリダイおよび接続部品の少なくとも一部にわたって延在する論理ダイを含む。少なくとも１つの論理ダイは、接続部品および少なくとも１つのメモリダイに電気的に結合される。接続部品は、シリコン貫通ビアを有さず、少なくとも１つのワイヤボンドを介して基板に電気的に結合される。
別の態様では、別の集積回路（ＩＣ）デバイスが提供される。ＩＣデバイスは、第１の活性表面を有する基板を含む。第１の活性表面は、複数の基板ボンディングパッドを含む。ＩＣデバイスはまた、基板の第１の活性表面に結合された複数の接続部品を含む。複数の接続部品は、複数の接続部品の間にキャビティを画定するように構成される。複数の接続部品の各接続部品は、基板の第１の活性表面とは反対側の第２の活性表面を含む。各第２の活性表面は、少なくとも１つの接続部品ボンディングパッドを含む。さらに、ＩＣデバイスは、キャビティ内に配置され、基板の第１の活性表面に電気的に結合された少なくとも１つのメモリダイを含む。加えて、ＩＣデバイスは、各第２の活性表面および少なくとも１つのメモリダイに結合された論理ダイを含む。複数の接続部品は、シリコン貫通ビアを含まない。さらに、少なくとも１つの接続部品ボンディングパッドの各々は、複数の基板ボンディングパッドの１つの基板ボンディングパッドに電気的に結合される。
さらに別の態様では、３Ｄパッケージ構造を有するＩＣデバイスを形成する方法が提供される。この方法は、シリコン貫通ビアを含まない接続部品を形成するステップを含む。接続部品は、接続部品を通して画定されたキャビティと、接続部品ボンディングパッドを含む再配線層とを含む。この方法はまた、接続部品を基板に結合するステップを含む。基板は、基板ボンディングパッドを含む。さらに、この方法は、メモリダイがキャビティ内に配置されるように、少なくとも１つのメモリダイを基板に結合するステップを含む。さらに、この方法は、メモリダイおよび接続部品の少なくとも一部にわたって論理ダイを延在させるステップと、論理ダイをメモリダイおよび接続部品の少なくとも一部に電気的に結合するステップとを含む。さらに、この方法は、接続部品ボンディングパッドを基板ボンディングパッドに電気的に結合するステップを含む。
本開示のこれらの、ならびに他の特徴、態様および利点は、添付の図面を参照しつつ以下の詳細な説明を読めば、よりよく理解されよう。添付の図面では、図面の全体にわたって、類似する符号は類似する部分を表す。
単一の３次元（３Ｄ）パッケージ構造で形成された従来の集積回路（ＩＣ）デバイスの概略正面図である。 単一の２．５次元（２．５Ｄ）パッケージ構造で形成された従来のＩＣデバイスの概略正面図である。 単一の３Ｄパッケージ構造内に形成された例示的なＩＣデバイスの断面図である。 図３に示すＩＣデバイスの概略平面図である。 単一の３Ｄパッケージ構造内に形成された代替のＩＣデバイスの概略平面図である。 単一の３Ｄパッケージ構造内に形成された別の代替のＩＣデバイスの概略平面図である。 図３に示す例示的なＩＣデバイスのような、単一の３Ｄパッケージ構造を有するＩＣデバイスを形成する例示的な方法のフロー図である。
特に明記しない限り、本明細書において提供される図面は、本開示の実施形態の特徴を図示するものである。これらの特徴は、本開示の１つまたは複数の実施形態を含む多種多様なシステムで適用できると考えられる。したがって、図面は、本明細書に開示される実施形態の実施のために必要とされる当業者に知られているすべての従来の特徴を含むわけではない。
以下の明細書および特許請求の範囲において、いくつかの用語に言及するが、それらは以下の意味を有すると規定する。
単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上明らかに指示する場合を除き、複数形を含む。
「任意の」または「任意に」は、後で述べられる事象または状況が、起こる場合も起こらない場合もあることを意味し、この記述は、その事象が起こる事例と、起こらない事例とを含む。
本明細書および特許請求の範囲の全体を通してここで使用されているような近似を表す文言は、それが関連する基本的な機能を変更することなく、許容範囲内で異なり得る、任意の定量的な表現の修飾に適用することができる。したがって、「およそ（ａｂｏｕｔ）」、「約（ａｐｐｒｏｘｉｍａｔｅｌｙ）」、および「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」などの用語で修飾された値は、明記された厳密な値に限定されるものではない。少なくともいくつかの例では、近似する文言は、値を測定するための機器の精度に対応することができる。ここでならびに本明細書および特許請求の範囲の全体を通して、範囲の制限は、組み合わせるかかつ／または置き換えることができ、このような範囲は、文脈または文言で特に示されない限り、識別され、その中に含まれるすべての副範囲を含む。
本明細書に記載のデバイスおよび方法は、論理ダイとパッケージ基板とに接続され、それらの間に配置されたメモリダイを取り囲むように受動接続部品を構成することによって、集積回路デバイスの効率を向上させる。論理ダイとメモリダイは互いに結合され、はんだマイクロバンプを介して直接通信する。論理ダイは、はんだマイクロバンプを介してメモリダイの周りに配置された受動接続部品を介してパッケージ基板に電気的に結合される。メモリダイには、論理ダイとパッケージ基板との間の通信を可能にするシリコン貫通ビア（ＴＳＶ）が設けられている。さらに、メモリダイは、はんだマイクロバンプを介して基板パッケージに直接結合される。このように、本明細書で説明する実施形態は、論理ダイ（高電力消費部品）をメモリダイ（低消費電力部品）の上にパッケージ基板から離して配置することによって、論理ダイの放熱すなわち効率を高める。これにより、熱管理の向上と論理ダイの高性能化が容易になる。加えて、説明した実施形態は、メモリダイをパッケージ基板に直接接続することを可能にするために、論理ダイ内にＴＳＶを設ける必要性を低減する。これは、論理ダイのサイズおよび複雑さを低減することによって論理ダイの製造コストを低減することを容易にする。
図１は、単一の３次元（３Ｄ）パッケージ構造で形成された従来の集積回路（ＩＣ）デバイス１００の概略正面図である。典型的な３Ｄパッケージ構造は、他のダイの上部に取り付けられた少なくとも１つのダイを含み、ＴＳＶを有する下ダイにより、上ダイが下ダイおよびパッケージ基板と通信することができる。例えば、図１に示すように、ＩＣデバイス１００は、論理ダイ１０２および少なくとも１つのメモリダイ１０４を含む単一の３Ｄパッケージとして製造される。論理ダイ１０２およびメモリダイ１０４は、はんだマイクロバンプ１１０を介して互いに直接結合され、垂直に集積され、すなわち、メモリダイ１０４は、論理ダイ１０２を実質的に覆って、論理ダイ１０２の上に配置される。論理ダイ１０２は、複数のはんだマイクロバンプ１１２を介してパッケージ基板１０８に結合される。論理ダイ１０２は、はんだマイクロバンプ１１２を介してメモリダイ１０４の少なくともいくつかの接続がパッケージ基板１０８に結合することを可能にする複数のＴＳＶ１０６を含む。ＴＳＶ１０６の長さは、本明細書で説明されるパッケージオンパッケージ構造に典型的に見られるワイヤボンドと比較して低減されるが、ＴＳＶ１０６は、サイズおよび複雑さを論理ダイ１０２に追加する。この結果、論理ダイ１０２に関連する製造コストが増加する。加えて、論理ダイ１０２によって生成された熱がメモリダイ１０４に転送されるので、ＩＣデバイス１００の熱効率が低下する。さらに、論理ダイ１０２から直接、熱を容易に除去することはできない。
図２は、単一の２．５次元（２．５Ｄ）パッケージ構造で形成された従来のＩＣデバイス２００の概略正面図である。典型的な２．５Ｄパッケージ構造は、パッケージ基板と２つのダイとの間に配置されたインターポーザを備えた、単一平面内の別のダイの隣に少なくとも１つのダイを含み、インターポーザはその上面および下面にメタライズ層を接続するＴＳＶを有する。例えば、図２に示すように、ＩＣデバイス２００は、論理ダイ２０２と、少なくとも１つのメモリダイ２０４と、インターポーザ２０６とを含む単一の２．５Ｄパッケージとして製造される。論理ダイ２０２およびメモリダイ２０４は、はんだマイクロバンプ２０８および２１０を介して、それぞれ、並列配置でインターポーザ２０６に直接結合される。インターポーザ２０６は、論理ダイ２０２とメモリダイ２０４との間の直接通信を可能にする電気回路（図示せず）を含む。インターポーザ２０６は、典型的にはケイ素から製造されるが、ガラス、セラミック、および／または有機材料のような他の材料も使用される。インターポーザ２０６は、論理ダイ２０２およびメモリダイ２０４の少なくともいくつかの接続が、はんだマイクロバンプ２１６を介してパッケージ基板２１４に結合することを可能にする複数のＴＳＶ２１２を含む。しかし、並列の２．５Ｄパッケージ構造は、結果として、ＩＣデバイス２００のサイズを増大させる。さらに、論理ダイ２０２とメモリダイ２０４との間の接続経路の長さは、図１に示す３Ｄパッケージ構造と比較して増大し、ＩＣデバイス２００のさらなる非効率をもたらす。さらに、インターポーザ２０６は、ＴＳＶ２１２と、論理ダイ２０２およびメモリダイ２０４用の接続回路とを含み、ＩＣデバイス２００に関連する製造コストの増加をもたらす。
図３は、単一の３Ｄパッケージ構造内に形成された例示的なＩＣデバイス３００の断面図である。図４は、図３に示すＩＣデバイス３００の概略平面図である。図３および図４を参照すると、ＩＣデバイス３００は、単一の３Ｄパッケージとして製造され、パッケージ基板３０２、インターポーザ部品または接続部品３０４、少なくとも１つの論理ダイ３０８、および少なくとも１つのメモリダイ３１２を含む。接続部品３０４は、複数のはんだマイクロバンプ３０６を介してパッケージ基板３０２に結合される。少なくとも１つの論理ダイ３０８は、パッケージ基板３０２に対向する接続部品３０４上に配置される。論理ダイ３０８は、複数のはんだマイクロバンプ３１０を介して接続部品３０４に直接結合される。いくつかの実施形態では、論理ダイ３０８は単一チップであり、他の実施形態では、論理ダイ３０８はマルチチップ（例えば、並列チップ構成）パッケージである。論理ダイ３０８は、例えば、限定ではないが、汎用中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、加速処理装置（ＡＰＵ）、マイクロコントローラ、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理回路（ＰＬＣ）、プログラマブル論理ユニット（ＰＬＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ、デジタル信号処理（ＤＳＰ）デバイス、および／または本明細書に記載されるようにＩＣデバイス３００を機能させることができる任意の他の論理回路もしくは処理装置などの、プロセッサ、処理装置、またはコントローラを含む。
この例示的な実施形態では、接続部品３０４は、論理ダイ３０８の周囲に延在し、画定されたキャビティ３２４を有する単一部品として形成される。キャビティ３２４は、接続部品３０４の略中央部から材料を除去することによってそこに形成される。図４に示すように、接続部品３０４は、略矩形形状であり、略矩形形状のキャビティ３２４を画定する。接続部品３０４は略矩形形状を有するように示されているが、代替的に、接続部品３０４は、本明細書に記載されるように接続部品３０４を機能させることができる任意の形状を有する。さらに、キャビティ３２４は、接続部品３０４内の任意の場所に形成されてもよく、一般に中央に位置する必要はない。
さらに、例示的な実施形態では、接続部品３０４はケイ素から製造され、１つまたは複数の再配線層３３４を含む。あるいは、接続部品３０４は、本明細書に記載されるように接続部品３０４を機能させることができる任意の材料、例えば、限定ではないが、ガラス、セラミック、有機材料、ゲルマニウム、ヒ化ガリウム、リン化インジウム、および炭化ケイ素から製造される。再配線層３３４により、例えばはんだマイクロバンプ３１０に対応する位置にある論理ダイ３０８の電気接続点またはピン（図示せず）が接続部品３０４上の他の位置で利用可能になる。したがって、再配線層３３４は、論理ダイ３０８の電気接続点またはピンを接続部品３０４上の好ましい位置に配線することを容易にして、論理ダイ３０８上の異なる位置から接続部品３０４上の類似および／または隣接位置へのボンディングを可能にし、これによりＩＣデバイス３００の組み立てが簡単になる。
さらに、例示的な実施形態では、接続部品３０４は受動インターポーザである。例えば、限定ではないが、いくつかの実施形態では、接続部品３０４は、１つまたは複数の再配線層３３４のみを含む追加の電気部品を含まない。他の実施形態では、接続部品３０４は、例えば、限定ではないが、抵抗器、コンデンサ、インダクタ、または本明細書に記載されるように接続部品３０４を機能させることができる任意の他の受動電気デバイスに埋め込まれたおよび／またはその上に形成された１つまたは複数の集積受動デバイス（ＩＰＤ）を含む。このように、例示的な実施形態では、接続部品３０４は、例えば、限定ではないが、トランジスタ、信号増幅器、信号フィルタなどの能動電気部品、または任意の他の能動電気部品を含まない。代替的に、いくつかの実施形態では、接続部品３０４は能動インターポーザであり、それに埋め込まれたおよび／またはその上に形成された１つまたは複数の能動電気部品を含む。
図３および図４を参照すると、例示的な実施形態では、メモリダイ３１２は、積層されたまたは複数のチップ構成を表す。あるいは、メモリダイ３１２は、単一のチップおよび／または積層されていないチップ構成であってもよい。例示的な実施形態では、論理ダイ３０８およびメモリダイ３１２は、はんだマイクロバンプ３１４を介して互いに直接結合され、垂直に集積され、すなわち、メモリダイ３１２は、論理ダイ３０８に対して垂直に配置される。代替の実施形態では、論理ダイ３０８およびメモリダイ３１２は、例えば、限定ではないが、拡散接合、共晶接合、熱圧着、および導電性ポリマーの使用を介して、本明細書に記載されるようにＩＣデバイス３００を機能させることができる任意の接続方法を使用して、互いに直接結合される。例示的な実施形態では、メモリダイ３１２は、論理ダイ３０８の下に配置される。より具体的には、メモリダイ３１２は、論理ダイ３０８がメモリダイ３１２を覆うように、論理ダイ３０８とパッケージ基板３０２との間に垂直に配置される。メモリダイ３１２は、接続部品３０４のキャビティ３２４内に配置され、論理ダイ３０８は、メモリダイ３１２と完全に重なる。代替の実施形態では、論理ダイ３０８は、メモリダイ３１２と部分的にのみ重なる。
例示的な実施形態では、図３に示すように、メモリダイ３１２の活性表面３１６は、論理ダイ３０８の活性表面３１８に向けて、基板３０２とは反対の方向に向けられ、すなわち論理ダイ３０８およびメモリダイ３１２は、対面配置になっている。メモリダイ３１２には、パッケージ基板３０２に直接電気的に接続することができるように、複数のシリコン貫通ビア（ＴＳＶ）３２０が形成される。ＴＳＶ３２０は、複数のはんだマイクロバンプ３２２を介して基板３０２に直接結合される。代替の実施形態では、ＴＳＶ３２０は、例えば、限定ではないが、拡散接合、共晶接合、熱圧着、および導電性ポリマーの使用を介して、本明細書に記載されるようにＩＣデバイス３００を機能させることができる任意の接続方法を使用して、基板３０２に直接結合される。いくつかの実施形態では、ＴＳＶ３２０は、レーザ穿孔、機械穿孔、および／またはエッチングプロセスなどの任意の既知の製造技術を使用してメモリダイ３１２に形成される。ＴＳＶ３２０およびはんだマイクロバンプ３２２は、メモリダイ３１２の少なくとも１つの電気的接続を、論理ダイ３０８を通過することなく基板３０２上の他の回路（図示せず）に接続することを可能にする。これは、ＩＣデバイス３００の効率の向上を容易にするとともに、ＩＣデバイス３００の製造に関連する製造コストを低減することを容易にする。
代替の実施形態では、メモリダイ３１２は、メモリダイ３１２の活性表面３１６が論理ダイ３０８の活性表面３１８とは反対に基板３０２に向けられるように配置され得る。このような実施形態では、メモリダイ３１２のＴＳＶ３２０は、論理ダイ３０８への直接的な電気的接続を容易にする。また、そのような実施形態では、ＴＳＶ３２０は、はんだマイクロバンプ３１４などのはんだマイクロバンプを介して論理ダイ３０８に直接結合される。このように、ＴＳＶ３２０およびはんだマイクロバンプ３１４は、基板３０２を通過することなく、メモリダイ３１２の少なくとも１つの電気的接続を論理ダイ３０８に直接接続することを可能にする。代替の実施形態では、論理ダイ３０８およびＴＳＶ３２０は、例えば、限定ではないが、拡散接合、共晶接合、熱圧着、および導電性ポリマーの使用を介して、本明細書に記載されるようにＩＣデバイス３００を機能させることができる任意の接続方法を使用して、互いに直接結合される。
例示的な実施形態では、図３および図４に示され、本明細書で説明されるように、論理ダイ３０８は、複数のはんだマイクロバンプ３１０を介して接続部品３０４に直接結合される。接続部品３０４は、再配線層３３４上に形成された１つまたは複数のワイヤボンディングパッド３２６を含む。ボンディングパッド３２６は、再配線層３３４上に形成された電気回路（図示せず）および／または接続部品３０４の１つまたは複数のビルドアップ層（図示せず）内に形成された内部回路３２８を介して、少なくとも１つのはんだマイクロバンプ３１０に電気的に接続される。したがって、電気信号（図示せず）が論理ダイ３０８から１つまたは複数のワイヤボンディングパッド３２６に伝送される。さらに、基板３０２は、基板３０２の活性表面３３１上／中に形成された電気回路および／または内部回路（図示せず）を介して他の回路（図示せず）に接続する１つまたは複数のワイヤボンディングパッド３３０を含む。少なくともいくつかの既知のインターポーザとは対照的に、接続部品３０４はシリコン貫通ビアを有さず、それによって接続部品３０４を製造する複雑さおよび製造コストの低減を容易にすることに留意されたい。
例示的な実施形態では、接続部品ボンディングパッド３２６および基板ボンディングパッド３３０は、配線３３２を介して電気的に一緒に結合される。これにより、論理ダイ３０８を基板３０２に直接接続することが容易になる。配線３３２は、例えば、限定ではないが、金、アルミニウム、銅、およびそれらの合金から製造される。配線３３２を介して基板３０２に論理ダイ３０８を結合することにより、ＩＣデバイス３００を他の電気デバイスおよび／または回路（図示せず）に結合するための費用効果が高く柔軟な技術が容易になる。
図５は、単一の３Ｄパッケージ構造内に形成されたＩＣデバイス５００の概略平面図である。図３および図５を参照すると、例示的な実施形態では、ＩＣデバイス５００は、本明細書で説明されるように、ＩＣデバイス３００と実質的に同様に製造される。ＩＣデバイス５００は、パッケージ基板３０２と、少なくとも１つの論理ダイ３０８と、少なくとも１つのメモリダイ３１２とを含む。しかし、ＩＣデバイス３００に関して本明細書で説明される単一接続部品３０４とは対照的に、ＩＣデバイス５００は、図５に示すように、１つまたは複数の接続部品、例えば接続部品５０２，５０４，５０６，５０８を含む。接続部品５０２，５０４，５０６，５０８は、複数のはんだマイクロバンプ３０６を介してパッケージ基板３０２に結合される。論理ダイ３０８は、パッケージ基板３０２に対向する接続部品５０２，５０４，５０６，５０８上に配置され、それらに結合される。論理ダイ３０８は、複数のはんだマイクロバンプ３１０を介して接続部品５０２，５０４，５０６，５０８に直接結合される。いくつかの実施形態では、論理ダイ３０８は単一チップであり、他の実施形態では、論理ダイ３０８はマルチチップ（例えば、並列チップ構成）パッケージである。本明細書で説明されるように、論理ダイ３０８は、例えば、限定ではないが、汎用中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、加速処理装置（ＡＰＵ）、マイクロコントローラ、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理回路（ＰＬＣ）、プログラマブル論理ユニット（ＰＬＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ、デジタル信号処理（ＤＳＰ）デバイス、および／または本明細書に記載されるようにＩＣデバイス５００を機能させることができる任意の他の論理回路もしくは処理装置などの、プロセッサ、処理装置、またはコントローラを含む。
例示的な実施形態では、接続部品５０２，５０４，５０６，５０８は、論理ダイ３０８の周囲に近接して配置された個別の部品であり、メモリダイ３１２を受け入れるためのキャビティ５２４をその間に画定する。図５に示すように、接続部品５０２，５０４，５０６，５０８は、略矩形形状のキャビティ５２４を画定するように配置された略矩形形状の部品である。ただし、接続部品５０２，５０４，５０６，５０８は略矩形形状を有するように示されているが、接続部品５０２，５０４，５０６，５０８は、本明細書に記載されるように接続部品５０２，５０４，５０６，５０８を機能させることができる任意の形状を有することができることが企図されることに留意されたい。
例示的な実施形態では、接続部品５０２，５０４，５０６，５０８のそれぞれは、論理デバイス３０８によって部分的にのみ覆われている。このような実施形態では、１つまたは複数の接続部品５０２，５０４，５０６，５０８は、能動接続部品であってもよい。例えば、一実施形態では、１つまたは複数の接続部品５０２，５０４，５０６，５０８は、例えば、限定ではないが、トランジスタ、信号増幅器、信号フィルタ、および本明細書に記載されるように１つまたは複数の接続部品５０２，５０４，５０６，５０８を機能させることができる任意の他の能動電気部品に埋め込まれたおよび／またはその上に形成された能動電気部品を含む。このような能動電気部品は、論理デバイス３０８によって覆われていない接続部品５０２，５０４，５０６，５０８の部分に配置される。
代替の実施形態では、１つまたは複数の接続部品５０２，５０４，５０６，５０８は受動インターポーザである。例えば、限定ではないが、いくつかのこのような代替の実施形態では、１つまたは複数の接続部品５０２，５０４，５０６，５０８は、追加の電気部品を含まない。他のこのような実施形態では、１つまたは複数の接続部品５０２，５０４，５０６，５０８は、例えば、限定ではないが、抵抗器、コンデンサ、インダクタ、および本明細書に記載されるように接続部品５０２，５０４，５０６，５０８を機能させることができる任意の他の受動電気部品に埋め込まれたおよび／またはその上に形成された１つまたは複数の集積受動デバイス（ＩＰＤ）を含む。
さらに、例示的な実施形態では、接続部品５０２，５０４，５０６，５０８は、ケイ素から製造され、１つまたは複数の再配線層３３４（および活性表面）を含む。あるいは、接続部品５０２，５０４，５０６，５０８は、本明細書に記載されるように接続部品５０２，５０４，５０６，５０８を機能させることができる任意の材料、例えば、限定ではないが、ガラス、セラミック、有機材料、ゲルマニウム、ヒ化ガリウム、リン化インジウム、および炭化ケイ素から製造される。再配線層３３４により、例えばはんだマイクロバンプ３１０に対応する位置にある論理ダイ３０８の電気接続点またはピン（図示せず）が接続部品５０２，５０４，５０６，５０８上の他の位置で利用可能になる。したがって、再配線層３３４は、論理ダイ３０８の電気接続点またはピンを接続部品５０２，５０４，５０６，５０８上の好ましい位置に配線することを容易にして、論理ダイ３０８上の異なる位置から接続部品５０２，５０４，５０６，５０８上の類似および／または隣接位置へのボンディングを可能にし、これによりＩＣデバイス５００の組み立てが簡単になる。
図３および図５を参照すると、論理ダイ３０８およびメモリダイ３１２は、はんだマイクロバンプ３１４を介して互いに直接結合され、垂直に集積され、すなわち、メモリダイ３１２は論理ダイ３０８の下に垂直に配置される。より具体的には、メモリダイ３１２は、論理ダイ３０８がメモリダイ３１２を覆うように、論理ダイ３０８とパッケージ基板３０２との間に垂直に配置される。このような実施形態では、メモリダイ３１２は、接続部品５０２，５０４，５０６，５０８によって画定されるキャビティ５２４内に配置され、論理ダイ３０８は、メモリダイ３１２と完全に重なる。あるいは、論理ダイ３０８は、メモリダイ３１２と部分的にのみ重なる。
例示的な実施形態では、論理ダイ３０８は、複数のはんだマイクロバンプ３１０を介して接続部品５０２，５０４，５０６，５０８に直接結合される。接続部品５０２，５０４，５０６，５０８は、再配線層５３４上に形成された１つまたは複数のワイヤボンディングパッド５２６を含む。ボンディングパッド５２６は、再配線層５３４上に形成された電気回路（図示せず）および／または接続部品５０２，５０４，５０６，５０８の１つまたは複数のビルドアップ層（図示せず）内に形成された内部回路３２８を介して、少なくとも１つのはんだマイクロバンプ３１０に電気的に接続される。したがって、電気信号（図示せず）が論理ダイ３０８から１つまたは複数のワイヤボンディングパッド５２６に伝送される。少なくともいくつかの既知のインターポーザとは対照的に、接続部品５０２，５０４，５０６，５０８はシリコン貫通ビアを有さず、それによって接続部品５０２，５０４，５０６，５０８を製造する複雑さおよび製造コストの低減を容易にすることに留意されたい。
例示的な実施形態では、接続部品ボンディングパッド５２６および基板ボンディングパッド３３０は、配線３３２を介して電気的に一緒に結合される。これにより、論理ダイ３０８を基板３０２に直接接続することが容易になる。本明細書で説明するように、配線３３２は、例えば、限定ではないが、金、アルミニウム、銅、およびそれらの合金から製造される。配線３３２を介して基板３０２に論理ダイ３０８を結合することにより、ＩＣデバイス５００を他の電気デバイスおよび／または回路（図示せず）に結合するための費用効果が高く柔軟な技術が容易になる。
図６は、単一の３Ｄパッケージ構造内に形成されたＩＣデバイス６００の概略平面図である。図３および図６を参照すると、例示的な実施形態では、ＩＣデバイス６００は、本明細書で説明されるように、ＩＣデバイス３００および５００と実質的に同様に製造される。例えば、ＩＣデバイス６００は、パッケージ基板３０２と、少なくとも１つの論理ダイ３０８と、少なくとも１つのメモリダイ３１２とを含む。しかし、ＩＣデバイス３００および５００それぞれに関して本明細書で説明される単一接続部品３０４または略矩形形状の接続部品５０２，５０４，５０６，５０８とは対照的に、ＩＣデバイス６００は、１つまたは複数の「Ｌ字型」接続部品、例えば図６に示すような接続部品６０２および６０４を含む。接続部品６０２および６０４は、複数のはんだマイクロバンプ３０６を介してパッケージ基板３０２に結合される。論理ダイ３０８は、パッケージ基板３０２に対向する接続部品６０２および６０４上に配置され、接続部品６０２および６０４に結合される。論理ダイ３０８は、複数のはんだマイクロバンプ３１０を介して接続部品６０２および６０４に直接結合される。
例示的な実施形態では、接続部品６０２および６０４は、論理ダイ３０８の周囲に配置された個別の部品であり、メモリダイ３１２を受け入れるためのキャビティ６２４をその間に画定する。図６に示すように、接続部品６０２および６０４は、略矩形形状のキャビティ６２４を画定するように配置される。論理ダイ３０８およびメモリダイ３１２は、メモリダイ３１２が論理ダイ３０８とパッケージ基板３０２との間に垂直に配置されるように、それぞれに直接結合される。このような実施形態では、メモリダイ３１２は、接続部品６０２および６０４によって画定されたキャビティ６２４内に配置され、論理ダイ３０８はメモリダイ３１２と完全に重なる。あるいは、論理ダイ３０８は、メモリダイ３１２と部分的にのみ重なる。
例示的な実施形態では、図３および図６に示すように、論理ダイ３０８は、複数のはんだマイクロバンプ３１０を介して接続部品６０２および６０４に直接結合される。接続部品６０２および６０４は、再配線層６３４上に形成された１つまたは複数のワイヤボンディングパッド６２６を含む。ボンディングパッド６２６は、再配線層６３４上に形成された電気回路（図示せず）および／または接続部品６０２および６０４の１つまたは複数のビルドアップ層（図示せず）内に形成された内部回路３２８を介して、少なくとも１つのはんだマイクロバンプ３１０に電気的に接続される。したがって、電気信号（図示せず）が論理ダイ３０８から１つまたは複数のワイヤボンディングパッド６２６に伝送される。少なくともいくつかの既知のインターポーザとは対照的に、接続部品６０２および６０４はシリコン貫通ビアを有さず、それによって接続部品６０２および６０４を製造する複雑さおよび製造コストの低減を容易にすることに留意されたい。
さらに、例示的な実施形態では、接続部品ボンディングパッド６２６および基板ボンディングパッド３３０は、配線３３２を介して電気的に一緒に結合される。これにより、論理ダイ３０８を基板３０２に直接接続することが容易になる。本明細書で説明するように、配線３３２は、例えば、限定ではないが、金、アルミニウム、銅、およびそれらの合金から製造される。配線３３２を介して基板３０２に論理ダイ３０８を結合することにより、ＩＣデバイス６００を他の電気デバイスおよび／または回路（図示せず）に結合するための費用効果が高く柔軟な技術が容易になる。
さらに、例示的な実施形態では、接続部品６０２および６０４は、接続部品３０４および／または接続部品５０２，５０４，５０６，５０８と実質的に同じ方法で形成される。例えば、接続部品６０２および６０４は、ケイ素から製造され、１つまたは複数の再配線層６３４を含む。あるいは、接続部品６０２および６０４は、本明細書に記載されるように接続部品６０２および６０４を機能させることができる任意の材料、例えば、限定ではないが、ガラス、セラミック、有機材料、ゲルマニウム、ヒ化ガリウム、リン化インジウム、および炭化ケイ素から製造される。さらに、いくつかの実施形態では、１つまたは複数の接続部品６０２および６０４は、能動接続部品であり、例えば、限定ではないが、トランジスタ、信号増幅器、信号フィルタ、および本明細書で説明されるように１つまたは複数の相互接続部品６０２および６０４を機能させることができる任意の他の能動電気部品に埋め込まれたおよび／またはその上に形成された１つまたは複数の能動電気部品を含む。他の実施形態では、接続部品６０２および６０４のうちの１つまたは複数は受動インターポーザであり、すなわち、接続部品６０２および６０４は追加の電気部品を含まない。いくつかのこのような実施形態では、１つまたは複数の接続部品６０２および６０４は、例えば、限定ではないが、抵抗器、コンデンサ、インダクタ、および本明細書で説明されるように接続部品６０２および６０４を機能させることができる任意の他の受動電気部品に埋め込まれたおよび／またはその上に形成された１つまたは複数の集積受動デバイス（ＩＰＤ）を含む。
図７は、図３に示す例示的なＩＣデバイス３００のような、単一の３Ｄパッケージ構造を有するＩＣデバイスを形成する例示的な方法７００のフロー図である。図３～図６を参照すると、例示的な方法７００は、接続部品中に画定されたキャビティ３２４を有する少なくとも１つの接続部品、例えば接続部品３０４を形成するステップ７０２を含む。追加的または代替的に、方法７００は、複数の接続部品、例えば、接続部品５０２，５０４，５０６，５０８ならびに／または接続部品６０２および６０４を別々に形成するステップ７０４と、それらの間にキャビティ（例えば、それぞれキャビティ５２４または６２４）を画定するために、複数の接続部品５０２，５０４，５０６，５０８ならびに／または接続部品６０２および６０４を基板３０２などの基板上に配置するステップ７０６とを含む。各接続部品３０４，５０２，５０４，５０６，５０８ならびに／または接続部品６０２および６０４は、それぞれ再配線層３３４，５３４、または６３４上に形成された１つまたは複数のワイヤボンディングパッド（例えば、ワイヤボンディングパッド３２６，５２６，または６２６）を含む。さらに、基板３０２は、基板３０２の活性表面３３１上に形成された１つまたは複数のワイヤボンディングパッド３３０を含む。
例示的な実施形態では、方法７００はまた、少なくとも１つの接続部品を基板３０２に結合するステップ７０８を含む。追加的または代替的に、少なくとも１つの接続部品を結合するステップ７０８の動作は、接着結合、はんだマイクロバンプ３０６、および本明細書に記載されるようにＩＣデバイス３００を機能させることができる他の任意の電気的または非電気的結合プロセスを介して少なくとも１つの接続部品を基板３０２にボンディングするステップ７１０をさらに含む。
いくつかの実施形態では、方法７００は、メモリダイ３１２が少なくとも１つの接続部品によって画定されたキャビティ内に配置されるように、複数のはんだマイクロバンプ３２２を介して少なくとも１つのメモリダイ３１２を基板３０２に電気的に結合するステップ７１２を含む。このような一実施形態では、少なくとも１つのメモリダイ３１２を基板３０２に電気的に結合するステップ７１２は、メモリダイ３１２の活性表面３１６を基板３０２に電気的に結合するステップ７１４を含む。代替の実施形態では、少なくとも１つのメモリダイ３１２を基板３０２に電気的に結合するステップ７１２の動作は、複数のはんだマイクロバンプ３２２を介して複数のＴＳＶ３２０を基板３０２に電気的に結合するステップ７１６、すなわちメモリダイ３１２の非活性表面を基板３０２に結合するステップを含む。
例示的な実施形態では、方法７００は、論理ダイ３０８をメモリダイ３１２および接続部品の少なくとも一部に電気的に結合するステップ７１８をさらに含む。例えば、論理ダイ３０８は、複数のはんだマイクロバンプ３１４を介してメモリダイ３１２に結合される。さらに、論理ダイ３０８は、複数のはんだマイクロバンプ３１０を介して少なくとも１つの接続部品に結合される。一実施形態では、論理ダイ３０８は、メモリダイ３１２の全体を覆う。代替の実施形態では、論理ダイ３０８は、メモリダイ３１２を部分的にのみ覆う。
さらに、方法７００は、配線３３２を介して基板ボンディングパッド３３０に接続部品のボンディングパッド、例えばパッド３２６，５２６，または６２６を電気的に結合するステップ７２０を含む。これにより、論理ダイ３０８を基板３０２に電気的に結合することが容易になる。
上述の接続部品の実施形態および方法、少なくともいくつかの既知のＩＣデバイスと比較して、熱的に有利な構成、改善された熱放散、ならびに複雑さおよび製造コストの低減を伴うＩＣデバイスの作製を可能にする。具体的には、開示された接続部品の実施形態は、少なくとも１つの電力消費が低減された部品、例えばメモリダイ（またはメモリダイスタック）を受け入れるように構成されたキャビティを含む。キャビティは、メモリダイを論理ダイおよびＩＣパッケージ基板に電気的に結合し、その間にメモリダイを垂直に配置することを容易にする。これにより、電気的相互接続の数が減少するために典型的には論理ダイの上部に配置されたメモリダイが、論理ダイ接続を論理ダイに直接結合し、残りの接続を基板上の他の回路に結合することが可能になる。さらに、このような構成は、論理ダイ内にＴＳＶが形成される必要性を低減および／または排除し、それにより、論理ダイのサイズおよび複雑さを低減する。接続部品は、論理ダイがワイヤボンド（例えば、ボールボンディング、ウェッジボンディング、およびコンプライアントボンディング）を介して基板上の回路に電気的に接続することを可能にし、それにより、メモリダイ内に形成されたＴＳＶが論理ダイからの電気信号を渡す必要性を低減および／または排除する。また、具体的には、接続部品は、本明細書に記載されたＩＣデバイスを製造する複雑さ、時間、およびコストを低減することを容易にする。
本明細書で説明される方法、システム、および装置の例示的な技術的効果は、（ａ）論理ダイをパッケージ構造の外側に（メモリダイと基板との間に挟まれているのに対して）配置して、優れた熱管理とそれに伴う性能向上を導くこと、（ｂ）論理ダイの複雑さを低減する（すなわち、ＴＳＶを低減または排除する）ことにより、製造コストを低減すること、および（ｃ）ワイヤボンディングされた接続部品をさらに使用することにより、ＩＣデバイスの全体コストを低減することの少なくとも１つを含む。
３Ｄ積層ダイのためのキャビティを画定する接続部品および方法の例示的な実施形態は、詳細に上述されている。キャビティを有する接続部品およびそのような接続部品を使用する方法は、本明細書で説明される特定の実施形態に限定されるものではなく、システムの構成要素および／または方法の動作は、本明細書に記載される他の構成要素および／または動作とは独立して別個に利用されてもよい。例えば、例示的な実施形態は、積層集積回路デバイスを使用するように現在構成されている多くの他のアプリケーションに関連して実施され、利用され得る。
本開示のさまざまな実施形態の具体的な特徴がいくつかの図面には示されており、他の図面には示されていないが、これは単に便宜上のものである。本開示の原理によれば、図面の任意の特徴は、他の任意の図面の任意の特徴と組み合わせて参照および／または請求することができる。
本明細書は最良の形態を含む実施形態を開示するため、および、あらゆるデバイスまたはシステムを製作し、ならびに使用し、およびあらゆる組込方法を実行することを含む任意の当業者が実施形態を実施することを可能にするための例を用いる。開示の特許可能な範囲は、特許請求の範囲によって定義され、当業者が想到するその他の実施例を含むことができる。このような他の実施例が請求項の字義通りの文言と異ならない構造要素を有する場合、または、それらが請求項の字義通りの文言と実質的な差異がない等価な構造要素を含む場合には、このような他の実施例は特許請求の範囲内であることを意図している。
［実施態様１］
基板（１０８、２１４、３０２）と、
接続部品（３０４）を通して画定されたキャビティ（３２４、５２４、６２４）を含む接続部品（３０４）であって、前記接続部品（３０４）は前記基板（１０８、２１４、３０２）に結合されている、接続部品（３０４）と、
前記キャビティ（３２４、５２４、６２４）内に配置された少なくとも１つのメモリダイ（１０４、２０４、３１２）であって、前記少なくとも１つのメモリダイ（１０４、２０４、３１２）は前記基板（１０８、２１４、３０２）に電気的に結合されている、少なくとも１つのメモリダイ（１０４、２０４、３１２）と、
前記少なくとも１つのメモリダイ（１０４、２０４、３１２）および前記接続部品（３０４）の少なくとも一部にわたって延在する論理ダイ（１０２、２０２、３０８）であって、前記少なくとも１つの論理ダイ（１０２、２０２、３０８）は前記接続部品（３０４）および前記少なくとも１つのメモリダイ（１０４、２０４、３１２）に電気的に結合され、前記接続部品（３０４）はシリコン貫通ビアを有さず、前記接続部品（３０４）は前記基板（１０８、２１４、３０２）に電気的に結合されている、論理ダイ（１０２、２０２、３０８）と
を備えた、集積回路（ＩＣ）デバイス（１００、２００、３００、５００、６００）。
［実施態様２］
前記接続部品（３０４）が、少なくとも１つのワイヤボンディングパッド（３２６、３３０、５２６、６２６）を含む再配線層（３３４、５３４、６３４）を備え、前記接続部品（３０４）は、少なくとも１つのワイヤボンドを介して前記基板（１０８、２１４、３０２）に電気的に結合されている、実施態様１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様３］
前記少なくとも１つのメモリダイ（１０４、２０４、３１２）が活性表面（３１６、３１８、３３１）を含み、前記活性表面（３１６、３１８、３３１）は前記基板（１０８、２１４、３０２）に面し、前記論理ダイ（１０２、２０２、３０８）とは反対の方向に面する、実施態様１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様４］
前記少なくとも１つのメモリダイ（１０４、２０４、３１２）が活性表面（３１６、３１８、３３１）を含み、前記活性表面（３１６、３１８、３３１）は前記論理ダイ（１０２、２０２、３０８）に面し、前記基板（１０８、２１４、３０２）とは反対の方向に面する、実施態様１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様５］
前記接続部品（３０４）が受動接続部品である、実施態様１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様６］
前記受動接続部品が、その中に埋め込まれた少なくとも１つの受動部品を備える、実施態様５に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様７］
前記受動部品が、抵抗器、コンデンサ、およびインダクタのうちの１つまたは複数を備える、実施態様６に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様８］
前記接続部品（３０４）が能動接続部品である、実施態様１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様９］
前記能動接続部品が、その中に埋め込まれた少なくとも１つの能動電気部品を備える、実施態様８に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様１０］
前記能動電気部品が、トランジスタ、信号増幅器、および信号フィルタのうちの１つまたは複数を備える、実施態様９に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様１１］
第１の活性表面（３１６、３１８、３３１）を有する基板（１０８、２１４、３０２）であって、前記第１の活性表面（３１６、３１８、３３１）は複数の基板ボンディングパッド（３３０）を含む、基板（１０８、２１４、３０２）と、
前記第１の活性表面（３１６、３１８、３３１）に結合された複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）であって、前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）は前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）の間にキャビティ（３２４、５２４、６２４）を画定するように構成され、前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）の各接続部品は、前記第１の活性表面（３１６、３１８、３３１）とは反対側の第２の活性表面（３１６、３１８、３３１）を有し、前記第２の活性表面（３１６、３１８、３３１）の各々は少なくとも１つの接続部品ボンディングパッド（３２６、５２６、６２６）を含む、複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）と、
前記キャビティ（３２４、５２４、６２４）内に配置され、前記第１の活性表面（３１６、３１８、３３１）に電気的に結合された少なくとも１つのメモリダイ（１０４、２０４、３１２）と、
前記第２の活性表面（３１６、３１８、３３１）および前記少なくとも１つのメモリダイ（１０４、２０４、３１２）にそれぞれ結合された論理ダイ（１０２、２０２、３０８）であって、前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）はシリコン貫通ビアを有さず、前記少なくとも１つの接続部品ボンディングパッド（３２６、５２６、６２６）の各々は、前記複数の基板ボンディングパッド（３３０）の１つの基板ボンディングパッドに電気的に結合されている、論理ダイ（１０２、２０２、３０８）と
を備えた、集積回路（ＩＣ）デバイス（１００、２００、３００、５００、６００）。
［実施態様１２］
前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）の少なくとも１つの接続部品が受動接続部品である、実施態様１１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様１３］
前記少なくとも１つの受動接続部品が、その中に埋め込まれた少なくとも１つの受動部品を備える、実施態様１２に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様１４］
前記少なくとも１つの受動部品が、抵抗器、コンデンサ、およびインダクタのうちの１つまたは複数を備える、実施態様１３に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様１５］
前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）の少なくとも１つの接続部品が能動接続部品である、実施態様１１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様１６］
前記能動接続部品が、その中に埋め込まれた少なくとも１つの能動電気部品を備える、実施態様１５に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様１７］
前記能動電気部品が、トランジスタ、信号増幅器、および信号フィルタのうちの１つまたは複数を備える、実施態様１６に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
［実施態様１８］
３Ｄパッケージ構造を有するＩＣデバイス（１００、２００、３００、５００、６００）を形成する方法（７００）であって、
シリコン貫通ビアを含まない接続部品（３０４）を形成するステップであって、前記接続部品（３０４）は、前記接続部品（３０４）を通して画定されたキャビティ（３２４、５２４、６２４）と、接続部品ボンディングパッド（３２６、５２６、６２６）を含む再配線層（３３４、５３４、６３４）とを備える、ステップと、
前記接続部品（３０４）を基板（１０８、２１４、３０２）に結合するステップであって、前記基板（１０８、２１４、３０２）は基板ボンディングパッド（３３０）を含む、ステップと、
メモリダイ（１０４、２０４、３１２）が前記キャビティ（３２４、５２４、６２４）内に配置されるように、少なくとも１つのメモリダイ（１０４、２０４、３１２）を前記基板（１０８、２１４、３０２）に結合するステップと、
前記メモリダイ（１０４、２０４、３１２）および前記接続部品（３０４）の少なくとも一部にわたって論理ダイ（１０２、２０２、３０８）を延在させるステップと、
前記論理ダイ（１０２、２０２、３０８）を前記メモリダイ（１０４、２０４、３１２）および前記接続部品（３０４）の前記少なくとも一部に電気的に結合するステップと、
前記接続部品ボンディングパッド（３２６、５２６、６２６）を前記基板ボンディングパッド（３３０）に電気的に結合するステップと
を含む、方法（７００）。
［実施態様１９］
前記接続部品（３０４）を形成するステップが、複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）を別々に形成するステップを含み、前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）の各接続部品は接続部品ボンディングパッド（３２６、５２６、６２６）を含み、前記接続部品（３０４）を基板（１０８、２１４、３０２）に結合するステップが、
前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）の間にキャビティ（３２４、５２４、６２４）を画定するために、前記基板（１０８、２１４、３０２）上の前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）を配置するステップと、
前記複数の接続部品（５０２、５０４、５０６、５０８、６０２、６０４）を前記基板（１０８、２１４、３０２）に結合するステップと
を含む、実施態様１８に記載の方法（７００）。
［実施態様２０］
前記少なくとも１つのメモリダイ（１０４、２０４、３１２）を前記基板（１０８、２１４、３０２）に結合するステップが、
前記メモリダイ（１０４、２０４、３１２）の第１の表面を前記基板（１０８、２１４、３０２）に電気的に結合するステップと、
前記メモリダイ（１０４、２０４、３１２）に形成された複数のシリコン貫通ビアを介して前記メモリダイ（１０４、２０４、３１２）の第２の表面を前記基板（１０８、２１４、３０２）に電気的に結合するステップであって、前記第２の表面は前記第１の表面に対向している、ステップと
を含む、実施態様１８に記載の方法（７００）。
１００ ＩＣデバイス
１０２ 論理ダイ
１０４ メモリダイ
１０６ ＴＳＶ
１０８ パッケージ基板
１１０ はんだマイクロバンプ
１１２ はんだマイクロバンプ
２００ ＩＣデバイス
２０２ 論理ダイ
２０４ メモリダイ
２０６ インターポーザ
２０８ はんだマイクロバンプ
２１０ はんだマイクロバンプ
２１２ ＴＳＶ
２１４ パッケージ基板
２１６ はんだマイクロバンプ
３００ ＩＣデバイス
３０２ パッケージ基板
３０４ 接続部品
３０６ はんだマイクロバンプ
３０８ 論理ダイ
３１０ はんだマイクロバンプ
３１２ メモリダイ
３１４ はんだマイクロバンプ
３１６ 活性表面
３１８ 活性表面
３２０ ＴＳＶ
３２２ はんだマイクロバンプ
３２４ キャビティ
３２６ 接続部品ボンディングパッド、ワイヤボンディングパッド
３２８ 内部回路
３３０ ワイヤボンディングパッド、基板ボンディングパッド
３３１ 活性表面
３３２ 配線
３３４ 再配線層
５００ ＩＣデバイス
５０２ 接続部品
５０４ 接続部品
５０６ 接続部品
５０８ 接続部品
５２４ キャビティ
５２６ 接続部品ボンディングパッド、ワイヤボンディングパッド
５３４ 再配線層
６００ ＩＣデバイス
６０２ 接続部品
６０４ 接続部品
６２４ キャビティ
６２６ 接続部品ボンディングパッド、ワイヤボンディング
６３４ 再配線層
７００ 方法
７０２ 形成ステップ
７０４ 形成ステップ
７０６ 配置ステップ
７０８ 結合ステップ
７１０ ボンディングステップ
７１２ 結合ステップ
７１４ 電気的結合ステップ
７１６ 電気的結合ステップ
７１８ 電気的結合ステップ
７２０ 電気的結合ステップ

Claims (5)

  1. 基板（１０８、２１４、３０２）と、
    接続部品（３０４）を通して画定されたキャビティ（３２４、５２４、６２４）を含む接続部品（３０４）であって、前記接続部品（３０４）は前記基板（１０８、２１４、３０２）に結合されている、接続部品（３０４）と、
    前記キャビティ（３２４、５２４、６２４）内に配置された少なくとも１つのメモリダイ（１０４、２０４、３１２）であって、前記少なくとも１つのメモリダイ（１０４、２０４、３１２）は前記基板（１０８、２１４、３０２）に電気的に結合されている、少なくとも１つのメモリダイ（１０４、２０４、３１２）と、
    前記少なくとも１つのメモリダイ（１０４、２０４、３１２）および前記接続部品（３０４）の少なくとも一部にわたって延在する論理ダイ（１０２、２０２、３０８）であって、前記少なくとも１つの論理ダイ（１０２、２０２、３０８）は前記接続部品（３０４）および前記少なくとも１つのメモリダイ（１０４、２０４、３１２）に電気的に結合され、前記接続部品（３０４）はシリコン貫通ビアを有さず、前記接続部品（３０４）は前記基板（１０８、２１４、３０２）に電気的に結合されている、論理ダイ（１０２、２０２、３０８）と
    を備えた、集積回路（ＩＣ）デバイス（１００、２００、３００、５００、６００）であって、
    前記少なくとも１つのメモリダイ（１０４、２０４、３１２）が活性表面（３１６、３１８、３３１）を含み、前記活性表面（３１６、３１８、３３１）は前記論理ダイ（１０２、２０２、３０８）に面し、前記基板（１０８、２１４、３０２）とは反対の方向に面する、
    集積回路（ＩＣ）デバイス（１００、２００、３００、５００、６００）。
  2. 前記接続部品（３０４）が、少なくとも１つのワイヤボンディングパッド（３２６、３３０、５２６、６２６）を含む再配線層（３３４、５３４、６３４）を備え、前記接続部品（３０４）は、少なくとも１つのワイヤボンドを介して前記基板（１０８、２１４、３０２）に電気的に結合されている、請求項１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
  3. 前記接続部品（３０４）が受動接続部品である、請求項１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
  4. 前記接続部品（３０４）が能動接続部品である、請求項１に記載のＩＣデバイス（１００、２００、３００、５００、６００）。
  5. ３Ｄパッケージ構造を有するＩＣデバイス（１００、２００、３００、５００、６００）を形成する方法（７００）であって、
    シリコン貫通ビアを含まない接続部品（３０４）を形成するステップであって、前記接続部品（３０４）は、前記接続部品（３０４）を通して画定されたキャビティ（３２４、５２４、６２４）と、接続部品ボンディングパッド（３２６、５２６、６２６）を含む再配線層（３３４、５３４、６３４）とを備える、ステップと、
    前記接続部品（３０４）を基板（１０８、２１４、３０２）に結合するステップであって、前記基板（１０８、２１４、３０２）は基板ボンディングパッド（３３０）を含む、ステップと、
    メモリダイ（１０４、２０４、３１２）が前記キャビティ（３２４、５２４、６２４）内に配置されるように、少なくとも１つのメモリダイ（１０４、２０４、３１２）を前記基板（１０８、２１４、３０２）に結合するステップと、
    前記メモリダイ（１０４、２０４、３１２）および前記接続部品（３０４）の少なくとも一部にわたって論理ダイ（１０２、２０２、３０８）を延在させるステップと、
    前記論理ダイ（１０２、２０２、３０８）を前記メモリダイ（１０４、２０４、３１２）および前記接続部品（３０４）の前記少なくとも一部に電気的に結合するステップと、
    前記接続部品ボンディングパッド（３２６、５２６、６２６）を前記基板ボンディングパッド（３３０）に電気的に結合するステップと
    を含む、方法（７００）。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804115B2 (en) * 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10541153B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
BR112020018429A2 (pt) 2018-03-16 2020-12-29 AGC Inc. Unidade de antena, vidro de janela fixado à unidade de antena e corpo de correspondência
DE102019117844A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltung-package und verfahren
KR102564324B1 (ko) 2018-10-15 2023-08-07 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US11152333B2 (en) * 2018-10-19 2021-10-19 Micron Technology, Inc. Semiconductor device packages with enhanced heat management and related systems
US10727215B1 (en) 2019-01-30 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device with logic signal routing through a memory die and methods of making the same
US11482529B2 (en) 2019-02-27 2022-10-25 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
US11139270B2 (en) * 2019-03-18 2021-10-05 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
US12079475B1 (en) 2019-05-31 2024-09-03 Kepler Computing Inc. Ferroelectric memory chiplet in a multi-dimensional packaging
US12086410B1 (en) 2019-05-31 2024-09-10 Kepler Computing Inc. Ferroelectric memory chiplet in a multi-dimensional packaging with I/O switch embedded in a substrate or interposer
US11152343B1 (en) 2019-05-31 2021-10-19 Kepler Computing, Inc. 3D integrated ultra high-bandwidth multi-stacked memory
CN112151527A (zh) * 2019-06-28 2020-12-29 西部数据技术公司 包括分叉存储器模块的高容量半导体器件
CN112542445A (zh) * 2019-09-05 2021-03-23 芯盟科技有限公司 半导体结构及其形成方法和芯片及其形成方法
TWI715257B (zh) 2019-10-22 2021-01-01 欣興電子股份有限公司 晶片封裝結構及其製作方法
US11855043B1 (en) 2021-05-06 2023-12-26 Eliyan Corporation Complex system-in-package architectures leveraging high-bandwidth long-reach die-to-die connectivity over package substrates
US11527277B1 (en) 2021-06-04 2022-12-13 Kepler Computing Inc. High-density low voltage ferroelectric memory bit-cell
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
US11842986B1 (en) * 2021-11-25 2023-12-12 Eliyan Corporation Multi-chip module (MCM) with interface adapter circuitry
US11841815B1 (en) 2021-12-31 2023-12-12 Eliyan Corporation Chiplet gearbox for low-cost multi-chip module applications
US12108609B1 (en) 2022-03-07 2024-10-01 Kepler Computing Inc. Memory bit-cell with stacked and folded planar capacitors
US20230395134A1 (en) 2022-06-03 2023-12-07 Kepler Computing Inc. Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell
US12058874B1 (en) 2022-12-27 2024-08-06 Eliyan Corporation Universal network-attached memory architecture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013501380A (ja) 2009-08-06 2013-01-10 ラムバス・インコーポレーテッド 高性能メモリ用およびロジック用パッケージ半導体デバイス
WO2013069192A1 (ja) 2011-11-10 2013-05-16 パナソニック株式会社 半導体装置
JP2013243183A (ja) 2012-05-18 2013-12-05 Renesas Electronics Corp 半導体装置
JP2015507843A (ja) 2011-12-22 2015-03-12 インテル・コーポレーション ウィンドウインタポーザを有する３ｄ集積回路パッケージ

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239484B1 (en) * 1999-06-09 2001-05-29 International Business Machines Corporation Underfill of chip-under-chip semiconductor modules
US6678167B1 (en) * 2000-02-04 2004-01-13 Agere Systems Inc High performance multi-chip IC package
TWI331391B (en) 2007-03-20 2010-10-01 Siliconware Precision Industries Co Ltd Stackable semiconductor device and fabrication method thereof
US7635914B2 (en) * 2007-05-17 2009-12-22 Texas Instruments Incorporated Multi layer low cost cavity substrate fabrication for pop packages
KR100871382B1 (ko) 2007-06-26 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
US7847382B2 (en) * 2009-03-26 2010-12-07 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US20110024899A1 (en) * 2009-07-28 2011-02-03 Kenji Masumoto Substrate structure for cavity package
US9385095B2 (en) * 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
CN102169875B (zh) * 2010-02-26 2013-04-17 台湾积体电路制造股份有限公司 半导体装置及其制造方法
US8519537B2 (en) * 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8618654B2 (en) * 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
US8304881B1 (en) * 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
WO2013004836A1 (en) 2011-07-06 2013-01-10 Imec Test access architecture for interposer-based 3d die stacks
US9269646B2 (en) 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
US8766441B2 (en) * 2012-03-14 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for solder on slot connections in package on package structures
US9348385B2 (en) 2012-07-09 2016-05-24 L. Pierre deRochement Hybrid computing module
US9065722B2 (en) 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
US9263370B2 (en) 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9535831B2 (en) 2014-01-10 2017-01-03 Advanced Micro Devices, Inc. Page migration in a 3D stacked hybrid memory
US10056267B2 (en) * 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9536814B2 (en) 2014-02-24 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Die stacking apparatus and method
US9190399B2 (en) * 2014-03-06 2015-11-17 International Business Machines Corporation Thermally enhanced three-dimensional integrated circuit package
US9269700B2 (en) * 2014-03-31 2016-02-23 Micron Technology, Inc. Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods
US9401353B2 (en) 2014-08-08 2016-07-26 Qualcomm Incorporated Interposer integrated with 3D passive devices
TWI594341B (zh) * 2015-01-19 2017-08-01 神盾股份有限公司 指紋辨識裝置封裝及其製造方法
US9780079B2 (en) * 2015-04-30 2017-10-03 Micron Technology, Inc. Semiconductor die assembly and methods of forming thermal paths
US9748212B2 (en) * 2015-04-30 2017-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Shadow pad for post-passivation interconnect structures
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013501380A (ja) 2009-08-06 2013-01-10 ラムバス・インコーポレーテッド 高性能メモリ用およびロジック用パッケージ半導体デバイス
WO2013069192A1 (ja) 2011-11-10 2013-05-16 パナソニック株式会社 半導体装置
JP2015507843A (ja) 2011-12-22 2015-03-12 インテル・コーポレーション ウィンドウインタポーザを有する３ｄ集積回路パッケージ
JP2013243183A (ja) 2012-05-18 2013-12-05 Renesas Electronics Corp 半導体装置

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