JP2013243183A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の信号通信の高速化に対応する。
【解決手段】パッケージ基板３上にマイコンチップ１が搭載され、かつマイコンチップ１の主面１ａから裏面１ｂに貫通させて形成された開口部１ｃを介して、この開口部１ｃの周囲に配列されたマイコンチップ１の内輪パッド１ｅを近傍のパッケージ基板３の端子に電気的に接続する。これにより、チップサイズを大きくすることなくマイコンチップ１の電極パッド数を増やすことができ、ＢＧＡ６において信号通信のロスを減らして信号の高速化に対応させることができる。
【選択図】図２

Description

本発明は、半導体装置技術に関し、例えば高速信号通信に対応した半導体チップを有する半導体装置に適用して有効な技術に関するものである。
開口部が形成された枠状半導体チップの構造が、例えば特開２００６−２４５２２６号公報（特許文献１）に開示されている。
特開２００６−２４５２２６号公報
近年、ＬＳＩ(Large Scale Integration、半導体) の微細化製造プロセスがもたらす高集積化のおかげで、ＬＳＩを使った電子機器は、小型化、多機能化、高速化等の高性能化が進んだ。しかしながら、ＬＳＩの発熱（高速動作、リーク電流増）や配線における信号遅延などの問題もあり、更なる微細化は、技術的限界が見えてきている。
このような２次元微細化の限界を打破する技術として、３次元実装技術の研究開発が進んでいる。３次元実装は、ＬＳＩチップを縦方向に複数積層することで、２次元平面で面積に対して、更なる実装密度、機能・性能向上を図るものである。
また、システムによってはさらにＩＯピンの数が多いＬＳＩが要求されたり、実装ボード上での高密度な信号配線、高速信号通信が求められる。今後、電子機器は更なる小型化、高性能化および低消費電力化が求められ、実装ボード（システム）の高密度化（半導体、ＬＳＩ部品の増加）や、実装ボードの内部の配線本数が激増し、実装ボードの配線層数を増やさざるを得なくなっている。
これらの解決として、ＳＩＰ（System In Package)などの３次元実装技術の開発が進められている。特にＴＳＶ（Through Silicon Via)などのＬＳＩ上に貫通電極を形成する研究開発が進んでいる。
この３次元実装技術の鍵は、これら積層された複数のＬＳＩチップ間の電気信号をどう結線するかという結線技術にある。いままで金属線を使ったワイヤボンディングが主流であり、今後も当分継続される技術であるが、近年になり、金属、貴金属などの資源の高騰、あるいはこれら資源入手困難な状況が将来予測される。
この代替技術として、ワイヤボンディングの配線スペースを無くし、無線でデータ通信を行う非接触通信方法や、あるいはワイヤボンディングの配線スペースを減らすため、より短い配線で有線接続する方法として、シリコン貫通電極を使った実装技術（以下、ＴＳＶ技術とも呼ぶ）の研究開発がある。特にＴＳＶ技術は３次元実装技術の中で、実用化のための研究開発が進んでいる。
しかしながら、ＴＳＶ技術は、実用的コスト面で一般的な製品適用まではまだ時間が必要と思われる。
そこで、これまでは、一般的な製造プロセスで製造された半導体チップの形状（矩形または正方形）での積層技術・実装方法が取られていた。特に半導体ウエハのダイシング技術により、チップ形状が制限されていた。
このため、矩形または正方形の平面形状による（面積効率重視）製造チップをベースとした実装方法として、ＳＩＰやＴＳＶの技術研究、開発が進められていた。また、半導体チップの周辺部（周縁部）にはボンディングパッドを並べたレイアウトがなされ、あるいは実装形態により半導体チップの中央部にボンディングパッドが並べられ、ＳＩＰなどに組み上げられている。
前述のＳＩＰでは、ワイヤボンディングのための貴金属（例えばＡｕ）を多量に使用し、組み立て後テスティングなどで組み合せた複数のチップのうち、１つでも不良が発生した場合は不良品として取り除かれる。ＴＳＶも同様に各積層されたレイヤのうち、１つのレイヤで不良や接触不良があった場合は不良品として取り除かれる。
また、ＴＳＶを用いて作られるＬＳＩは前工程の作業工程も長く、生産効率が良いとは言えない。
近年、汎用的なマイコンチップの設計において、例えばチップサイズの９０ｎｍ化が進められている。ここで、図７９の比較例は、１３０ｎｍサイズのマイコンチップ５０をシュリンクする際の概念図である。１３０ｎｍサイズのマイコンチップ５０の実装領域５１の面積（斜線部）を１００％とすると、シュリンクによって実装領域５２の面積（斜線部）を約６０％にすることができる。
ところが、マイコンチップ５０では、一定数のＩＯピンの数を想定して設計を行うため、ロジック部、メモリ部などを含めた面積を単に縮小することは可能であるが、パッド５０ａの数がネックとなって結果的にチップサイズを小さくすることができない。つまり、必要なＩＯ数（パッド数）によって必然的にチップのトータルの面積が決まってしまう（余剰面積が出てくる）ため、チップサイズを小さくすることができない。
そこで、このような場合に周辺部のパッド５０ａのみでパッド数を増やそうとすると、ワイヤボンディングにおいて、基板側などでチップから距離が遠い位置のボンディングパッドに接続しなければならないワイヤが増え、その結果、信号にロスが発生し、信号通信の高速化に対応することができない。
本願において開示される実施の形態の目的は、半導体装置の信号通信の高速化に対応することができる技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態の半導体装置は、主面の周縁部に沿って配列された複数の第１電極パッドと、主面の開口部の周囲に沿って配列された複数の第２電極パッドとを有する半導体チップが配線基板に搭載され、半導体チップの複数の第２電極パッドは、半導体チップの開口部の内側に配置された配線基板の複数の端子に、複数の第２導体部材によって電気的に接続されている。
本願において開示される代表的な実施の形態によって得られる効果を簡単に説明すれば、以下のとおりである。
半導体装置の信号通信の高速化に対応することができる。
実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図および拡大部分断面図である。 図２の構造に搭載された半導体チップの構造の一例を示す平面図である。 図１の半導体装置の要部の基本構造の一例を示す斜視図である。 図４の基本構造における配線基板と半導体チップの組み付けの一例を示す斜視図、凸部の断面図および平面図である。 図５の構造に用いられる半導体チップの構造の一例を示す平面図である。 図５の構造に用いられる配線基板の構造の一例を示す平面図である。 図４の基本構造の凸部と基板角部の関係の一例を示す斜視図である。 図４の基本構造における配線基板の配線の引き回しの一例を示す平面図である。 図１の半導体装置の内部構造と凸部上のワイヤリングの一例を示す断面図および部分平面図である。 図１０の凸部における端子レイアウトの一例を示す平面図である。 図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の配線基板における配線の引き回しの一例を示す平面図である。 図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の基本構造の構成の一部を示す断面図である。 図１の半導体装置の基本構造の構成の一部を示す断面図である。 図１の半導体装置の基本構造の構成の一部を示す断面図である。 実施の形態２の半導体装置の構造の一例を封止体を除去して示す斜視図である。 図１８の構造における配線基板と半導体チップとインターポーザ基板の組み付けの一例を示す斜視図である。 図１９の構造における最上段のインターポーザ基板の裏面の構造の一例を示す斜視図である。 図１８の半導体装置の要部の基本構造の一例を示す斜視図である。 図１８の半導体装置の要部の基本構造の一例を示す断面図である。 図１８の半導体装置の構造の一例を封止体を透過して示す平面図である。 図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２３の半導体装置における配線基板と半導体チップとインターポーザ基板の組み付けの一例を示す断面図である。 図２３の半導体装置の要部の構造の一例を示す断面図である。 図２６のＣ部の構造の一例を拡大して示す拡大部分断面図である。 実施の形態２の半導体装置に用いられる種々のインターポーザ基板の構造の一例を示す断面図である。 実施の形態２のインターポーザ基板の上面の構造の一例を示す斜視図である。 図２９のインターポーザ基板の裏面の構造の一例を示す斜視図である。 図２９のインターポーザ基板の内部の構造の一例を示す断面図および裏面図である。 実施の形態２のインターポーザ基板の上面の構造の一例を示す斜視図である。 図３２のインターポーザ基板の裏面の構造の一例を示す斜視図である。 図３２のインターポーザ基板の内部の構造の一例を示す断面図および裏面図である。 実施の形態２のインターポーザ基板の上面の構造の一例を示す斜視図である。 図３５のインターポーザ基板の裏面の構造の一例を示す斜視図である。 図３５のインターポーザ基板の内部の構造の一例を示す断面図および裏面図である。 実施の形態２の第１変形例のインターポーザ基板の上面の構造を示す斜視図である。 図３８のインターポーザ基板の裏面の構造を示す斜視図である。 図３８のインターポーザ基板の内部の構造を示す断面図および裏面図である。 実施の形態２の第２変形例の半導体装置の要部の構造を示す断面図である。 実施の形態２の第３変形例の半導体装置の要部の構造を示す断面図である。 実施の形態２の第４変形例の半導体チップの構造を示す平面図である。 実施の形態２の第５変形例の半導体チップの構造を示す平面図である。 実施の形態２の第６変形例の半導体チップの構造を示す平面図である。 実施の形態２の第７変形例の半導体チップの構造を示す平面図である。 実施の形態２の第８変形例の半導体チップの構造を示す平面図である。 実施の形態２の第９変形例の半導体装置の要部の構造を封止体を除去して示す斜視図である。 図４８の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。 実施の形態３の半導体装置の構造の基本思想を示す概念図である。 実施の形態３の半導体装置のシステム構成の思想の一例を示す概念図である。 実施の形態３の半導体装置のシステム構成の一例を示す概念図である。 図５２の半導体装置に積層される半導体チップの共通電極の配置の一例を示す平面図である。 実施の形態３の半導体装置の基本構造における配線基板と半導体チップの組み付けの一例を示す斜視図、凸部の断面図および平面図である。 図５４の構造に用いられる半導体チップの構造の一例を示す平面図である。 図５４の構造に用いられる配線基板の構造の一例を示す平面図である。 実施の形態３の半導体装置の要部の基本構造の一例を示す斜視図である。 図５７の半導体装置の要部の基本構造の一例を示す断面図である。 実施の形態３のインターポーザ基板の上面の構造の一例を示す斜視図である。 図５９のインターポーザ基板の裏面の構造の一例を示す斜視図である。 図５９のインターポーザ基板の内部の構造の一例を示す断面図および裏面図である。 実施の形態３の第１変形例の半導体装置の構造を封止体を除去して示す断面図である。 実施の形態３の第２変形例の半導体装置の要部の構造を封止体を除去して示す斜視図である。 図６３の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。 実施の形態３の第３変形例の半導体装置の要部の構造を封止体を除去して示す斜視図である。 図６５の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。 実施の形態３の第４変形例の半導体装置の要部の構造を封止体を除去して示す斜視図である。 図６７の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。 実施の形態３の第５変形例の半導体装置の要部の構造を封止体を除去して示す斜視図である。 図６９の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。 実施の形態３の第６変形例の半導体装置の要部の構造を封止体を除去して示す斜視図である。 図７１の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。 実施の形態３の第７変形例の半導体装置の構造を封止体を除去して示す断面図である。 実施の形態３の第８変形例の半導体装置の構造を封止体を除去して示す断面図である。 実施の形態４の半導体装置の構造の一例を示す平面図である。 図７５のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図７５の半導体装置の要部の構造の一例を示す断面図である。 図７７のＫ部の構造の一例を拡大して示す拡大部分断面図である。 比較例のチップシュリンク時のチップサイズの比較概念図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
図１は実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図および拡大部分断面図、図３は図２の構造に搭載された半導体チップの構造の一例を示す平面図、図４は図１の半導体装置の要部の基本構造の一例を示す斜視図である。また、図５は図４の基本構造における配線基板と半導体チップの組み付けの一例を示す斜視図、凸部の断面図および平面図、図６は図５の構造に用いられる半導体チップの構造の一例を示す平面図、図７は図５の構造に用いられる配線基板の構造の一例を示す平面図である。
さらに、図８は図４の基本構造の凸部と基板角部の関係の一例を示す斜視図、図９は図４の基本構造における配線基板の配線の引き回しの一例を示す平面図、図１０は図１の半導体装置の内部構造と凸部上のワイヤリングの一例を示す断面図および部分平面図である。また、図１１は図１０の凸部における端子レイアウトの一例を示す平面図、図１２は図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１３は図１の半導体装置の配線基板における配線の引き回しの一例を示す平面図、図１４は図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
本実施の形態１の半導体装置は、図１および図２に示すように、配線が形成されたパッケージ基板３（配線基板）上に半導体チップが搭載された半導体パッケージであり、本実施の形態１では、パッケージ基板３の下面側に外部接続端子となる複数の半田ボール（ボール電極）７が格子状に設けられたＢＧＡ（Ball Grid Array)６を一例として取り上げて説明する。
また、本実施の形態１では、半導体チップがコントロールチップであるマイコンチップ１の場合を説明するが、前記半導体チップは、マイコンチップ１に限定されるものではない。
ＢＧＡ６の構成について説明すると、チップ搭載面である上面（第１面）３ａを有するパッケージ基板３と、前記上面３ａにダイボンド材５を介して搭載されたマイコンチップ（第１半導体チップ）１と、マイコンチップ１とパッケージ基板３を電気的に接続する複数の金属ワイヤ２と、パッケージ基板３の上面３ａと反対側の下面（第２面）３ｂに設けられた複数の半田ボール７とを有している。
また、図２に示すように、パッケージ基板３の上面３ａには、マイコンチップ１や複数の金属ワイヤ２を封止し、かつ封止用樹脂から成る封止体４が形成されている。前記封止用樹脂は、例えば熱硬化性のエポキシ樹脂などである。
さらに、パッケージ基板３は、複数の配線と、前記複数の配線に電気的に接続され、かつ上面３ａに形成された複数のボンディングパッド（端子）３ｃと、下面３ｂに形成された複数のランド３ｄを有している。なお、複数のボンディングパッド３ｃは、図１に示すように、パッケージ基板３の四角形の上面３ａにおいてマイコンチップ１の外側の領域すなわち周縁部に設けられている。
また、パッケージ基板３の下面３ｂ側においてその表面には保護膜であるソルダレジスト膜３ｆが形成されており、図２の拡大断面図に示すように、各ランド３ｄにおいて、外部接続端子である半田ボール７が接続される箇所のみが露出するようにその周囲全体をソルダレジスト膜３ｆが覆っている。さらに、各ランド３ｄの表面にはＮｉ膜３ｄａが形成されており、このＮｉ膜３ｄａに半田ボール７が接続されている。
また、マイコンチップ１は、例えばシリコンから成り、平面視が四角形の主面（第１主面）１ａと、その反対側の裏面（第１裏面）１ｂと、主面１ａから裏面１ｂまで貫通する図２に示す開口部１ｃとを有している。開口部１ｃは、本実施の形態１では、その平面視が四角形であるが、特に四角形に限定されるものではない。
さらに、本実施の形態１のマイコンチップ１は、その主面１ａの周縁部に沿って配列された複数の外輪パッド（第１電極パッド）１ｄと、主面１ａの開口部１ｃの周囲に沿って配列された複数の内輪パッド（第２電極パッド）１ｅと、図６に示すような平面視において複数の外輪パッド１ｄと複数の内輪パッド１ｅの間に形成された内部回路とを有している。前記内部回路は、例えばＣＰＵ（Central Processing Unit)回路１ｇ、メモリ回路１ｈ、専用ロジック回路１ｉおよび電源回路１ｊなどである。
本実施の形態１のマイコンチップ１は、図３に示すように距離Ａにおいて外輪パッド１ｄを一辺に最大１３個設けており、周縁部全体として４８個設けている。加えて、開口部１ｃの周囲の距離Ｂにおいて一辺に最大６個の内輪パッド１ｅを設けており、開口部１ｃの周囲全体として２０個の内輪パッド１ｅを設けている。すなわち、単純に周縁部に４８個の電極パッドが設けられた半導体チップと比較すると、本実施の形態１のマイコンチップ１では２０個の電極パッド数を増やすことができる。
また、図５および図７に示すように、本実施の形態１のパッケージ基板３の上面３ａには、その中央部に凸部（第１凸部）３ｇが形成されており、凸部３ｇに図３および図６のマイコンチップ１の開口部１ｃを嵌め込むことにより、図１、図２および図４に示すパッケージ構造を形成することができる。言い換えると、マイコンチップ１の開口部１ｃにパッケージ基板３の凸部３ｇが配置されている。
なお、パッケージ基板３の凸部３ｇには、図５の断面図および平面図に示すように、その上面３ｈおよび下面３ｉのそれぞれに複数の電極（端子）３ｊ，３ｋが形成されており、上面３ｈの複数の電極３ｊと下面３ｉの複数の電極３ｋとがそれぞれ内部に設けられた複数の貫通配線（貫通電極）３ｍによって電気的に接続されている。
さらに、図２に示すように、パッケージ基板３の上面３ａにおける凸部３ｇの高さは、マイコンチップ１の厚さと同じである。
これにより、本実施の形態１のＢＧＡ６では、図１、図２および図４に示すように、マイコンチップ１の複数の外輪パッド（第１電極パッド）１ｄは、パッケージ基板３の複数の端子のうち、マイコンチップ１より外側に配置された複数のボンディングパッド（端子）３ｃに、それぞれ複数の金属ワイヤ（第１導体部材）２ａによって電気的に接続されている。
一方、マイコンチップ１の複数の内輪パッド（第２電極パッド）１ｅは、パッケージ基板３の複数の端子のうち、マイコンチップ１の開口部１ｃの内側に配置されたパッケージ基板３の凸部３ｇの上面３ｈの複数の電極３ｊに、それぞれ複数の金属ワイヤ（第２導体部材）２ｂによって電気的に接続されている。
なお、金属ワイヤ２ａ，２ｂは、例えば金（Ａｕ）線、もしくは銅（Ｃｕ）線などである。
また、図２に示すパッケージ基板３の凸部３ｇの上面３ｈの平面視の形状と、マイコンチップ１の開口部１ｃの平面視の形状は、図６および図７に示すように、例えば両者とも四角形であり同じである。厳密には、開口部１ｃの平面視の大きさが、凸部３ｇの平面視の大きさより僅かに大きくなっている。
したがって、パッケージ基板３にマイコンチップ１を搭載する際に、パッケージ基板３の凸部３ｇにマイコンチップ１の開口部１ｃを嵌め込むことにより、凸部３ｇがマイコンチップ載置時の案内を行うとともに、位置合わせも行うことができる。つまり、マイコンチップ１をパッケージ基板３上に載置する際のマイコンチップ１の載置方向（回転方向）も決めることができる。すなわち、マイコンチップ１の開口部１ｃが位置合わせ部となって、パッケージ基板３の上面３ａでのマイコンチップ１の位置を決めることができる。
その結果、パッケージ基板３上にマイコンチップ１を高精度に、かつ容易に位置合わせをして搭載することができる。
次に、図８および図９は、それぞれのＢ部に示すように、図７のパッケージ基板３の凸部３ｇの複数の電極３ｊを電源・ＧＮＤ用の共通電極として用いた場合である。すなわち、凸部３ｇの複数の電極３ｊを電源・ＧＮＤ用の共通電極として用いる場合、図１１と図１２に示すように、凸部３ｇでは、その上面３ｈと下面３ｉのそれぞれの電極３ｊ，３ｋが貫通配線３ｍで接続されている。さらに、図１０に示すように、上面３ｈの電極３ｊとマイコンチップ１の内輪パッド１ｅとを金属ワイヤ２ｂで電気的に接続し、かつ下面３ｉ（図１２参照）の電極３ｋとパッケージ基板３の下面３ｂのランド３ｄとを内部配線３ｅによって電気的に接続する。その際、図１３のＣ部に示すパッケージ基板３の角部のボンディングパッド３ｃを使用せずにマイコンチップ１の内輪パッド１ｅを電源・ＧＮＤ用として用いる。
これにより、図１４に示すように、パッケージ基板３の内部配線３ｅによって図１２の凸部３ｇの下面３ｉの電極３ｋとパッケージ基板３の下面３ｂの電源・ＧＮＤ用のランド３ｄとを電気的に接続することにより、図１３のＣ部（角部）のボンディングパッド３ｃにはワイヤボンディングを行うことなく、ＢＧＡ６を組み立てることができる。
その結果、図９に示すように、信号線のワイヤボンディング（領域Ｓのボンディングパッド３ｃに対するワイヤボンディング）における複数の金属ワイヤ２ａそれぞれの長さを均等化することができる。これにより、ＢＧＡ組み立て時の特性変動を抑えることができる。
ここで、図１５〜図１７は、それぞれ図１の半導体装置の基本構造の構成の一部を示す断面図である。図１５に示すように、パッケージ基板３と凸部３ｇとの接合は、圧着などで行われ、これにより、凸部３ｇの下面３ｉの複数の電極３ｋのそれぞれと、パッケージ基板３の上面３ａの中央の凹部３ｐに形成された複数のボンディングパッド３ｎとが電気的に接続される。すなわち、パッケージ基板３の上面３ａの中央の凹部３ｐに凸部３ｇを搭載することで、凸部３ｇの下面３ｉの複数の電極３ｋと、パッケージ基板３の上面３ａの凹部３ｐの複数のボンディングパッド３ｎとが電気的に接続される。
また、図１６および図１７に示すように、パッケージ基板３の凸部３ｇにマイコンチップ１の開口部１ｃを配置することでマイコンチップ１のパッケージ基板３への搭載を行う。その際、予めパッケージ基板３の上面３ａにダイボンド材５を塗布しておき、そこにマイコンチップ１を載置して、パッケージ基板３にダイボンド材５を介して固着することが好ましい。
なお、マイコンチップ１の開口部１ｃは、レーザダイシングによって形成することができる。
このように本実施の形態１のＢＧＡ６では、マイコンチップ１の中央部に開口部１ｃが形成され、この開口部１ｃの周囲に内輪パッド１ｅを設けることにより、マイコンチップ１の電極パッドの数を増やしている。
さらに、マイコンチップ１に形成された開口部１ｃを介して、この開口部１ｃの周囲に配列されたマイコンチップ１の内輪パッド１ｅが、その近傍（開口部１ｃの内側に配置された凸部３ｇの電極３ｊ）のパッケージ基板３のボンディングパッド３ｎに電気的に接続されている。
すなわち、マイコンチップ１に形成された開口部１ｃを介して、マイコンチップ１の内輪パッド１ｅがその近傍のパッケージ基板３のボンディングパッド３ｎに電気的に接続されるため、これにより、信号通信をロスさせることなく、マイコンチップ１の電極パッド数を増やすことができる。
言い換えると、マイコンチップ１内の開口部１ｃを介してマイコンチップ１の電極パッドを近傍のボンディングパッド３ｎに電気的に接続することができ、チップサイズを大きくすることなく、マイコンチップ１の電極パッド数を増やすことができる。
これにより、ＢＧＡ６において信号通信のロスを減らして信号の高速化に対応させることができる。
（実施の形態２）
図１８は実施の形態２の半導体装置の構造の一例を封止体を除去して示す斜視図、図１９は図１８の構造における配線基板と半導体チップとインターポーザ基板の組み付けの一例を示す斜視図、図２０は図１９の構造における最上段のインターポーザ基板の裏面の構造の一例を示す斜視図である。また、図２１は図１８の半導体装置の要部の基本構造の一例を示す斜視図、図２２は図１８の半導体装置の要部の基本構造の一例を示す断面図、図２３は図１８の半導体装置の構造の一例を封止体を透過して示す平面図である。さらに、図２４は図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２５は図２３の半導体装置における配線基板と半導体チップとインターポーザ基板の組み付けの一例を示す断面図、図２６は図２３の半導体装置の要部の構造の一例を示す断面図、図２７は図２６のＣ部の構造の一例を拡大して示す拡大部分断面図である。
本実施の形態２の半導体装置は、実施の形態１の基本構造を用いて、半導体チップを複数枚積層したものである。本実施の形態２では、前記半導体装置の一例として、パッケージ基板３上に第１半導体チップ（ここではマイコンチップ１）を搭載し、この第１半導体チップであるマイコンチップ１上にさらに第２半導体チップ（ここではメモリチップ８）および第３半導体チップ（ここではメモリチップ９）を積層したＳＩＰ型のＢＧＡ１３を取り上げて説明する。
まず、前記ＢＧＡ１３の基本構造について説明する。
図１８および図１９は、図２３および図２４に示す本実施の形態２のＢＧＡ１３の基本構造を示すものであり、パッケージ基板３上に第１半導体チップであるマイコンチップ１が搭載され、このマイコンチップ１上に中間インターポーザ（インターポーザ基板）１０を介して第２半導体チップであるメモリチップ８が積層され、さらにメモリチップ８上に中間インターポーザ（インターポーザ基板）１１を介して第３半導体チップであるメモリチップ９が積層されている。また、メモリチップ９上には上部インターポーザ（インターポーザ基板）１２が搭載されている。
なお、マイコンチップ１は、実施の形態１の基本構造と同様に、複数の金属ワイヤ２ａによってパッケージ基板３と電気的に接続されている。
また、メモリチップ８，９は、マイコンチップ１によって制御される。
さらに、図１９に示すように、マイコンチップ１と同様に、メモリチップ８，９には、それぞれ開口部８ｃ，９ｃが形成され、メモリチップ８の開口部８ｃが中間インターポーザ１０上の凸部（第２凸部）１０ｇに嵌め込まれ、さらに、メモリチップ９の開口部９ｃが中間インターポーザ１１上の凸部１１ｇに嵌め込まれている。
また、最上段の上部インターポーザ１２には、図２０に示すように、その下面１２ｂの周縁部に複数の外輪パッド１２ｃが設けられ、さらに図１９のメモリチップ９の開口部９ｃに対応した領域に沿って図２０に示す複数の内輪パッド１２ｄが設けられている。また、複数の内輪パッド１２ｄの内側の領域にも複数の電極１２ｆが設けられている。ただし、図１９に示すように上部インターポーザ１２の上面１２ａには端子は設けられていない。
また、図２１に示すように、第１半導体チップであるマイコンチップ１上には中間インターポーザ１０が搭載されるため、図２２に示すように第１半導体チップであるマイコンチップ１の主面１ａ上には、中間インターポーザ１０の影になるシャドウエリアＤが形成される。
したがって、第１半導体チップであるマイコンチップ１の主面１ａにおいて、その周縁部に設けられた複数の外輪パッド（第１パッド電極）１ｄは、パッケージ基板３とのワイヤボンディングが行える程度のスペースが確保された領域に形成されている。
また、第１半導体チップであるマイコンチップ１の主面１ａには、ワイヤボンディングが行われる複数の外輪パッド１ｄのさらに内側に、中間インターポーザ１０の下面側の複数の端子と電気的に接続する複数の外輪パッド１ｆが設けられている。
次に、図２３および図２４に示す本実施の形態２のＢＧＡ１３の詳細構造について説明する。
図２３に示すように、第１半導体チップであるマイコンチップ１の複数の外輪パッド１ｄと、パッケージ基板３の複数のボンディングパッド３ｃとは、それぞれ複数の金属ワイヤ（第１導体部材）２ａによって電気的に接続されている。
また、図２４に示すように、ＢＧＡ１３においても、パッケージ基板３上に積層された複数のチップとインターポーザ基板、および複数の金属ワイヤ２ａは、封止用樹脂から成る封止体４によって樹脂封止されている。
図２５に示すように、中央部の開口部１ｃに凸部３ｇが配置された第１半導体チップであるマイコンチップ１上に中間インターポーザ１０が配置される。凸部３ｇの上面３ｈには、複数の電極３ｊが形成されている。
ここで、中間インターポーザ１０は、上面（第３面）１０ａとその反対側の下面（第４面）１０ｂとを有し、上面１０ａの中央部には複数の電極（端子）１０ｆが形成されている。一方、下面１０ｂには、その中央部に複数の電極（端子）１０ｆａが形成され、また、複数の電極１０ｆａの周囲に複数の内輪パッド１０ｄが形成され、さらに、下面１０ｂの周縁部に複数の外輪パッド１０ｃが形成されている。
また、中間インターポーザ１０では、その上面１０ａの電極１０ｆは、下面１０ｂの電極１０ｆａあるいは外輪パッド１０ｃと内部配線（配線部）１０ｅによって電気的に接続されている。さらに、下面１０ｂの内輪パッド１０ｄは、下面１０ｂの電極１０ｆａと内部配線１０ｅによって電気的に接続されている。
これにより、中間インターポーザ１０の外輪パッド１０ｃは、第１半導体チップであるマイコンチップ１の外輪パッド１ｆと半田バンプ１４を介して電気的に接続され、中間インターポーザ１０の内輪パッド１０ｄは、第１半導体チップであるマイコンチップ１の内輪パッド１ｅと半田バンプ１４を介して電気的に接続される。さらに、中間インターポーザ１０の電極１０ｆａは、凸部３ｇの上面３ｈの電極３ｊと半田バンプ１５を介して電気的に接続される。
また、中間インターポーザ１０の上面１０ａには凸部１０ｇが搭載され、凸部１０ｇの下面１０ｉの電極１０ｋと中間インターポーザ１０の上面１０ａの電極１０ｆとが半田バンプ１５を介して電気的に接続されている。
また、第２半導体チップであるメモリチップ８は、その開口部８ｃが凸部１０ｇに嵌め込まれ、これにより、第２半導体チップであるメモリチップ８の位置合わせが行われて中間インターポーザ１０上に搭載される。つまり、第２半導体チップであるメモリチップ８の裏面（第２裏面）８ｂが中間インターポーザ１０の上面１０ａと対向するように搭載される。
また、中間インターポーザ１１は、その上面１１ａに予め凸部１１ｇが搭載された構造のインターポーザ基板（凸部一体型）であり、凸部１１ｇの下面１１ｉの複数の電極１１ｋが上面１１ａの複数の電極１１ｆと電気的に接続されている。
さらに、中間インターポーザ１１では、その下面１１ｂの外輪パッド１１ｃは、第２半導体チップであるメモリチップ８の主面（第２主面）８ａの外輪パッド８ｄと半田バンプ１４を介して電気的に接続され、下面１１ｂの内輪パッド１１ｄは、第２半導体チップであるメモリチップ８の内輪パッド８ｅと半田バンプ１４を介して電気的に接続される。さらに、下面１１ｂの複数の電極１１ｆａは、凸部１０ｇの上面１０ｈの複数の電極１０ｊと半田バンプ１５を介して電気的に接続されている。
なお、中間インターポーザ１１においても、その上面１１ａの電極１１ｆは、下面１１ｂの電極１１ｆａあるいは外輪パッド１１ｃと内部配線（配線部）１１ｅによって電気的に接続されている。さらに、下面１１ｂの内輪パッド１１ｄは、下面１１ｂの電極１１ｆａと内部配線１１ｅによって電気的に接続されている。
また、第３半導体チップであるメモリチップ９は、その開口部９ｃが凸部１１ｇに嵌め込まれ、これにより、第３半導体チップであるメモリチップ９の位置合わせが行われて中間インターポーザ１１上に搭載される。つまり、第３半導体チップであるメモリチップ９の裏面９ｂが中間インターポーザ１１の上面１１ａと対向するように搭載される。
また、第３半導体チップであるメモリチップ９上には上部インターポーザ１２が搭載される。上部インターポーザ１２においても、その下面１２ｂの外輪パッド１２ｃは、第３半導体チップであるメモリチップ９の主面９ａの外輪パッド９ｄと半田バンプ１４を介して電気的に接続され、下面１２ｂの内輪パッド１２ｄは、第３半導体チップであるメモリチップ９の内輪パッド９ｅと半田バンプ１４を介して電気的に接続される。さらに、下面１２ｂの複数の電極１２ｆは、凸部１１ｇの上面１１ｈの複数の電極１１ｊと半田バンプ１５を介して電気的に接続される。
なお、上部インターポーザ１２においては、その上面１２ａには電極が形成されていない（片面インターポーザ基板）。したがって、下面１２ｂの電極１２ｆは、下面１２ｂの外輪パッド１２ｃと内部配線（配線部）１２ｅによって電気的に接続されており、さらに、下面１２ｂの内輪パッド１２ｄも、同じく下面１２ｂの電極１２ｆと内部配線１２ｅによって電気的に接続されている。
また、図２６に示すように、第２半導体チップであるメモリチップ８および第３半導体チップであるメモリチップ９は、それぞれ接着材１６によって下段のインターポーザ基板に固着されている。第１半導体チップであるマイコンチップ１を固着しているダイボンド材５とともに、接着材１６は、各チップの緩和層の機能も備えている。
したがって、第１半導体チップであるマイコンチップ１および第２半導体チップであるメモリチップ８，第３半導体チップであるメモリチップ９のそれぞれの厚さは、各凸部３ｇ，１０ｇ，１１ｇの厚さより小さくする必要があり、ダイボンド材５および接着材１６と半田（図２５の半田バンプ１４，１５）の厚さを考慮した厚さにする。
なお、図２７の拡大図に示すように、凸部（またはインターポーザ基板）とインターポーザ基板（または凸部）の半田接続部は、それぞれ保護膜１０ｍ，１１ｍから露出する電極１０ｊ上、１１ｆａ上のそれぞれのＮｉ膜１０ｎとＮｉ膜１１ｎとが半田バンプ１５によって半田接続されている。
本実施の形態２の図２３および図２４に示すＢＧＡ１３では、図２５に示すように、第１半導体チップであるマイコンチップ１の開口部１ｃに配置される凸部３ｇと、第２半導体チップであるメモリチップ８の開口部８ｃに配置される凸部１０ｇと、第３半導体チップであるメモリチップ９の開口部９ｃに配置される凸部１１ｇとが、各凸部３ｇ，１０ｇ，１１ｇ内にそれぞれ形成された複数の貫通配線３ｍ，１０ｐ，１１ｐを介して電気的に接続されている。
すなわち、これらの貫通配線３ｍ，１０ｇ，１１ｇを電源・ＧＮＤ用電極などの共通電極として用いることにより、１段目のマイコンチップ１から最上段の第３半導体チップであるメモリチップ９までの電源・ＧＮＤ用電極を共通端子化することができ、ＢＧＡ１３の外部接続端子である半田ボール７への電源・ＧＮＤ用の接続配線数を減らしてピン数の増加を抑制することができる。
ここでは、第１半導体チップをマイコンチップ、第２半導体チップをメモリチップ、第３半導体チップもメモリチップで説明したが、チップの種類や積層する順番は特に制限されるものではない。特に、カスタムＳｏＣの開発では、マイコンやメモリの仕様は早々に決定されるが、周辺回路、クロック、電源回路、専用回路等の仕様は顧客のシステム仕様に依存し、カスタム性が強い。そこで、例えば第１半導体チップをこのカスタム仕様で開発するカスタムチップとし、第２半導体チップをマイコンチップ、第３半導体チップをメモリとする事で第２半導体チップ、第３半導体チップは標準製品を利用する事が可能となる。これによりカスタムＳｏＣ開発に比べ、設計開発コスト削減、ＳＩＰ組立てによる開発期間短縮等が可能となる。また、顧客の仕様変更があった場合、マイコンコアの変更、メモリ容量増減がマイナーチェンジ（各チップの入替えのみ）可能となる。
次に図２８〜図４０を用いて本実施の形態２のＢＧＡ１３に用いられる各インターポーザ基板の構造について説明する。
図２８は実施の形態２の半導体装置に用いられる種々のインターポーザ基板の構造の一例を示す断面図、図２９は実施の形態２のインターポーザ基板の上面の構造の一例を示す斜視図、図３０は図２９のインターポーザ基板の裏面の構造の一例を示す斜視図、図３１は図２９のインターポーザ基板の内部の構造の一例を示す断面図および裏面図である。また、図３２は実施の形態２のインターポーザ基板の上面の構造の一例を示す斜視図、図３３は図３２のインターポーザ基板の裏面の構造の一例を示す斜視図、図３４は図３２のインターポーザ基板の内部の構造の一例を示す断面図および裏面図である。さらに、図３５は実施の形態２のインターポーザ基板の上面の構造の一例を示す斜視図、図３６は図３５のインターポーザ基板の裏面の構造の一例を示す斜視図、図３７は図３５のインターポーザ基板の内部の構造の一例を示す断面図および裏面図である。また、図３８は実施の形態２の第１変形例のインターポーザ基板の上面の構造を示す斜視図、図３９は図３８のインターポーザ基板の裏面の構造を示す斜視図、図４０は図３８のインターポーザ基板の内部の構造を示す断面図および裏面図である。
まず、図２８の４つのインターポーザ基板のうち、Ｉ１は図２５の上部インターポーザ１２であり、Ｉ３は図２５の中間インターポーザ１０であり、Ｉ４は図２５の中間インターポーザ１１（凸部一体型）であり、さらにＩ２は、Ｉ１の上部インターポーザ１２の変形例であり、上部インターポーザ１２において両面に電極（端子）が設けられた構造である。
図２９〜図３１に示すインターポーザ基板は、図２５の上部インターポーザ１２であり、片面（ここでは、下面１２ｂ）のみに電極（端子）が設けられている基板であり、下面１２ｂの中央部に複数の電極１２ｆが設けられ、さらにその周囲に複数の内輪パッド１２ｄおよび周縁部に複数の外輪パッド１２ｃが設けられている。
そこで、図３１に示すように、外輪パッド１２ｃと、電極１２ｆもしくは内輪パッド１２ｄとが内部配線（配線部）１２ｅを介して電気的に接続され、内輪パッド１２ｄと電極１２ｆも内部配線１２ｅを介して電気的に接続されている。
図３２〜図３４に示すインターポーザ基板は、図２５の中間インターポーザ１０であり、両面に電極（端子）が設けられている基板である。上面１０ａの中央部に複数の電極１０ｆが設けられ、一方、下面１０ｂの中央部に複数の電極１０ｆａが設けられ、さらにその周囲に複数の内輪パッド１０ｄおよび周縁部に複数の外輪パッド１０ｃが設けられている。
そこで、図３４に示すように、外輪パッド１０ｃと上面１０ａの電極１０ｆとが内部配線１０ｅを介して電気的に接続され、また、内輪パッド１０ｄと下面１０ｂの電極１０ｆａとが内部配線１０ｅを介して電気的に接続され、さらに、上面１０ａの電極１０ｆと下面１０ｂの電極１０ｆａとが内部配線１０ｅを介して電気的に接続されている。
なお、図３２〜図３４の中間インターポーザ１０は、両面に端子が形成されているため、上面１０ａに電子部品を搭載するなどして上部インターポーザ基板として使用することも可能である。
図３５〜図３７に示すインターポーザ基板は、図２５の凸部一体型の中間インターポーザ１１であり、予め上面１１ａの中央部に凸部１１ｇが搭載された基板である。上面１１ａの中央部に複数の電極１１ｆが設けられ、一方、下面１１ｂの中央部に複数の電極１１ｆａが設けられ、さらにその周囲に複数の内輪パッド１１ｄおよび周縁部に複数の外輪パッド１１ｃが設けられている。
そこで、図３７に示すように、外輪パッド１１ｃと上面１１ａの電極１１ｆとが内部配線１１ｅを介して電気的に接続され、また、内輪パッド１１ｄと下面１１ｂの電極１１ｆａとが内部配線１１ｅを介して電気的に接続され、さらに、上面１１ａの電極１１ｆと下面１１ｂの電極１１ｆａとが内部配線１１ｅを介して電気的に接続されている。
また、凸部１１ｇの上面１１ｈの複数の電極１１ｊのそれぞれは、凸部１１ｇの下面１１ｉ（図２５参照）の複数の電極１１ｋのそれぞれと貫通配線１１ｐを介して電気的に接続されている。
図３８〜図４０（第１変形例）に示すインターポーザ基板は、図２５の中間インターポーザ１０においてその内部配線１０ｅに、図４０に示すコンデンサ（Ｃ）、コイル（Ｌ）、抵抗（Ｒ）などの薄膜の受動部品（パッシブ部品）１０ｑが接続されたものである。
これにより、基板やＢＧＡ１３のパッケージサイズを変えることなく、ＢＧＡ１３の電気特性を向上させることができる。
なお、図３８〜図４０の中間インターポーザ１０においても、両面に端子が形成されているため、上部インターポーザ基板として使用することも可能である。
次に、本実施の形態２の他の変形例について説明する。
図４１は実施の形態２の第２変形例の半導体装置の要部の構造を示す断面図、図４２は実施の形態２の第３変形例の半導体装置の要部の構造を示す断面図である。また、図４３は実施の形態２の第４変形例、図４４は第５変形例、図４５は第６変形例、図４６は第７変形例、図４７は第８変形例のそれぞれの半導体チップの構造を示す平面図である。さらに、図４８は実施の形態２の第９変形例の半導体装置の要部の構造を封止体を除去して示す斜視図、図４９は図４８の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。
図４１の第２変形例は、Ｄ部に示すように、最上段のインターポーザ基板に、両面に端子が形成された基板（図２８のＩ２またはＩ３のインターポーザ基板）を用いた場合であり、例えば最上段に上部インターポーザ１２を使用してその上面１２ａの電極１２ｆを、樹脂封止前にテスト端子として使用するものである。
これにより、樹脂封止を行う前に良品／不良品の選別検査を行って、不良品を選別するとともに良品に交換することで、組み立て完了後のＢＧＡ１３の歩留りを向上させることができる。
また、図４２の第３変形例は、図４１の構造に対して最上段のインターポーザ基板（上部インターポーザ１２）を取り付けずに、メモリチップ９の内輪パッド９ｅと凸部１１ｇの上面１１ｈの電極１１ｊとを金属ワイヤ２で電気的に接続するものである。
この場合、メモリチップ９の外輪パッド９ｄ（Ｅ部、Ｇ部）や凸部１１ｇの上面１１ｈの電極１１ｊ（Ｆ部）を、図４１の構造と同様に、樹脂封止前にテスト端子として使用することができる。
これにより、樹脂封止を行う前に良品／不良品の選別検査を行って、不良品を選別するとともに良品に交換することで、組み立て完了後のＢＧＡ１３の歩留りを向上させることができる。
次に、図４３〜図４７に示す変形例について説明する。図４３〜図４７に示す変形例は、積層する半導体チップの搭載時の位置合わせ手段（位置合わせ部）について説明するものであり、ここでは、マイコンチップ１を一例として取り上げて説明するが、メモリチップ８，９についても全く同様である。
まず、図４３に示す第４変形例は、マイコンチップ１の平面視の形状を長方形にするものである。すなわち、マイコンチップ１の主面１ａが、対向する２つの短辺（Ａ）と対向する２つの長辺（Ｂ）から成るものであり、これにより、主面１ａが正方形の場合に比べてチップ積層時の位置合わせを容易にすることができる。
また、図４４に示す第５変形例は、マイコンチップ１の主面１ａの平面視の形状が長方形であるとともに、開口部１ｃの平面視の形状も短辺（Ｃ）と長辺（Ｄ）から成る長方形とするものである。この場合にも、開口部１ｃの平面視の形状が長方形であることにより、チップ積層時の位置合わせをさらに容易に行うことができる。
また、図４５に示す第６変形例は、マイコンチップ１の開口部１ｃの平面視の形状の一部にテーパ部（位置合わせ部、Ｈ部）１ｋを設けたものである。
さらに、図４６に示す第７変形例は、マイコンチップ１の主面１ａの平面視の形状の一部にテーパ部（位置合わせ部、Ｈ部）１ｍを設けたものである。
また、図４７に示す第８変形例は、マイコンチップ１に開口部１ｃの他に別の開口部（位置合わせ部、Ｈ部）１ｎを設けたものである。すなわち、２つの開口部１ｃ，１ｎが形成されている。
これら図４５〜図４７の変形例においても、テーパ部１ｋ，１ｍや開口部１ｎが形成されたことにより、マイコンチップ１のチップ積層時の回転方向等の方向決めなどを容易に行うことができ、チップ積層時の位置合わせをさらに容易に行うことができる。
次に図４８、図４９に示す第９変形例は、最上段のインターポーザ基板を取り付けずに、図４９の第３半導体チップであるメモリチップ９とその開口部９ｃに配置される凸部１１ｇとがワイヤボンディングによって電気的に接続されているものである。すなわち、第３半導体チップであるメモリチップ９の内輪パッド９ｅと、凸部１１ｇの上面１１ｈの電極１１ｊ（図４２参照）とが複数の金属ワイヤ２によって電気的に接続されているものである。
本実施の形態２のＢＧＡ１３によれば、第１半導体チップであるマイコンチップ１の中央部に開口部１ｃが形成され、この開口部１ｃの周囲に内輪パッド１ｅを設けることにより、第１半導体チップであるマイコンチップ１の電極パッドの数を増やすことができる。
さらに、インターポーザ基板を介して積層する第２半導体チップであるメモリチップ８，第３半導体チップであるメモリチップ９についてもそれぞれ開口部８ｃ，９ｃが形成され、かつこれら開口部８ｃ，９ｃの周囲に形成された内輪パッド８ｅ，９ｅと開口部８ｃ，９ｃ内に配置されるパッケージ基板３側の端子とが電気的に接続されることにより、信号通信をロスすることなく、第２半導体チップであるメモリチップ８，第３半導体チップであるメモリチップ９の電極パッド数を増やすことができる。
なお、ＳＩＰ構造の半導体装置では、ワイヤが長くなり易いが、本実施の形態２のＢＧＡ１３の構造の場合、それぞれの半導体チップにおいて、チップとチップ外部の接続を、チップ外側とチップ内側とで行っている。
したがって、積層される半導体チップのチップサイズを大きくすることなく、半導体チップの電極パッド数を増やすことができる。すなわち、信号通信をロスさせることなく、半導体チップの電極パッド数を増やすことができる。
その結果、ＴＳＶ（貫通電極）技術を用いずに高密度な３次元実装を可能にすることができ、ＳＩＰ構造に対しても非常に有効な構造である。
本実施の形態２のＢＧＡ１３によって得られる他の効果については、実施の形態１の効果と同様であるため、その重複説明は省略する。
（実施の形態３）
図５０は実施の形態３の半導体装置の構造の基本思想を示す概念図、図５１は実施の形態３の半導体装置のシステム構成の思想の一例を示す概念図、図５２は実施の形態３の半導体装置のシステム構成の一例を示す概念図、図５３は図５２の半導体装置に積層される半導体チップの共通電極の配置の一例を示す平面図である。また、図５４は実施の形態３の半導体装置の基本構造における配線基板と半導体チップの組み付けの一例を示す斜視図、凸部の断面図および平面図、図５５は図５４の構造に用いられる半導体チップの構造の一例を示す平面図、図５６は図５４の構造に用いられる配線基板の構造の一例を示す平面図である。さらに、図５７は実施の形態３の半導体装置の要部の基本構造の一例を示す斜視図、図５８は図５７の半導体装置の要部の基本構造の一例を示す断面図である。
本実施の形態３の半導体装置は、実施の形態２の構造（例えば図２３、図２４に示す構造）を応用するものであり、まず、そのシステム構成について説明する。
図５０は、実施の形態３の半導体装置の基本思想をパーソナルコンピュータの構成に置き換えて示すものであり、パーソナルコンピュータ（以降、ＰＣと略す）におけるＡＴ（Advanced Technologies ）マシンなどの汎用コンピュータ２０のシステム構成の一例を示している。
すなわち、汎用コンピュータ２０は、ＣＰＵ、ノースブリッジ、サウスブリッジ、メモリ、グラフィック、キーボードやマウスやスピーカなどの周辺機器、各スロット、各ポートなどから構成されている。ＣＰＵとノースブリッジはホストバスを介して接続され、ノースブリッジとサウスブリッジはＰＣＩバスを介して接続され、サウスブリッジと周辺機器はＩＳＡバスを介して接続されている。
なお、ノースブリッジは高速バスブリッジであり、メモリやグラフィックエンジンなどが接続される。
一方、サウスブリッジは、周辺バスブリッジであり、ＨＤＤ（ハードディスクドライブ）、通信、ＵＳＢ、マウス、キーボードなどが接続される。
図５１は、汎用コンピュータ２０を、本実施の形態３の半導体パッケージ（半導体装置）２１に応用した際の半導体パッケージ２１のシステム構成の一例を示すものである。
すなわち、本実施の形態３の半導体パッケージ２１は、図５０に示すような汎用コンピュータ２０を半導体装置に置き換えて、その実装形態を標準化するとともに、チップ積層技術の標準化を図るものであり、システムの少量多品種設計・開発を促進させるものである。
図５１に示す半導体パッケージ２１はチップ積層タイプの実装形態の一例であり、例えばパッケージ基板２２（リードフレームでもよい）上に電源・ＣＬＫの半導体チップが搭載され、その上にインターポーザ２３を介してＢＵＳ／周辺ＩＯインターフェースの半導体チップが搭載され、さらにその上にインターポーザ２４を介してＣＰＵの半導体チップが搭載されている。
また、ＣＰＵ上には、インターポーザ２５を介して専用Ａｃｃ等の半導体チップが搭載され、その上にはインターポーザ２６を介してメモリの半導体チップが搭載され、さらにその上にインターポーザ２７を介してセンサ／ＲＦ−ＡＮＴ／ＥＨ等の半導体チップが搭載されており、最上段にインターポーザ２８が搭載されている。
また、電源・ＣＬＫの半導体チップやＢＵＳ／周辺ＩＯインターフェースの半導体チップさらにセンサ／ＲＦ−ＡＮＴ／ＥＨ等の半導体チップは、外部信号インターフェースと電気的に接続されている。また、各半導体チップは、外部電源・信号・ＣＬＫインターフェースと電気的に接続されている。
また、半導体パッケージ２１では、各インターポーザ上の半導体チップがレイヤに相当し、例えば電源・ＣＬＫの半導体チップが拡張レイヤ（電源・制御）２９に相当し、ＢＵＳ／周辺ＩＯインターフェースの半導体チップは、Ｂｕｓ／周辺ＩＯインターフェースレイヤ３０に相当する。
さらに、ＣＰＵの半導体チップと専用Ａｃｃ（専用アクセラレータ：例えば画像処理）等の半導体チップはＣＰＵ・ＡＣＣレイヤ３１に相当し、メモリの半導体チップはメモリレイヤ３２に相当し、また、センサ／ＲＦ−ＡＮＴ／ＥＨ等の半導体チップは拡張レイヤ（アナログ）３３に相当する。
以上の構成の半導体パッケージ２１において、汎用コンピュータ２０のインターフェースの規格部分Ｐに相当する標準規格化部Ｑを設ける。すなわち、各半導体チップを、例えば図２４の凸部３ｇ，１０ｇ，１１ｇにおける共通配線（貫通配線等）を用いた積層内共通信号インターフェース（ＩＦ）Ｒを介して電気的に接続し、この積層内共通信号インターフェースＲを含む標準規格化部Ｑを半導体パッケージ２１に設けるものである。
なお、図５２に示す半導体パッケージ２１においては、ＣＰＵ・ＡＣＣレイヤ３１とメモリレイヤ３２を合わせたレイヤがノースブリッジ相当レイヤであり、Ｂｕｓ／周辺ＩＯインターフェースレイヤ３０がサウスブリッジ相当レイヤである。
また、図５３は、前記積層内共通信号インターフェースＲを、図２４の実施の形態２のＢＧＡ１３に適用する場合に、パッケージ基板３の凸部３ｇにおける電極３ｊの信号の種類の一例について示すものである。すなわち、各配線は図２４の凸部３ｇと凸部１０ｇと凸部１１ｇの間で共通信号となっている。ＧＮＤは接地（グランド）線、Ｐ０〜Ｐ７はマルチ電源線（積層チップ毎対応）、ＰＣ０〜ＰＣ７は電源制御線、Ａ０〜Ａ７はアドレス信号線、Ｄ０〜Ｄ７はデータ信号線、ＣＳ０〜ＣＳ３はチップセレクト線、ＡＮ０〜ＡＮ３はアナログ信号線である。
図５３では、複数の電極３ｊのうち、電源・グランド系の電極３ｊが最外周のＳであり、アドレス・データ系の電極３ｊが外から２列目・３列目のＴであり、アナログ系の電極３ｊが中央部のＵとなっている。
次に、本実施の形態３の半導体装置の基本構造について説明する。本実施の形態３の半導体装置は、実施の形態２の図２４の半導体装置構造に、図５３の構成（思想）を当てはめたものであり、その基本構造は、図５４の斜視図に示すようにパッケージ基板３の凸部３ｇに、図５５のマイコンチップ１の開口部１ｃを嵌め込む。図５６に示すように、パッケージ基板３の上面３ａにはその中央部に凸部３ｇが形成されているため、凸部３ｇの案内によってマイコンチップ１を位置合わせしてパッケージ基板３上に搭載する。
凸部３ｇには、図５４の断面図および拡大図に示すように、複数の電極３ｊと、それぞれの電極３ｊに電気的に接続された複数の貫通配線３ｍとが形成されており、各信号は、図５３に示すような共通信号となっている。
また、本実施の形態３の半導体装置の基本構造では、実施の形態１と同様に、図５７に示すように、第１半導体チップ（ここでは、ＢＵＳ／周辺ＩＯインターフェースと電源・ＣＬＫ部を集積した半導体チップとする）１上には中間インターポーザ１０が搭載されるため、図５８に示すように第１半導体チップ１の主面１ａ上には、中間インターポーザ１０の影になるシャドウエリアＤが形成される。
したがって、第１半導体チップ１の主面１ａにおいて、その周縁部に設けられた複数の外輪パッド（第１パッド電極）１ｄは、パッケージ基板３とのワイヤボンディングが行える程度のスペースが確保された領域に形成されている。
また、第１半導体チップ１の主面１ａには、ワイヤボンディングが行われる複数の外輪パッド１ｄのさらに内側に、中間インターポーザ１０の下面側の複数の端子と電気的に接続する複数の外輪パッド１ｆが設けられている。
また、凸部３ｇには、図５３に示すような共通信号となる複数の電極３ｊと、それぞれの電極３ｊに電気的に接続された図５４の断面図に示す複数の貫通配線３ｍとが形成されている。
次に、本実施の形態３のインターポーザ基板について説明する。
図５９は実施の形態３のインターポーザ基板の上面の構造の一例を示す斜視図、図６０は図５９のインターポーザ基板の裏面の構造の一例を示す斜視図、図６１は図５９のインターポーザ基板の内部の構造の一例を示す断面図および裏面図である。
図５９〜図６１に示すインターポーザ基板は、中間インターポーザ１０であり、両面に電極（端子）が設けられている基板である。上面１０ａの中央部に複数の電極１０ｆが設けられ、一方、下面１０ｂの中央部にも複数の電極１０ｆａが設けられ、さらにその周囲に複数の内輪パッド１０ｄおよび周縁部に複数の外輪パッド１０ｃが設けられている。
また、図６１に示すように外輪パッド１０ｃと上面１０ａの電極１０ｆとが内部配線１０ｅを介して電気的に接続され、また、内輪パッド１０ｄと下面１０ｂの電極１０ｆａとが内部配線１０ｅを介して電気的に接続され、さらに、上面１０ａの電極１０ｆと下面１０ｂの電極１０ｆａとが内部配線１０ｅを介して電気的に接続されている。
さらに、複数の内輪パッド１０ｄの内側の領域には、図５３に示すような共通信号と対応して複数の電極１０ｆａが形成されている。
なお、図５９〜図６１の中間インターポーザ１０は、両面に端子が形成されているため、上面１０ａに電子部品を搭載するなどして上部インターポーザ基板として使用することも可能である。
次に、本実施の形態３の変形例について説明する。
図６２は実施の形態３の第１変形例の半導体装置の構造を封止体を除去して示す断面図、図６３は実施の形態３の第２変形例の半導体装置の要部の構造を封止体を除去して示す斜視図、図６４は図６３の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。また図６５は実施の形態３の第３変形例の半導体装置の要部の構造を封止体を除去して示す斜視図、図６６は図６５の構造の配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図、図６７は実施の形態３の第４変形例の半導体装置の要部の構造を封止体を除去して示す斜視図、図６８は図６７の構造の配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。
また、図６９は実施の形態３の第５変形例の半導体装置の要部の構造を封止体を除去して示す斜視図、図７０は図６９の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図である。さらに、図７１は実施の形態３の第６変形例の半導体装置の要部の構造を封止体を除去して示す斜視図、図７２は図７１の構造における配線基板と半導体チップとインターポーザ基板の組み付けを示す斜視図、図７３および図７４のそれぞれは、実施の形態３の第７変形例と第８変形例の半導体装置の構造を封止体を除去して示す断面図である。
図６２の第１変形例は、本実施の形態３の半導体装置であるＢＧＡ３４において、そのＨ部に示すように、最上段のインターポーザ基板に、両面に端子が形成された基板を用いた場合であり、例えば最上段に上部インターポーザ１２を使用してその上面１２ａの電極１２ｆを、樹脂封止前にテスト端子として使用するものである。
これにより、樹脂封止を行う前に良品／不良品の選別検査を行って、不良品を選別するとともに良品に交換することで、組み立て完了後のＢＧＡ３４の歩留りを向上させることができる。
なお、ＢＧＡ３４では、凸部３ｇ，１０ｇ，１１ｇにおける共通配線（貫通配線等）がそれぞれ各半導体チップに電気的に接続されており、積層内共通信号インターフェースとなっている。すなわち、凸部３ｇ，１０ｇ，１１ｇおよび各インターポーザ基板を経由して電源、ＧＮＤ、ＣＬＫ（クロック）、ＣＳ（チップセレクト）や共有バス配線が電気的に接続されている。
図６３および図６４の第２変形例は、図６２のＢＧＡ３４の基本構造を示すものであり、パッケージ基板３上に第１半導体チップ１が搭載され、この第１半導体チップ１上に中間インターポーザ１０を介して第２半導体チップ８が積層され、さらに第２半導体チップ８上に中間インターポーザ１１を介して第３半導体チップ９が積層されている。また、第３半導体チップ９上には上部インターポーザ１２が搭載されてＳＩＰ構造となっている。
なお、図６４に示すように、凸部３ｇ，１０ｇ，１１ｇに共通配線（貫通配線等）が設けられており、積層内共通信号インターフェースＲが形成されている。すなわち、積層される各半導体チップの開口部１ｃ，８ｃ，９ｃの形状や数を統一して標準化し、開口部１ｃ，８ｃ，９ｃに配置される凸部３ｇ，１０ｇ，１１ｇを含む構造を、積層内共通信号インターフェースＲとしたＳＩＰである。
図６５および図６６の第３変形例は、図６３および図６４に示す積層構造の最上段の上部インターポーザ１２上にセンサチップ３５を搭載して一体モジュール化を図るものである。すなわち、最上段の上部インターポーザ１２上にＭＥＭＳ（Micro Electro Mechanical Systems) 等のセンサチップ３５を搭載してモジュール化したものである。
また、図６７および図６８の第４変形例は、図６３および図６４に示す積層構造の最上段の上部インターポーザ１２上にＲＦアンテナ３６を搭載して一体モジュール化を図るものである。すなわち、最上段の上部インターポーザ１２上にＲＦ（送受信）アンテナ３６を搭載してモジュール化したものである。
また、図６９および図７０の第５変形例は、図６３および図６４に示す積層構造の第１半導体チップ１上の中間インターポーザ１０の上に、さらに薄型二次電池３７を搭載し、この薄型二次電池３７上に中間インターポーザ１０を介して第２半導体チップ８を積層したＳＩＰ構造を示すものである。
また、図７１および図７２の第６変形例は、図６３および図６４に示す積層構造の第１半導体チップ１上の中間インターポーザ１０の上に、さらに薄型二次電池３７を搭載し、この薄型二次電池３７上に中間インターポーザ１０を介して第２半導体チップ８を積層するとともに、最上段の上部インターポーザ１２上にセンサチップ３５とＲＦアンテナ３６を搭載して一体モジュール化を図るものである。
すなわち、第１半導体チップ１上に薄型二次電池３７を積層するとともに、最上段の上部インターポーザ１２上にＭＥＭＳ等のセンサチップ３５とＲＦアンテナ３６を搭載してモジュール化したものである。
また、図７３の第７変形例は、本実施の形態３のＢＧＡ３４において、最上段のインターポーザ基板に、両面に端子が形成された上部インターポーザ１２を用い、その上面１２ａの電極１２ｆを、樹脂封止前にテスト端子として使用するものであり、さらに、テスト後に、上面１２ａにセンサアタッチメント３８を介してセンサ３９を搭載したものである。
また、図７４の第８変形例は、図７３の構造の樹脂封止後の構造の一例を示すものであり、パッケージ基板３上に封止体４を形成する際に、センサアタッチメント３８の電極３８ａが形成された面を露出させて封止体４を形成したものであり、封止体４からセンサアタッチメント３８の電極３８ａおよびセンサ３９が露出した構造となっている。さらに、封止体４の表面にＲＦアンテナ３６が搭載されており、ＲＦアンテナ３６がセンサアタッチメント３８の電極３８ａに電気的に接続されている。
これにより、樹脂封止を行う前に良品／不良品の選別検査を行って、不良品を選別するとともに良品に交換することで、組み立て完了後のＢＧＡ３４の歩留りを向上させることができる。
本実施の形態３の半導体装置によれば、半導体チップを部品化して種々の半導体チップを組み合わせて積層することにより、パーソナルコンピュータの汎用化と同じく、様々な半導体装置のモジュール化（融合化パッケージ）を実現することができる。
また、本実施の形態３のＢＧＡ３４および種々の変形例によって得られる他の効果については、実施の形態２の効果と同様であるため、その重複説明は省略する。
ここで、第１半導体チップ、第２半導体チップ、第３半導体チップさらに追加されるチップの数（機能、種類）および積層順番は特に制限されるものではない。
しかし、パーソナルコンピュータの汎用化と同様に、ＰＣで用いられるチップセット（内部バス、外部バス、周辺回路機能・通信機能またはインターフェース機能等を統合したもの）を、例えば第１半導体チップとする事で、第２半導体チップをＣＰＵチップ、第３半導体チップをメモリチップ、第４半導体チップをグラフィックアクセラレータチップ等で構成しＳＩＰとして組立てることができ、かつ顧客のシステム仕様に合せ、標準的に製品化された第２、第３、第４の半導体チップを入れ替えることで多様な仕様に対応できるＳＩＰ製品を提供する事が可能となる。これによりカスタムＳｏＣ開発に比べ、設計開発コスト削減、ＳＩＰ組立てによる開発期間短縮等が可能となる。また、顧客の仕様変更があった場合、マイコンチップのみの変更、メモリ容量増減、用途に合せた画像処理性能がチップの入れ替えだけのマイナーチェンジが可能となる。
（実施の形態４）
図７５は実施の形態４の半導体装置の構造の一例を示す平面図、図７６は図７５のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図７７は図７５の半導体装置の要部の構造の一例を示す断面図、図７８は図７７のＫ部の構造の一例を拡大して示す拡大部分断面図である。
本実施の形態４の半導体装置は、チップ積層構造において、パッケージ基板３上の１段目の半導体チップがパッケージ基板３に対してフリップチップ実装された構造のものであり、したがって、全ての半導体チップがバンプ電極を介した接続によって積層されたＢＧＡ４０である。
図７５および図７６に示す本実施の形態４のＢＧＡ４０は、パッケージ基板３に第１半導体チップ１がフリップチップ接続されており、第１半導体チップ１、第２半導体チップ８，第３半導体チップ９が封止用樹脂から成る封止体４によって樹脂封止されている。
図７６に示すように、ＢＧＡ４０では、第１半導体チップ１がフリップチップ接続のため、図７７に示すように第１半導体チップ１の複数の外輪パッド１ｄは、パッケージ基板３の第１半導体チップ１より内側に配置された複数のボンディングパッド３ｃに、半田バンプ（第１導体部材）４１を介して電気的に接続されている。
さらに、第１半導体チップ１の複数の外輪パッド１ｆも半田バンプ４１を介して複数のボンディングパッド３ｃに電気的に接続され、また、複数の内輪パッド１ｅも複数のボンディングパッド３ｃに、半田バンプ（第２導体部材）４２を介して電気的に接続されている。なお、第１半導体チップ１とパッケージ基板３の間にはダイボンド材５が充填されており、各半田バンプ４１，４２がダイボンド材５によって保護されている。したがって、ダイボンド材５は、接着機能を兼ねた保護材などであってもよい。
また、パッケージ基板３の上面３ａには凸部３ｇが設けられており、この凸部３ｇが第１半導体チップ１の開口部１ｃに嵌め込まれている。言い換えると、第１半導体チップ１の中央部の開口部１ｃに凸部３ｇが配置されている。
さらに、第１半導体チップ１はフリップチップ実装のため、パッケージ基板３にはフェイスダウン実装されており、したがって、第１半導体チップ１の裏面１ｂ上に第２半導体チップ８が接着材１６を介して積層されている。
その際、凸部３ｇ上に凸部１０ｇが積層され、第２半導体チップ８の開口部８ｃに凸部１０ｇが配置されている。つまり、図２５に示すように、凸部３ｇの上面３ｈには、複数の電極３ｊが形成されており、凸部１０ｇの下面１０ｉの複数の電極１０ｋと半田バンプ１５を介して凸部３ｇと凸部１０ｇが直接電気的に接続されている。
また、第２半導体チップ８上の中間インターポーザ１１は、その上面１１ａに予め凸部１１ｇが搭載された構造のインターポーザ基板であり、図２５に示すように凸部１１ｇの下面１１ｉの複数の電極１１ｋが中間インターポーザ１１の上面１１ａの複数の電極１１ｆと電気的に接続されている。
さらに、中間インターポーザ１１では、図２５に示すようにその下面１１ｂの外輪パッド１１ｃは、第２半導体チップ８の主面（第２主面）８ａの外輪パッド８ｄと半田バンプ１４を介して電気的に接続され、下面１１ｂの内輪パッド１１ｄは、第２半導体チップ８の内輪パッド８ｅと半田バンプ１４を介して電気的に接続されている。さらに、下面１１ｂの複数の電極１１ｆａは、凸部１０ｇの上面１０ｈの複数の電極１０ｊと半田バンプ１５を介して電気的に接続されている。
なお、図７７の中間インターポーザ１１においても、図２５に示すようにその上面１１ａの電極１１ｆは、下面１１ｂの電極１１ｆａあるいは外輪パッド１１ｃと内部配線（配線部）１１ｅによって電気的に接続されている。さらに、下面１１ｂの内輪パッド１１ｄは、下面１１ｂの電極１１ｆａと内部配線１１ｅによって電気的に接続されている。
また、第３半導体チップ９は、その開口部９ｃが凸部１１ｇに嵌め込まれ、これにより、第３半導体チップ９の位置合わせが行われて中間インターポーザ１１上に搭載されている。つまり、第３半導体チップ９の裏面９ｂが中間インターポーザ１１の上面１１ａと対向するように搭載されている。
また、第３半導体チップ９上には上部インターポーザ１２が搭載されている。上部インターポーザ１２においても、図２５に示すようにその下面１２ｂの外輪パッド１２ｃは、第３半導体チップ９の主面９ａの外輪パッド９ｄと半田バンプ１４を介して電気的に接続され、下面１２ｂの内輪パッド１２ｄは、第３半導体チップ９の内輪パッド９ｅと半田バンプ１４を介して電気的に接続されている。さらに、下面１２ｂの複数の電極１２ｆは、凸部１１ｇの上面１１ｈの複数の電極１１ｊと半田バンプ１５を介して電気的に接続されている。
なお、上部インターポーザ１２においては、その上面１２ａには電極が形成されていない（片面インターポーザ基板）。したがって、下面１２ｂの電極１２ｆは、下面１２ｂの外輪パッド１２ｃと内部配線（配線部）１２ｅによって電気的に接続されており、さらに、下面１２ｂの内輪パッド１２ｄも、同じく下面１２ｂの電極１２ｆと内部配線１２ｅによって電気的に接続されている。
また、図７７に示すように、第２半導体チップ８および第３半導体チップ９は、それぞれ接着材１６によって下段のインターポーザ基板に固着されている。第１半導体チップ１を固着しているダイボンド材５とともに、接着材１６およびダイボンド材５は、各チップの緩和層の機能も備えている。
したがって、第１半導体チップ１および第２半導体チップ８，第３半導体チップ９のそれぞれの厚さは、各凸部３ｇ，１０ｇ，１１ｇの厚さより小さくする必要があり、接着材１６やダイボンド材５と半田（図２５の半田バンプ１４，１５、図７７の半田バンプ４１，４２）の厚さを考慮した厚さにする。
なお、図７８の拡大図に示すように、凸部（またはインターポーザ基板）とインターポーザ基板（または凸部）の半田接続部は、それぞれ保護膜１０ｍ，１１ｍから露出する電極１０ｊ上、１１ｆａ上のそれぞれのＮｉ膜１０ｎとＮｉ膜１１ｎとが半田バンプ１５によって半田接続されている。
本実施の形態４のＢＧＡ４０によれば、全ての半導体チップがバンプ電極（半田バンプ）を介してフリップチップ接続で積層（実装）されているため、金線を全く使用しないチップ積層とすることができ、ＢＧＡ４０のコストの低減化を大幅に図ることができる。
なお、本実施の形態４のＢＧＡ４０によって得られる他の効果については、実施の形態２の効果と同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１〜４（変形例も含む）では、半導体装置がＢＧＡの場合を取り上げて説明したが、前記半導体装置は、配線基板（パッケージ基板）上に複数の半導体チップを積層して成る構造のものであれば、ＢＧＡに限らず、例えばＬＧＡ（Land Grid Array)などであってもよい。
１ マイコンチップ（第１半導体チップ）
１ａ 主面（第１主面）
１ｂ 裏面（第１裏面）
１ｃ 開口部
１ｄ 外輪パッド（第１電極パッド）
１ｅ 内輪パッド（第２電極パッド）
１ｆ 外輪パッド
１ｇ ＣＰＵ回路（内部回路）
１ｈ メモリ回路（内部回路）
１ｉ 専用ロジック回路（内部回路）
１ｊ 電源回路（内部回路）
１ｋ，１ｍ テーパ部（位置合わせ部）
１ｎ 開口部（位置合わせ部）
２ 金属ワイヤ
２ａ 金属ワイヤ（第１導体部材）
２ｂ 金属ワイヤ（第２導体部材）
３ パッケージ基板（配線基板）
３ａ 上面（第１面）
３ｂ 下面（第２面）
３ｃ ボンディングパッド（端子）
３ｄ ランド
３ｄａ Ｎｉ膜
３ｅ 内部配線（配線）
３ｆ ソルダレジスト膜
３ｇ 凸部（第１凸部）
３ｈ 上面
３ｉ 下面
３ｊ，３ｋ 電極（端子）
３ｍ 貫通配線（貫通電極）
３ｎ ボンディングパッド
３ｐ 凹部
４ 封止体
５ ダイボンド材
６ ＢＧＡ（半導体装置）
７ 半田ボール
８ メモリチップ（第２半導体チップ）
８ａ 主面（第２主面）
８ｂ 裏面（第２裏面）
８ｃ 開口部
８ｄ 外輪パッド
８ｅ 内輪パッド
９ メモリチップ（第３半導体チップ）
９ａ 主面
９ｂ 裏面
９ｃ 開口部
９ｄ 外輪パッド
９ｅ 内輪パッド
１０ 中間インターポーザ（インターポーザ基板）
１０ａ 上面（第３面）
１０ｂ 下面（第４面）
１０ｃ 外輪パッド
１０ｄ 内輪パッド
１０ｅ 内部配線（配線部）
１０ｆ 電極（端子）
１０ｆａ 電極
１０ｇ 凸部（第２凸部）
１０ｈ 上面
１０ｉ 下面
１０ｊ，１０ｋ 電極
１０ｍ 保護膜
１０ｎ Ｎｉ膜
１０ｐ 貫通配線（貫通電極）
１０ｑ 受動部品
１１ 中間インターポーザ（インターポーザ基板）
１１ａ 上面
１１ｂ 下面
１１ｃ 外輪パッド
１１ｄ 内輪パッド
１１ｅ 内部配線（配線部）
１１ｆ，１１ｆａ 電極
１１ｇ 凸部
１１ｈ 上面
１１ｉ 下面
１１ｊ，１１ｋ 電極
１１ｍ 保護膜
１１ｎ Ｎｉ膜
１１ｐ 貫通配線（貫通電極）
１２ 上部インターポーザ（インターポーザ基板）
１２ａ 上面
１２ｂ 下面
１２ｃ 外輪パッド
１２ｄ 内輪パッド
１２ｅ 内部配線
１２ｆ 電極
１３ ＢＧＡ（半導体装置）
１４，１５ 半田バンプ
１６ 接着材
２０ 汎用コンピュータ
２１ 半導体パッケージ（半導体装置）
２２ パッケージ基板
２３，２４，２５，２６，２７，２８ インターポーザ
２９ 拡張レイヤ
３０ Ｂｕｓ／周辺ＩＯインターフェースレイヤ
３１ ＣＰＵ・ＡＣＣレイヤ
３２ メモリレイヤ
３３ 拡張レイヤ
３４ ＢＧＡ（半導体装置）
３５ センサチップ
３６ ＲＦアンテナ
３７ 薄型二次電池
３８ センサアタッチメント
３８ａ 電極
３９ センサ
４０ ＢＧＡ（半導体装置）
４１ 半田バンプ（第１導体部材）
４２ 半田バンプ（第２導体部材）
５０ マイコンチップ
５０ａ パッド
５１，５２ 実装領域

Claims (19)

  1. 第１面と、前記第１面と反対側の第２面と、複数の配線と、前記複数の配線に電気的に接続され、前記第１面に形成された複数の端子とを有する配線基板と、
    第１主面と、前記第１主面と反対側の第１裏面と、前記第１主面から前記第１裏面まで貫通する開口部とを有し、かつ前記配線基板の前記第１面上に搭載された第１半導体チップと、
    を有し、
    前記第１半導体チップは、前記第１半導体チップの前記第１主面の周縁部に沿って配列された複数の第１電極パッドと、前記第１主面の前記開口部の周囲に沿って配列された複数の第２電極パッドと、平面視において前記複数の第１電極パッドと前記複数の第２電極パッドの間に形成された内部回路とを有し、
    前記複数の第１電極パッドは、前記配線基板の前記複数の端子のうちの何れかに、それぞれ複数の第１導体部材によって電気的に接続され、
    前記複数の第２電極パッドは、前記配線基板の前記複数の端子のうち、前記第１半導体チップの前記開口部の内側に配置された複数の端子に、それぞれ複数の第２導体部材によって電気的に接続されている半導体装置。
  2. 請求項１記載の半導体装置において、
    前記複数の第１電極パッドは、前記配線基板の前記第１半導体チップより外側に配置された前記複数の端子に電気的に接続されている半導体装置。
  3. 請求項２記載の半導体装置において、
    前記配線基板の前記第１面に第１凸部が形成され、前記第１半導体チップの前記開口部に前記第１凸部が配置されている半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１凸部の上面の平面視の形状と、前記第１半導体チップの前記開口部の平面視の形状は同じである半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１凸部の前記上面に設けられた複数の電極と、前記第１半導体チップの前記複数の第２電極パッドとが、前記複数の第２導体部材によって電気的に接続されている半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１凸部の前記複数の電極は、電源・ＧＮＤ用の共通電極である半導体装置。
  7. 請求項６記載の半導体装置において、
    前記複数の第１導体部材および第２導体部材のそれぞれは、金属ワイヤである半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１半導体チップは、前記配線基板の前記第１面上での位置を決める位置合わせ部を有している半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１半導体チップ上にインターポーザ基板を介して第２半導体チップが搭載されている半導体装置。
  10. 請求項９記載の半導体装置において、
    前記複数の第１導体部材のそれぞれは、金属ワイヤであり、前記複数の第２導体部材のそれぞれは、前記インターポーザ基板に形成された複数の配線部および前記複数の配線部のそれぞれと電気的に接続された複数の端子である半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記配線基板の前記第１面に第１凸部が形成されているとともに、前記第１半導体チップの前記開口部に前記第１凸部が配置され、前記第１凸部の上面に複数の共通電極が形成されている半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記複数の共通電極は、電源・ＧＮＤ用電極である半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記インターポーザ基板に薄膜の受動部品が形成されている半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記第１半導体チップおよび前記第２半導体チップのそれぞれは、搭載時の位置決めとなる位置合わせ部を有している半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記インターポーザ基板は、第３面と、前記第３面と反対側の第４面と、前記第３面に形成された複数の端子および第２凸部とを有し、
    前記第２半導体チップは、第２主面と、前記第２主面と反対側の第２裏面と、前記第２主面から前記第２裏面まで貫通する開口部とを有し、
    前記インターポーザ基板の前記第２凸部は、前記第２半導体チップの前記開口部に配置されている半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第２凸部の上面に複数の端子が形成され、
    前記第１凸部の前記上面の前記複数の端子と、前記第２凸部の前記上面の前記複数の端子とが、前記第１凸部および前記第２凸部のそれぞれの内部に形成された複数の貫通電極を介して電気的に接続されている半導体装置。
  17. 請求項１記載の半導体装置において、
    前記複数の第１電極パッドは、前記配線基板の前記第１半導体チップより内側に配置された前記複数の端子に電気的に接続され、前記第１半導体チップは前記配線基板にフリップチップ接続されている半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記複数の第１導体部材のそれぞれは、半田バンプである半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記複数の第２導体部材のそれぞれは、半田バンプである半導体装置。
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