KR20180031576A - 집적 회로 디바이스들 및 이들을 조립하는 방법들 - Google Patents

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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L2924/151—Die mounting substrate
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Abstract

집적 회로(IC) 디바이스가 설명된다. IC 디바이스는 기판을 포함한다. 관통하는 캐비티를 포함하는 연결 컴포넌트가 기판에 부착된다. 메모리 다이는 연결 컴포넌트의 캐비티에 위치지정되고 기판에 전기적으로 커플링된다. 로직 다이는 메모리 다이 및 연결 컴포넌트의 적어도 일부 위로 연장되고, 연결 컴포넌트 및 메모리 다이에 전기적으로 커플링된다. 연결 컴포넌트는 실리콘 관통 비아 없이 형성되고 와이어 본딩을 통해 기판에 전기적으로 커플링된다.

Description

집적 회로 디바이스들 및 이들을 조립하는 방법들{INTEGRATED CIRCUIT DEVICES AND METHODS OF ASSEMBLING THE SAME}
본원에서 개시되는 청구 대상은 일반적으로 집적 회로 디바이스들에 관한 것으로서, 보다 구체적으로는, 인터포저(interposer)를 포함하는 3차원 스택식 집적 회로(stacked integrated circuit) 디바이스들에 관한 것이다.
종래의 3차원(3D) 스택식 집적 회로(IC) 패키징에서, 반도체 디바이스들은 서로 수직으로 스택되고 인터커넥팅(interconnect)되어, 더 작은 IC 패키지 크기를 가능하게 하고 증가된 전기 성능(예를 들어, 증가된 대역폭, 감소된 전력 소비 등)을 용이하게 한다. 적어도 일부의 알려진 3D 스택식 IC 디바이스들은 외부 회로에 연결할 필요가 있는 로직 디바이스의 인터커넥트들의 증가된 수로 인해 로직 디바이스 상단에 배치되는 메모리 디바이스 또는 메모리 스택을 포함한다. 그러나 통상적으로, 로직 디바이스는 증가된 전력 소산을 갖고, 따라서 메모리 디바이스와 비교하여 증가된 동작 온도를 갖는다. 따라서, 적어도 일부의 3D 스택식 IC 디바이스의 경우, 메모리 디바이스와 3D 스택식 IC 디바이스들의 기판 사이에 로직 디바이스를 위치지정(positioning)하는 것은 열적으로 유리한 어레인지먼트(arrangement)가 아니다.
또한, 적어도 일부의 알려진 3D 스택식 IC 디바이스들은 메모리 디바이스를 외부 회로에 전기적으로 연결하는 것을 용이하게 하기 위해 로직 디바이스에 형성된 실리콘 관통 비아(through silicon via; TSV)들을 포함하며, 이는 로직 디바이스의 제조에 복잡성 및 비용을 부가한다. 적어도 일부의 알려진 3D 스택식 IC 디바이스들에서, 로직 디바이스와 메모리 및 외부 회로 사이의 인터커넥트들의 수는 메모리 디바이스에서 TSV들의 수의 증가를 요구할 것이고, 그리하여 메모리 디바이스 실제 부지의 효율적인 사용 및 비용 효율성을 감소시킨다.
일 양상에서, 집적 회로(IC) 디바이스가 제공된다. IC 디바이스는 기판을 포함한다. IC 디바이스는 또한 관통하게 정의된 캐비티를 포함하는 연결 컴포넌트를 포함한다. 연결 컴포넌트는 기판에 커플링된다. 또한, IC 디바이스는 캐비티에 위치지정된 적어도 하나의 메모리 다이를 포함한다. 적어도 하나의 메모리 다이는 기판에 전기적으로 커플링된다. 또한, IC 디바이스는 적어도 하나의 메모리 다이 및 연결 컴포넌트의 적어도 일부 상에서 연장되는 로직 다이를 포함한다. 적어도 하나의 로직 다이는 연결 컴포넌트 및 적어도 하나의 메모리 다이에 전기적으로 커플링된다. 연결 컴포넌트는 실리콘 관통 비아들이 없고 적어도 하나의 와이어 본드를 통해 기판에 전기적으로 커플링된다.
다른 양상에서, 다른 집적 회로(IC) 디바이스가 제공된다. IC 디바이스는 제 1 액티브 표면을 갖는 기판을 포함한다. 제 1 액티브 표면은 복수의 기판 본딩 패드들을 포함한다. IC 디바이스는 또한 기판의 제 1 액티브 표면에 커플링되는 복수의 연결 컴포넌트들을 포함한다. 복수의 연결 컴포넌트들은 복수의 연결 컴포넌트들 사이에 캐비티를 정의하도록 배열된다. 복수의 연결 컴포넌트들의 각각의 연결 컴포넌트는 기판의 제 1 액티브 표면에 대향하는 제 2 액티브 표면을 포함한다. 각각의 제 2 액티브 표면은 적어도 하나의 연결 컴포넌트 본딩 패드를 포함한다. 또한, IC 디바이스는 캐비티 내에 위치지정되고 기판의 제 1 액티브 표면에 전기적으로 커플링되는 적어도 하나의 메모리 다이를 포함한다. 또한, IC 디바이스는 각각의 제 2 액티브 표면 및 적어도 하나의 메모리 다이에 커플링되는 로직 다이를 포함한다. 복수의 연결 컴포넌트들에는 실리콘 관통 비아들이 없다. 또한, 적어도 하나의 연결 컴포넌트 본딩 패드들 각각은 복수의 기판 본딩 패드들의 기판 본딩 패드에 전기적으로 커플링된다.
또 다른 양상에서, 3D 패키지 구조를 갖는 IC 디바이스를 형성하는 방법이 제공된다. 이 방법은 실리콘 관통 비아들이 없는 연결 컴포넌트를 형성하는 단계를 포함한다. 연결 컴포넌트는 관통하게 정의된 캐비티 및 연결 컴포넌트 본딩 패드를 포함하는 재분배(redistribution) 와이어링 층을 포함한다. 이 방법은 또한 기판에 연결 컴포넌트를 커플링하는 단계를 포함한다. 기판은 기판 본딩 패드를 포함한다. 또한, 이 방법은, 메모리 다이가 캐비티 내에 위치지정되도록, 적어도 하나의 메모리 다이를 기판에 커플링하는 단계를 포함한다. 또한, 이 방법은, 메모리 다이 및 연결 컴포넌트의 적어도 일부 위로 로직 다이를 연장시키는 단계 및 로직 다이를 메모리 다이 및 연결 컴포넌트의 적어도 일부에 전기적으로 커플링하는 단계를 포함한다. 또한, 이 방법은 연결 컴포넌트 본딩 패드를 기판 본딩 패드에 전기적으로 커플링하는 단계를 포함한다.
본 개시의 이들 및 다른 특징들, 양상들 및 이점들은, 유사한 문자들이 도면에 걸쳐 유사한 부분들을 나타내는 첨부 도면들을 참조하여 다음의 상세한 설명이 읽혀질 때 더 잘 이해될 것이다.
도 1은 단일 3-차원(3D) 패키지 구조로 형성된 종래 기술의 집적 회로(IC) 디바이스의 개략적 정면도이다.
도 2는 단일 2.5-차원(2.5D) 패키지 구조로 형성된 종래 기술의 IC 디바이스의 개략적 정면도이다.
도 3은 단일 3D 패키지 구조로 형성된 예시적인 IC 디바이스의 단면도이다.
도 4는 도 3에 도시된 IC 디바이스의 개략적 평면도이다.
도 5는 단일 3D 패키지 구조로 형성된 대안적인 IC 디바이스의 개략적 평면도이다.
도 6은 단일 3D 패키지 구조로 형성된 다른 대안적인 IC 디바이스의 개략적 평면도이다.
도 7은 도 3에 도시된 예시적인 IC 디바이스와 같은 단일 3D 패키지 구조를 갖는 IC 디바이스를 형성하는 예시적인 방법의 흐름도이다.
달리 표시되지 않는 한, 본원에서 제공된 도면들은 본 개시의 실시예들의 특징들을 예시하도록 의도된다. 이들 특징들은 본 개시의 하나 이상의 실시예들을 포함하는 매우 다양한 시스템들에 적용 가능하다고 여겨진다. 따라서, 도면들은 본원에서 개시되는 실시예들의 실시를 위해 요구되는, 당업자에게 알려진 모든 종래의 특징들을 포함하는 것으로 의도되진 않는다.
다음의 명세서 및 청구항들에서, 다음의 의미들을 갖는 것으로 정의되는 다수의 용어들이 참조될 것이다.
단수 형태들("a", "an" 및 "the")은 문맥이 그렇지 않음을 명확하게 표시하지 않는 한 복수의 언급대상들을 포함한다.
"선택적" 또는 "선택적으로"는 후속적으로 설명되는 이벤트 또는 상황이 발생할 수 있거나 발생하지 않을 수도 있으며, 설명은 이벤트가 발생하는 사례 및 이벤트가 발생하지 않는 사례를 포함한다는 것을 의미한다.
명세서 및 청구항들 전반에 걸쳐 본원에서 사용되는 근사 언어(approximating language)는, 그것이 관련되는 기본 기능의 변화를 초래함 없이, 무방하게 변동될 수 있는 임의의 양적인 표현을 수정하도록 적용될 수 있다. 따라서, "약", "대략" 및 "실질적으로"와 같은 용어 또는 용어들에 의해 수정된 값은 특정된 정확한 값으로 제한되는 것은 아니다. 적어도 일부의 사례들에서, 근사 언어는 값을 측정하기 위한 기구의 정밀도에 대응할 수 있다. 여기서 그리고 명세서 및 청구항들 전반에 걸쳐, 범위 제한들은 결합되고 그리고/또는 상호 교환될 수 있고; 문맥 또는 언어가 그렇지 않음을 표시하지 않는 한, 그러한 범위는 식별되고 거기에 포함된 모든 하위 범위들을 포함한다.
본원에서 설명되는 디바이스들 및 방법들은, 로직 다이와 패키지 기판 사이에 연결되고 위치지정되는 메모리 다이를 둘러싸도록 패시브 연결 컴포넌트를 구성함으로써 집적 회로 디바이스의 효율을 증가시키는 것을 용이하게 한다. 로직 다이 및 메모리 다이는 솔더 마이크로-범프들(solder micro-bumps)을 통해 서로 커플링되고 직접 통신한다. 로직 다이는 솔더 마이크로-범프들을 통해 메모리 다이 주위에 위치지정된 패시브 연결 컴포넌트를 통하여 패키지 기판에 전기적으로 커플링된다. 메모리 다이에는 실리콘 관통 비아(through silicon via; TSV)가 제공되어 로직 다이와 패키지 기판 간의 통신을 가능하게 한다. 또한, 메모리 다이는 솔더 마이크로-범프들을 통해 기판 패키지에 직접 커플링된다. 따라서, 본원에서 설명되는 실시예들은 패키지 기판으로부터 떨어진 메모리 다이(더 낮은 전력 소산 컴포넌트) 위에 로직 다이(더 높은 전력 소산 컴포넌트)를 위치지정함으로써 로직 다이의 열 소산 또는 효율의 증가를 제공한다. 이는 로직 다이의 증가된 성능 및 증가된 열 관리를 용이하게 한다. 또한, 설명된 실시예들은 패키지 기판으로의 메모리 다이의 직접 연결들을 가능하게 하도록 로직 다이에서 TSV들을 제공할 필요성을 감소시킨다. 이는 로직 다이의 크기 및 복잡성을 감소시킴으로써 로직 다이의 제조 비용을 감소시키는 것을 용이하게 한다.
도 1은 단일 3-차원(3D) 패키지 구조로 형성된 종래 기술의 집적 회로(IC) 디바이스(100)의 개략적 정면도이다. 통상적인 3D 패키지 구조는 다른 다이의 상부 상에 장착된 적어도 하나의 다이를 포함하며, 하위 다이는 상위 다이가 하위 다이 및 패키지 기판과 통신하도록 허용하기 위한 TSV들을 갖는다. 예를 들어, 도 1에 도시된 바와 같이, IC 디바이스(100)는 로직 다이(102) 및 적어도 하나의 메모리 다이(104)를 포함하는 단일 3D 패키지로서 제조된다. 로직 다이(102) 및 메모리 다이(104)는 솔더 마이크로-범프들(110)을 통해 서로 직접 커플링되고 수직으로 통합되는데, 즉 메모리 다이(104)는 로직 다이(102)를 실질적으로 덮도록 로직 다이(102)의 상부에 위치지정된다. 로직 다이(102)는 복수의 솔더 마이크로-범프들(112)을 통해 패키지 기판(108)에 커플링된다. 로직 다이(102)는 메모리 다이(104)의 적어도 일부 연결들이 솔더 마이크로-범프들(112)을 통해 패키지 기판(108)에 커플링되는 것을 가능하게 하는 복수의 TSV들(106)을 포함한다. TSV들(106)의 길이들은 본원에서 설명된 바와 같은 패키지-온-패키지 구조(package-on-package structure)들에서 통상적으로 발견되는 와이어 본드들에 비해 감소되지만, TSV들(106)은 크기 및 복잡성을 로직 다이(102)에 부가한다. 이는 로직 다이(102)와 연관된 제조 비용을 증가시킨다. 또한, 로직 다이(102)에 의해 생성된 열이 메모리 다이(104)에 전달되기 때문에 IC 디바이스(100)의 열효율이 감소된다. 또한, 열은 로직 다이(102)로부터 직접적으로 쉽게 제거될 수 없다.
도 2는 단일 2.5-차원(2.5D) 패키지 구조로 형성된 종래 기술의 IC 디바이스(200)의 개략적 정면도이다. 통상적인 2.5D 패키지 구조는 단일 평면에서 다른 다이 옆에 장착되는 적어도 하나의 다이를 포함하며, 인터포저가 패키지 기판과 2개의 다이들 사이에 배치되며, 여기서 인터포저는 그의 상위 및 하위 표면들 상의 금속화층들을 연결하는 TSV들을 갖는다. 예를 들어, 도 2에 도시된 바와 같이, IC 디바이스(200)는 로직 다이(202), 적어도 하나의 메모리 다이(204) 및 인터포저(206)를 포함하는 단일 2.5D 패키지로서 제조된다. 로직 다이(202) 및 메모리 다이(204)는 각각 사이드-바이-사이드(side-by-side) 어레인지먼트로 솔더 마이크로-범프들(208 및 210)을 통해 인터포저(206)에 직접 커플링된다. 인터포저(206)는 로직 다이(202)와 메모리 다이(204) 간의 직접 통신을 가능하게 하는 전기 회로(도시되지 않음)를 포함한다. 인터포저(206)는 통상적으로 실리콘으로 제조되지만, 유리, 세라믹 및/또는 유기 물질들과 같은 다른 물질들이 또한 사용된다. 인터포저(206)는 로직 다이(202) 및 메모리 다이(204)의 적어도 일부 연결들이 솔더 마이크로-범프들(216)을 통해 패키지 기판(214)에 커플링되는 것을 가능하게 하는 복수의 TSV들(212)을 포함한다. 그러나 사이드-바이-사이드 2.5D 패키지 구조는 IC 디바이스(200)의 크기를 증가시킨다. 또한, 로직 다이(202)와 메모리 다이(204) 사이의 연결 경로들의 길이는 도 1에 도시된 3D 패키지 구조와 비교하여 증가되며, 이는 IC 디바이스(200)의 부가적인 비효율들을 초래한다. 또한, 인터포저(206)는 TSV(212), 및 로직 다이(202) 및 메모리 다이(204)에 대한 연결 회로를 포함하며, 이는 IC 디바이스(200)와 연관된 제조 비용을 증가시킨다.
도 3은 단일 3D 패키지 구조로 형성된 예시적인 IC 디바이스(300)의 단면도이다. 도 4는 도 3에 도시된 IC 디바이스(300)의 개략적 평면도이다. 도 3 및 도 4를 참조하면, IC 디바이스(300)는, 단일 3D 패키지로서 제조되고, 패키지 기판(302), 인터포저 컴포넌트 또는 연결 컴포넌트(304), 적어도 하나의 로직 다이(308) 및 적어도 하나의 메모리 다이(312)를 포함한다. 연결 컴포넌트(304)는 복수의 솔더 마이크로-범프들(306)을 통해 패키지 기판(302)에 커플링된다. 적어도 하나의 로직 다이(308)는 패키지 기판(302)에 대향하여 연결 컴포넌트(304) 상에 위치지정된다. 로직 다이(308)는 복수의 솔더 마이크로-범프들(310)을 통해 연결 컴포넌트(304)에 직접 커플링된다. 일부 실시예들에서, 로직 다이(308)는 단일 칩이고, 다른 실시예들에서, 로직 다이(308)는 멀티-칩(예를 들어, 사이드-바이-사이드 칩 어레인지먼트) 패키지이다. 로직 다이(308)는 예를 들어, 프로세서, 프로세싱 디바이스 또는 제어기, 예컨대, 범용 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 가속 프로세싱 유닛(APU), 마이크로제어기, 축소 명령 집합 컴퓨터(RISC) 프로세서, 주문형 집적 회로(ASIC), 프로그래밍 가능 로직 회로(PLC), 프로그래밍 가능 로직 유닛(PLU), 필드 프로그래밍 가능 게이트 어레이(FPGA), 게이트 어레이들, 디지털 신호 프로세싱(DSP) 디바이스, 및/또는 IC 디바이스(300)가 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 다른 로직 회로 또는 프로세싱 디바이스를 포함(그리고 제한하지 않음)한다.
예시적인 실시예에서, 연결 컴포넌트(304)는 로직 다이(308)의 둘레 주위에서 연장되고 캐비티(324)가 정의되어 있는 단일 컴포넌트로서 형성된다. 캐비티(324)는 연결 컴포넌트(304)의 대강의 중앙 부분으로부터의 물질의 제거를 통해 그 내부에 형성된다. 도 4에 도시된 바와 같이, 연결 컴포넌트(304)는 일반적으로 직사각형 형상이며 일반적으로 직사각형 형상의 캐비티(324)를 형성한다. 연결 컴포넌트(304)는 일반적으로 직사각형 형상을 갖는 것으로 도시되지만, 대안적으로 연결 컴포넌트(304)는 연결 컴포넌트(304)가 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 형상을 갖는다. 또한, 캐비티(324)는 연결 컴포넌트(304)의 임의의 위치에 형성될 수 있으며 대강의 중앙에 위치될 필요는 없다.
또한, 예시적인 실시예에서, 연결 컴포넌트(304)는 실리콘으로 제조되고 하나 이상의 재분배 와이어링 층들(334)을 포함한다. 대안적으로, 연결 컴포넌트(304)는 연결 컴포넌트(304)가 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 물질, 예를 들어, 그리고 제한 없이, 유리, 세라믹, 유기 물질들, 게르마늄, 갈륨 비소, 인화 인듐, 및 탄화 규소로 제조된다. 재분배 와이어링 층(334)은, 로직 다이(308)의 전기적 연결 지점들 또는 핀들(도시되지 않음), 예를 들어, 솔더 마이크로-범프들(310)에 대응하는 위치들이 연결 컴포넌트(304) 상의 다른 위치들에 대해 이용 가능하게 되는 것을 용이하게 한다. 따라서, 재분배 와이어링 층(334)은, 연결 컴포넌트(304) 상의 양호한 위치들로의 로직 다이(308)의 전기적 연결 지점들 또는 핀들의 라우팅을 용이하게 하여, 로직 다이(308) 상의 상이한 위치들로부터 연결 컴포넌트(304) 상의 유사한 및/또는 인접한 위치들로의 본딩을 가능하게 하는 것을 용이하게 하고, 그리하여 IC 디바이스(300)의 조립을 단순하게 한다.
또한, 예시적인 실시예에서, 연결 컴포넌트(304)는 패시브(passive) 인터포저이다. 예를 들어, 그리고 제한 없이, 일부 실시예들에서, 하나 이상의 재분배 와이어링 층들(334)만을 포함하는 연결 컴포넌트(304)는 부가적인 전기 컴포넌트들을 포함하지 않는다. 다른 실시예들에서, 연결 컴포넌트(304)는 그 상에 형성되고 그리고/또는 임베딩된 하나 이상의 집적 패시브 디바이스들(IPD), 예를 들어, 그리고 제한 없이, 레지스터들, 커패시터들, 인덕터들 또는 연결 컴포넌트(304)가 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 다른 패시브 전기 디바이스들을 포함한다. 따라서, 예시적인 실시예에서, 연결 컴포넌트(304)는 액티브(active) 전기 컴포넌트들, 예를 들어, 그리고 제한 없이, 트랜지스터들, 신호 증폭기들, 신호 필터들, 또는 임의의 다른 액티브 전기 컴포넌트들을 포함하지 않는다. 대안적으로, 일부 실시예들에서, 연결 컴포넌트(304)는 액티브 인터포저이며, 그 상에 형성되고 그리고/또는 임베딩된 하나 이상의 액티브 전기 컴포넌트들을 포함한다.
도 3 및 도 4를 참조하면, 예시적인 실시예에서, 메모리 다이(312)는 스택식 또는 다중 칩 어레인지먼트를 나타낸다. 대안적으로, 메모리 다이(312)는 단일 칩 및/또는 비-스택식 칩 어레인지먼트일 수 있다. 예시적인 실시예에서, 로직 다이(308) 및 메모리 다이(312)는 솔더 마이크로-범프들(314)을 통해 서로 직접 커플링되고 수직으로 통합되는데, 즉, 메모리 다이(312)는 로직 다이(308)에 대하여 수직으로 위치지정된다. 대안적인 실시예들에서, 로직 다이(308) 및 메모리 다이(312)는, IC 디바이스(300)가 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 연결 방법을 사용하여, 예를 들어, 그리고 제한 없이, 확산 본딩, 공정(eutectic) 본딩, 열 압착 본딩 및 전도성 폴리머들의 이용을 통해 서로 직접 커플링된다. 예시적인 실시예에서, 메모리 다이(312)는 로직 다이(308) 아래에 위치지정된다. 보다 구체적으로, 메모리 다이(312)는, 로직 다이(308)와 패키지 기판(302) 사이에 수직으로 위치지정되어 로직 다이(308)가 메모리 다이(312) 위에 놓인다. 메모리 다이(312)는 연결 컴포넌트(304)의 캐비티(324)에 위치지정되고, 로직 다이(308)는 메모리 다이(312)와 완전히 중첩된다. 대안적인 실시예들에서, 로직 다이(308)는 메모리 다이(312)와 단지 부분적으로만 중첩된다.
예시적인 실시예에서, 도 3에 도시된 바와 같이, 메모리 다이(312)의 액티브 표면(316)은 로직 다이(308)의 액티브 표면(318)을 향해 그리고 기판(302)에서 떨어져 배향되는데, 즉, 로직 다이(308) 및 메모리 다이(312)는 페이스-투-페이스(face-to-face) 어레인지먼트로 배향된다. 메모리 다이(312)는 패키지 기판(302)으로의 직접적인 전기 연결을 가능하게 하도록 내부에 형성되는 복수의 실리콘 관통 비아들(TSV들)(320)을 포함한다. TSV들(320)은 복수의 솔더-마이크로 범프들(322)을 통해 기판(302)에 직접 커플링된다. 대안적인 실시예들에서, TSV들(320)은 IC 디바이스(300)가 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 연결 방법을 사용하여, 예를 들어, 그리고 제한 없이, 확산 본딩, 공정(eutectic) 본딩, 열 압착 본딩 및 전도성 폴리머들의 이용을 통해 기판(302)에 직접 커플링된다. 일부 실시예들에서, TSV들(320)은 레이저 드릴링, 기계적 드릴링 및/또는 에칭 프로세스들과 같은 임의의 알려진 제조 기술을 사용하여 메모리 다이(312)에 형성된다. TSV들(320) 및 솔더 마이크로-범프들(322)은 메모리 다이(312)의 적어도 하나의 전기적 연결이 로직 다이(308)를 통과하지 않고 기판(302) 상의 다른 회로(도시되지 않음)에 연결되는 것을 가능하게 한다. 이는 IC 디바이스(300)의 효율의 증가는 물론, IC 디바이스(300)의 제조와 연관된 제조 비용의 감소를 용이하게 한다.
대안적인 실시예들에서, 메모리 다이(312)는, 메모리 다이(312)의 액티브 표면(316)이 로직 다이(308)의 액티브 표면(318)으로부터 떨어지고 그리고 기판(302)을 향해 배향되도록 배향될 수 있다. 이러한 실시예들에서, 메모리 다이(312)의 TSV들(320)은 로직 다이(308)로의 직접적인 전기적 연결을 용이하게 한다. 또한, 이러한 실시예들에서, TSV들(320)은 솔더 마이크로-범프들(314)과 같은 솔더 마이크로-범프들을 통해 로직 다이(308)에 직접 커플링된다. 따라서, TSV들(320) 및 솔더 마이크로-범프들(314)은 메모리 다이(312)의 적어도 하나의 전기적 연결이 기판(302)을 통과하지 않고 로직 다이(308)에 직접 연결되는 것을 가능하게 한다. 대안적인 실시예들에서, 로직 다이(308) 및 TSV들(320)은, IC 디바이스(300)가 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 연결 방법을 사용하여, 예를 들어, 그리고 제한 없이, 확산 본딩, 공정 본딩, 열 압착 본딩 및 전도성 폴리머들의 이용을 통해 서로 직접 커플링된다.
예시적인 실시예에서, 도 3 및 도 4에 도시되고 본원에서 설명되는 바와 같이, 로직 다이(308)는 복수의 솔더 마이크로-범프들(310)을 통해 연결 컴포넌트(304)에 직접 커플링된다. 연결 컴포넌트(304)는 재분배 와이어링 층(334) 상에 형성된 하나 이상의 와이어 본딩 패드들(326)을 포함한다. 본딩 패드들(326)은, 연결 컴포넌트(304)의 하나 이상의 빌드-업(build-up) 층들(도시되지 않음) 내에 형성되는 내부 회로(328) 및/또는 재분배 와이어링 층(334) 상에 형성되는 전기 회로(도시되지 않음)를 통해 적어도 하나의 솔더 마이크로-범프(310)에 전기적으로 연결된다. 따라서, 전기 신호(도시되지 않음)는 로직 다이(308)로부터 하나 이상의 와이어 본딩 패드들(326)에 송신된다. 또한, 기판(302)은, 기판(302)의 액티브 표면(331) 상에/그 내부에 형성된 전기 회로 및/또는 내부 회로(도시되지 않음)를 통해 다른 회로(도시되지 않음)에 연결되는 하나 이상의 와이어 본딩 패드들(330)을 포함한다. 적어도 일부의 알려진 인터포저들과 대조적으로, 연결 컴포넌트(304)에는 실리콘 관통 비아가 없고, 그리하여 연결 컴포넌트(304)를 제조하는 제조 비용 및 복잡성을 감소시키는 것을 용이하게 한다는 것에 주의한다.
예시적인 실시예에서, 연결 컴포넌트 본딩 패드들(326) 및 기판 본딩 패드들(330)은 와이어(332)를 통해 함께 전기적으로 커플링된다. 이는 로직 다이(308)를 기판(302)에 직접 연결하는 것을 용이하게 한다. 와이어들(332)은 예를 들어, 그리고 제한 없이, 금, 알루미늄, 구리 및 이들의 합금으로 제조된다. 와이어(332)를 통해 기판(302)에 로직 다이(308)를 커플링하는 것은, IC 디바이스(300)를 다른 전기 디바이스들 및/또는 회로들(도시되지 않음)에 커플링하기 위한 비용 효과적이고 유연한 기술을 용이하게 한다.
도 5는 단일 3D 패키지 구조로 형성된 IC 디바이스(500)의 개략적 평면도이다. 도 3 및 도 5를 참조하면, 예시적인 실시예에서, IC 디바이스(500)는 본원에서 설명된 바와 같은 IC 디바이스(300)와 실질적으로 유사하게 제조된다. IC 디바이스(500)는 패키지 기판(302), 적어도 하나의 로직 다이(308), 및 적어도 하나의 메모리 다이(312)를 포함한다. 그러나 IC 디바이스(300)에 대해 본원에서 설명되는 단일 연결 컴포넌트(304)와 대조적으로, IC 디바이스(500)는 하나 이상의 연결 컴포넌트들, 예를 들어, 도 5에 도시된 바와 같은 연결 컴포넌트들(502, 504, 506 및 508)을 포함한다. 연결 컴포넌트들(502, 504, 506 및 508)은 복수의 솔더 마이크로-범프들(306)을 통해 패키지 기판(302)에 커플링된다. 로직 다이(308)는 패키지 기판(302)에 대향하여 연결 컴포넌트들(502, 504, 506, 및 508) 상에 위치지정되고 이에 커플링된다. 로직 다이(308)는 복수의 솔더 마이크로-범프들(310)을 통해 연결 컴포넌트들(502, 504, 506, 및 508)에 직접 커플링된다. 일부 실시예들에서, 로직 다이(308)는 단일 칩이고, 다른 실시예들에서, 로직 다이(308)는 멀티-칩(예를 들어, 사이드-바이-사이드 칩 어레인지먼트) 패키지이다. 본원에서 설명된 바와 같이, 로직 다이(308)는, 예를 들어, 프로세서, 프로세싱 디바이스 또는 제어기, 예컨대, 범용 중앙 프로세싱 장치(CPU), 그래픽 프로세싱 유닛(GPU), 가속 프로세싱 유닛(APU), 마이크로제어기, 축소 명령 집합 컴퓨터(RISC) 프로세서, 주문형 집적 회로(ASIC), 프로그래밍 가능 로직 회로(PLC), 프로그래밍 가능 로직 유닛(PLU), 필드 프로그래밍 가능 게이트 어레이(FPGA), 게이트 어레이들, 디지털 신호 프로세싱(DSP) 디바이스, 및/또는 IC 디바이스(500)가 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 다른 로직 회로 또는 프로세싱 디바이스를 포함(그리고 제한하지 않음)한다.
예시적인 실시예에서, 연결 컴포넌트들(502, 504, 506 및 508)은 로직 다이(308)의 둘레 근처에 위치지정되는 이산 컴포넌트들이며, 이들은 메모리 다이(312)를 수용하기 위해 그 사이에 있는 캐비티(524)를 정의한다. 도 5에 도시된 바와 같이, 연결 컴포넌트들(502, 504, 506, 및 508)은 일반적으로 직사각형-형상의 캐비티(524)를 정의하도록 위치지정된 일반적으로 직사각형-형상의 컴포넌트들이다. 그러나 연결 컴포넌트들(502, 504, 506 및 508)이 일반적으로 직사각형을 갖는 것으로 도시되지만, 연결 컴포넌트들(502, 504, 506 및 508)은 연결 컴포넌트(502, 504, 506, 및 508)가 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 형상을 가질 수 있다는 것이 고려된다는 점에 주의한다.
예시적인 실시예에서, 로직 디바이스(308)가 단지 부분적으로만 각각의 연결 컴포넌트들(502, 504, 506, 및 508) 위에 놓인다. 이러한 실시예에서, 연결 컴포넌트들(502, 504, 506 및 508) 중 하나 이상은 액티브 연결 컴포넌트일 수 있다. 예를 들어, 일 실시예에서, 연결 컴포넌트들(502, 504, 506, 및 508) 중 하나 이상은, 그 상에 형성되고 그리고/또는 임베딩된 액티브 전기 컴포넌트들, 예를 들어, 그리고 제한 없이, 트랜지스터들, 신호 증폭기들, 신호 필터들 및 하나 이상의 연결 컴포넌트들(502, 504, 506, 및 508)이 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 다른 액티브 전기 컴포넌트를 포함한다. 이러한 액티브 전기 컴포넌트들은 로직 디바이스(308)가 위에 놓여지지 않는 연결 컴포넌트들(502, 504, 506 및 508)의 부분들 상에 배치된다.
대안적인 실시예들에서, 연결 컴포넌트들(502, 504, 506 및 508) 중 하나 이상은 패시브 인터포저이다. 예를 들어, 그리고 제한 없이, 일부 대안적인 실시예들에서, 연결 컴포넌트들(502, 504, 506 및 508) 중 하나 이상은 부가적인 전기 컴포넌트들을 포함하지 않는다. 다른 이러한 실시예들에서, 연결 컴포넌트들(502, 504, 506 및 508) 중 하나 이상은 그 상에 형성되고 그리고/또는 임베딩된 하나 이상의 집적 패시브 디바이스(IPD)들, 예를 들어, 그리고 제한 없이, 레지스터들, 커패시터들, 인덕터들 및 연결 컴포넌트들(502, 504, 506, 및 508)이 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 다른 패시브 전기 컴포넌트들을 포함한다.
또한, 예시적인 실시예에서, 연결 컴포넌트들(502, 504, 506 및 508)은 실리콘으로 제조되고 하나 이상의 재분배 와이어링 층(334)(즉, 그리고 액티브 표면)을 포함한다. 대안적으로, 연결 컴포넌트들(502, 504, 506 및 508)은 연결 컴포넌트들(502, 504, 506 및 508)이 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 재료, 예를 들어, 그리고 제한 없이, 유리, 세라믹, 유기 물질들, 게르마늄, 갈륨 비소, 인화 인듐, 및 탄화 규소로 제조된다. 재분배 와이어링 층(334)은 로직 다이(308)의 전기적 연결 지점들 또는 핀들(도시되지 않음), 예를 들어, 솔더 마이크로-범프들(310)에 대응하는 위치들이 연결 컴포넌트(502, 504, 506, 및 508) 상의 다른 위치들에 대해 이용 가능하게 되는 것을 용이하게 한다. 따라서, 재분배 와이어링 층(334)은, 연결 컴포넌트들(502, 504, 506, 및 508) 상의 양호한 위치들로의 로직 다이(308)의 전기적 연결 지점들 또는 핀들의 라우팅을 용이하게 하여, 로직 다이(308) 상의 상이한 위치들로부터 연결 컴포넌트들(502, 504, 506, 및 508) 상의 유사한 및/또는 인접한 위치들로의 본딩을 가능하게 하는 것을 용이하게 하고, 그리하여 IC 디바이스(500)의 조립을 단순하게 한다.
도 3 및 도 5를 참조하면, 로직 다이(308) 및 메모리 다이(312)는 솔더 마이크로-범프들(314)을 통해 서로 직접 커플링되고 수직으로 통합되는데, 즉, 메모리 다이(312)는 로직 다이(308) 아래 수직으로 위치지정된다. 보다 구체적으로, 메모리 다이(312)는 로직 다이(308)와 패키지 기판(302) 사이에 수직으로 위치지정되어 로직 다이(308)가 메모리 다이(312) 위에 놓인다. 그러한 실시예에서, 메모리 다이(312)는 연결 컴포넌트들(502, 504, 506, 및 508)에 의해 정의된 캐비티(524)에 위치지정되고, 로직 다이(308)는 메모리 다이(312)와 완전히 중첩된다. 대안적으로, 로직 다이(308)는 메모리 다이(312)와 단지 부분적으로만 중첩된다.
예시적인 실시예에서, 로직 다이(308)는 복수의 솔더 마이크로-범프들(310)을 통해 연결 컴포넌트들(502, 504, 506, 및 508)에 직접 커플링된다. 연결 컴포넌트들(502, 504, 506 및 508)은 재분배 와이어링 층(534) 상에 형성된 하나 이상의 와이어 본딩 패드들(526)을 포함한다. 본딩 패드들(526)은 연결 컴포넌트들(502, 504, 506, 및 508)의 하나 이상의 빌드-업 층들(도시되지 않음) 내에 형성되는 내부 회로(328) 및/또는 재분배 와이어링 층(534) 상에 형성되는 전기 회로(도시되지 않음)를 통해 적어도 하나의 솔더 마이크로-범프(310)에 전기적으로 연결된다. 따라서, 전기 신호(도시되지 않음)는 로직 다이(308)로부터 하나 이상의 와이어 본딩 패드들(526)에 송신된다. 적어도 일부의 알려진 인터포저들과 대조적으로, 연결 컴포넌트들(502, 504, 506, 및 508)에는 실리콘 관통 비아가 없고, 그리하여 연결 컴포넌트들(502, 504, 506, 및 508)을 제조하는 제조 비용 및 복잡성을 감소시키는 것을 용이하게 한다는 것에 주의한다.
예시적인 실시예에서, 연결 컴포넌트 본딩 패드들(526) 및 기판 본딩 패드들(330)은 와이어(332)를 통해 함께 전기적으로 커플링된다. 이는 로직 다이(308)를 기판(302)에 직접 연결하는 것을 용이하게 한다. 본원에서 설명된 바와 같이, 와이어들(332)은 예를 들어, 그리고 제한 없이, 금, 알루미늄, 구리 및 이들의 합금으로 제조된다. 와이어(332)를 통해 기판(302)에 로직 다이(308)를 커플링하는 것은 IC 디바이스(500)를 다른 전기 디바이스들 및/또는 회로들(도시되지 않음)에 커플링하기 위한 비용 효과적이고 유연한 기술을 용이하게 한다.
도 6은 단일 3D 패키지 구조로 형성된 IC 디바이스(600)의 개략적 평면도이다. 도 3 및 도 6을 참조하면, 예시적인 실시예에서, IC 디바이스(600)는 본원에서 설명된 바와 같은 IC 디바이스들(300 및 500)과 실질적으로 유사하게 제조된다. 예를 들어, IC 디바이스(600)는 패키지 기판(302), 적어도 하나의 로직 다이(308), 및 적어도 하나의 메모리 다이(312)를 포함한다. 그러나 IC 디바이스들(300 및 500)과 관련하여 본원에서 설명되는 단일 연결 컴포넌트(304) 또는 일반적으로 직사각형-형상 연결 컴포넌트들(502, 504, 506 및 508)과 대조적으로, IC 디바이스(600)는 도 6에 도시된 바와 같이, 하나 이상의 "L-형상" 연결 컴포넌트들, 예를 들어, 연결 컴포넌트들(602, 604)을 포함한다. 연결 컴포넌트들(602 및 604)은 복수의 솔더 마이크로-범프들(306)을 통해 패키지 기판(302)에 커플링된다. 로직 다이(308)는 패키지 기판(302)에 대향하여 연결 컴포넌트들(602, 및 604) 상에 위치지정되고 이에 커플링된다. 로직 다이(308)는 복수의 솔더 마이크로-범프들(310)을 통해 연결 컴포넌트들(602 및 604)에 직접 커플링된다.
예시적인 실시예에서, 연결 컴포넌트들(602 및 604)은 로직 다이(308)의 둘레 주위에 위치지정되는 이산 컴포넌트들이며, 이들은 메모리 다이(312)를 수용하기 위해 그 사이에 있는 캐비티(624)를 정의한다. 도 6에 도시된 바와 같이, 연결 컴포넌트들(602 및 604)은 일반적으로 직사각형-형상 캐비티(624)를 정의하도록 위치지정된다. 로직 다이(308) 및 메모리 다이(312)는, 메모리 다이(312)가 로직 다이(308)와 패키지 기판(302) 사이에 수직으로 위치지정되도록 서로 직접 커플링된다. 그러한 실시예에서, 메모리 다이(312)는 연결 컴포넌트들(602 및 604)에 의해 정의된 캐비티(624)에 위치지정되고, 로직 다이(308)는 메모리 다이(312)와 완전히 중첩된다. 대안적으로, 로직 다이(308)는 메모리 다이(312)와 단지 부분적으로만 중첩된다.
예시적인 실시예에서, 도 3 및 도 6에 도시된 바와 같이, 로직 다이(308)는 복수의 솔더 마이크로-범프들(310)을 통해 연결 컴포넌트들(602 및 604)에 직접 커플링된다. 연결 컴포넌트들(602 및 604)은 재분배 와이어링 층(634) 상에 형성된 하나 이상의 와이어 본딩 패드들(626)을 포함한다. 본딩 패드들(626)은 연결 컴포넌트들(602 및 604)의 하나 이상의 빌드-업 층들(도시되지 않음) 내에 형성되는 내부 회로(328) 및/또는 재분배 와이어링 층(634) 상에 형성되는 전기 회로(도시되지 않음)를 통해 적어도 하나의 솔더 마이크로-범프(310)에 전기적으로 연결된다. 따라서, 전기 신호(도시되지 않음)는 로직 다이(308)로부터 하나 이상의 와이어 본딩 패드들(626)에 송신된다. 적어도 일부의 알려진 인터포저들과 대조적으로, 연결 컴포넌트들(602 및 604)에는 실리콘 관통 비아가 없고, 그리하여 연결 컴포넌트들(602 및 604)을 제조하는 제조 비용 및 복잡성을 감소시키는 것을 용이하게 한다는 것에 주목한다.
또한, 예시적인 실시예에서, 연결 컴포넌트 본딩 패드들(626) 및 기판 본딩 패드들(330)은 와이어(332)를 통해 함께 전기적으로 커플링된다. 이는 로직 다이(308)를 기판(302)에 직접 연결하는 것을 용이하게 한다. 본원에서 설명된 바와 같이, 와이어들(332)은 예를 들어, 그리고 제한 없이, 금, 알루미늄, 구리 및 이들의 합금으로 제조된다. 와이어(332)를 통해 기판(302)에 로직 다이(308)를 커플링하는 것은, IC 디바이스(600)를 다른 전기 디바이스들 및/또는 회로들(도시되지 않음)에 커플링하기 위한 비용 효과적이고 유연한 기술을 용이하게 한다.
또한, 예시적인 실시예에서, 연결 컴포넌트들(602 및 604)은 연결 컴포넌트(304) 및/또는 연결 컴포넌트들(502, 504, 506 및 508)과 실질적으로 동일한 방식으로 형성된다. 예를 들어, 연결 컴포넌트들(602 및 604)은 실리콘으로 제조되고 하나 이상의 재분배 와이어링 층들(634)을 포함한다. 대안적으로, 연결 컴포넌트들(602 및 604)은, 연결 컴포넌트들(602 및 604)이 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 재료, 예를 들어, 그리고 제한 없이, 유리, 세라믹, 유기 물질들, 게르마늄, 갈륨 비소, 인화 인듐, 및 탄화 규소로 제조된다. 또한, 일부 실시예들에서, 연결 컴포넌트들(602 및 604) 중 하나 이상은, 그 상에 형성되고 그리고/또는 임베딩된 하나 이상의 액티브 전기 컴포넌트들 예를 들어, 그리고 제한 없이, 트랜지스터들, 신호 증폭기들, 신호 필터들 및 하나 이상의 내부 연결 컴포넌트들(602 및 604)이 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 다른 액티브 전기 컴포넌트를 포함하는 액티브 연결 컴포넌트이다. 다른 실시예들에서, 연결 컴포넌트들(602 및 604) 중 하나 이상은 패시브 인터포저인데, 즉, 연결 컴포넌트들(602 및 604)은 부가적인 전기 컴포넌트들을 포함하지 않는다. 일부 이러한 실시예들에서, 연결 컴포넌트들(602 및 604) 중 하나 이상은 그 상에 형성되고 그리고/또는 임베딩된 하나 이상의 집적 패시브 디바이스(IPD)들, 예를 들어, 그리고 제한 없이, 레지스터들, 커패시터들, 인덕터들 및 연결 컴포넌트들(602 및 604)이 본원에서 설명된 바와 같이 기능하는 것을 가능하게 하는 임의의 다른 패시브 전기 컴포넌트들을 포함한다.
도 7은 도 3에 도시된 예시적인 IC 디바이스(300)와 같은 단일 3D 패키지 구조를 갖는 IC 디바이스를 형성하는 예시적인 방법(700)의 흐름도이다. 도 3 내지 도 6을 참조하면, 예시적인 방법(700)은 캐비티(324)가 내부에 정의되어 있는 적어도 하나의 연결 컴포넌트, 예를 들어, 연결 컴포넌트(304)를 형성하는 것(702)을 포함한다. 부가적으로 또는 대안적으로, 방법(700)은 복수의 연결 컴포넌트들, 예를 들어, 연결 컴포넌트들(502, 504, 506, 508, 및/또는 602 및 604)을 별개로 형성하는 것(704) 및 그 사이에 캐비티(예를 들어, 각각 캐비티(524 또는 624))를 정의하도록 기판, 예컨대, 기판(302) 상에 복수의 연결 컴포넌트들(502, 504, 506, 508, 및/또는 602 및 604)을 위치지정하는 것(706)을 포함한다. 각각의 연결 컴포넌트들(304, 502, 504, 506, 508 및/또는 602 및 604)은 각각, 재분배 와이어링 층(334, 534 또는 634) 상에 형성되는 하나 이상의 와이어 본딩 패드들(예를 들어, 와이어 본딩 패드(326, 526 또는 626))을 포함한다. 또한, 기판(302)은 기판(302)의 액티브 표면(331) 상에 형성된 하나 이상의 와이어 본딩 패드들(330)을 포함한다.
예시적인 실시예에서, 방법(700)은 또한 적어도 하나의 연결 컴포넌트를 기판(302)에 커플링하는 것(708)을 포함한다. 부가적으로 또는 대안적으로, 적어도 하나의 연결 컴포넌트를 커플링하는 동작(708)은, 접착 본딩, 솔더 마이크로-범프들(306) 및 IC 디바이스(300)가 본원에서 설명된 바와 같이 기능하게 하는 것을 가능하게 하는 임의의 다른 전기적 또는 비-전기적 본딩 프로세스를 통해 기판(302)에 적어도 하나의 연결 컴포넌트를 본딩하는 것(710)을 더 포함한다.
일부 실시예들에서, 방법(700)은, 메모리 다이(312)가 적어도 하나의 연결 컴포넌트에 의해 정의된 캐비티 내에 위치지정되도록, 복수의 솔더 마이크로-범프들(322)을 통해 기판(302)에 적어도 하나의 메모리 다이(312)를 전기적으로 커플링하는 것(712)을 포함한다. 하나의 이러한 실시예에서, 기판(302)에 적어도 하나의 메모리 다이(312)를 전기적으로 커플링하는 것(712)은, 기판(302)에 메모리 다이(312)의 액티브 표면(316)을 전기적으로 커플링하는 것(714)을 포함한다. 대안적인 실시예에서, 기판(302)에 적어도 하나의 메모리 다이(312)를 전기적으로 커플링하는 동작(712)은, 복수의 솔더 마이크로-범프들(322)을 통해 기판(302)에 복수의 TSV들(320)을 전기적으로 커플링하는 것(716), 즉, 기판(302)에 메모리 다이(312)의 비-액티브 표면을 커플링하는 것을 포함한다.
예시적인 실시예에서, 방법(700)은 메모리 다이(312) 및 연결 컴포넌트들의 적어도 일부에 로직 다이(308)를 전기적으로 커플링하는 것(718)을 더 포함한다. 예를 들어, 로직 다이(308)는 복수의 솔더 마이크로-범프들(314)을 통해 메모리 다이(312)에 커플링된다. 또한, 로직 다이(308)는 복수의 솔더 마이크로-범프들(310)을 통해 적어도 하나의 연결 컴포넌트에 커플링된다. 일 실시예에서, 로직 다이(308)는 완전히 메모리 다이(312) 위에 놓인다. 대안적인 실시예에서, 로직 다이(308)는 단지 부분적으로만 메모리 다이(312) 위에 놓인다.
또한, 방법(700)은, 와이어들(332)을 통해 기판 본딩 패드들(330)에 연결 컴포넌트 본딩 패드들, 예를 들어, 패드들(326, 526 또는 626)을 전기적으로 커플링하는 것(720)을 포함한다. 이는 기판(302)에 로직 다이(308)를 전기적으로 커플링하는 것을 용이하게 한다.
위에서 설명된 연결 컴포넌트들 및 방법들의 실시예들은, 적어도 일부의 알려진 IC 디바이스들과 비교하면, 열적으로 유리한 어레인지먼트들, 개선된 열 소산, 및 감소된 제조 복잡성 및 비용을 갖는 IC 디바이스들의 제조를 가능하게 한다. 특히, 개시된 연결 컴포넌트 실시예들은, 적어도 하나의 감소된 전력 소산 컴포넌트, 예를 들어, 메모리 다이(또는 메모리 다이 스택)를 수용하도록 구성된 캐비티를 포함한다. 캐비티는 로직 다이 및 IC 패키지 기판에 메모리 다이를 전기적으로 커플링하여, 이들 사이에 메모리 다이를 수직으로 위치지정하는 것을 용이하게 한다. 이는, 감소된 수의 전기적 인터커넥션으로 인해 로직 다이의 상부에 통상적으로 위치지정되는 메모리 다이가, 자신의 로직 다이 연결들을 로직 다이에 직접 커플링하고 잔여 연결을 기판 상의 다른 회로에 커플링하게 하는 것을 가능하게 한다. 또한, 이러한 어레인지먼트는 로직 다이에 TSV가 형성될 필요성을 감소 및/또는 제거하고, 그리하여 로직 다이의 크기와 복잡성을 감소시킨다. 연결 컴포넌트는 로직 다이가 와이어 본드들(예를 들어, 볼(ball) 본딩, 웨지(wedge) 본딩 및 컴플라이언트(compliant) 본딩)을 통해 기판 상의 회로에 전기적으로 연결되는 것을 가능하게 하고, 그리하여, 로직 다이로부터의 전기 신호들을 통과시키기 위해 메모리 다이에 형성되는 TSV에 대한 필요성을 감소 및/또는 제거한다. 또한, 구체적으로, 연결 컴포넌트는 본원에서 설명되는 IC 디바이스들을 제조하는 복잡성, 시간 및 비용을 감소시키는 것을 용이하게 한다.
본원에서 설명된 방법들, 시스템들 및 장치의 예시적인 기술적 효과는, (a) (메모리 다이와 기판 사이에 개재되는 것에 대조적으로) 로직 다이를 패키지 구조 외부에 배치하여 이는 더 양호한 열 관리 및 이에 따른 강화된 성능으로 이어짐; (b) 로직 다이의 복잡성의 감소(즉, TSV들의 감소 또는 제거) 및 그에 따른 제조 비용의 감소; 및 (c) 와이어 본딩된 연결 컴포넌트의 사용을 통한 IC 디바이스의 전체 비용의 추가 감소 중 적어도 하나를 포함한다.
3D 스택식 다이들을 위한 캐비티들을 정의하는 연결 컴포넌트들 및 방법들의 예시적인 실시예들이 위에서 상세히 설명되었다. 캐비티를 갖는 연결 컴포넌트 및 이러한 연결 컴포넌트들을 사용하는 방법들은, 본원에서 설명되는 특정 실시예들로 제한되지 않고, 오히려, 시스템들의 컴포넌트들 및/또는 방법들의 동작들이 본원에서 설명되는 다른 컴포넌트들 및/또는 동작들과 독립적으로 그리고 별개로 활용될 수 있다. 예를 들어, 예시적인 실시예들은 스택식 집적 회로 디바이스들을 사용하도록 현재 구성된 다수의 다른 애플리케이션들과 관련하여 구현되고 활용될 수 있다.
본 개시의 다양한 실시예들의 특정 특징들이 일부 도면들에 도시되고 다른 도면들에서 도시되지 않을 수 있지만, 이는 단지 편의를 위한 것이다. 본 개시의 원리들 따라, 도면의 임의의 특징은 임의의 다른 도면의 임의의 특징과 함께 참조되고 그리고/또는 청구될 수 있다.
이 쓰여진 설명은 예들을 이용하여 최상의 모드를 포함하는 실시예들을 개시하고, 당업자가, 임의의 디바이스들 또는 시스템들을 제조 및 이용하고 임의의 포함된 방법들을 수행하는 것을 포함하는 실시예들을 실현하는 것을 또한 가능하게 한다. 본 발명의 특허 가능한 범위는 청구항들에 의해 정의되며, 당업자들이 구상한 다른 예들을 포함할 수 있다. 이러한 다른 예들은, 이들이 청구항들의 문헌과 다르지 않은 구조 엘리먼트들을 갖는 경우, 또는, 이들은 청구항들의 문헌과 실질적인 차이 없는 등가의 구조 엘리먼트를 포함하는 경우 청구항들의 범위 내에 속하는 것으로 의도된다.
100, 200, 300, 500, 600 : IC 디바이스
102, 202, 308 : 로직 다이 104, 204, 312 : 메모리 다이
106, 212, 320 : TSV들 108, 302 : 기판
110, 112, 208, 210, 216, 306. 310, 314, 322 : 솔더 마이크로-범프들
206 : 인터포저 214 : 패키지 기판
304, 502, 504, 506, 508, 602, 604 : 연결 컴포넌트
316, 318, 331 : 액티브 표면 324, 524, 624 : 캐비티
326, 526, 626 : 본딩 패드 328 : 내부 회로
330 : 와이어 본딩 패드 332 : 와이어
334, 534, 634 : 재분배 와이어링 층
700 : 방법 702, 704 : 형성
706 : 위치지정 708, 712 : 커플링
710 : 본딩
714, 716, 718, 720 : 전기적 커플링

Claims (10)

  1. 집적 회로(IC) 디바이스(300)로서,
    기판(302);
    관통하게 정의된 캐비티(cavity)(324)를 포함하는 연결 컴포넌트(304) ― 상기 연결 컴포넌트(304)는 상기 기판(302)에 커플링됨 ― ;
    상기 캐비티(324)에 위치지정되는 적어도 하나의 메모리 다이(312) ― 상기 적어도 하나의 메모리 다이(312)는 상기 기판(302)에 전기적으로 커플링됨 ― ; 및
    상기 적어도 하나의 메모리 다이(312) 및 상기 연결 컴포넌트(304)의 적어도 일부 위에서 연장되는 로직 다이(308)
    를 포함하고,
    상기 적어도 하나의 로직 다이(308)는 상기 연결 컴포넌트(304) 및 상기 적어도 하나의 메모리 다이(312)에 전기적으로 커플링되고, 상기 연결 컴포넌트(304)에는 실리콘 관통 비아들(through silicon vias)이 없고, 상기 연결 컴포넌트(304)는 상기 기판(302)에 전기적으로 커플링되는 것인 집적 회로(IC) 디바이스(300).
  2. 제 1 항에 있어서,
    상기 연결 컴포넌트(304)는, 적어도 하나의 와이어 본딩 패드(wire bonding pad)(326)를 포함하는 재분배 와이어링 층(redistribution wiring layer)(334)을 포함하고, 상기 연결 컴포넌트(304)는 적어도 하나의 와이어(332) 본드를 통해 상기 기판(302)에 전기적으로 커플링되는 것인 집적 회로(IC) 디바이스(300).
  3. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 다이(312)는 액티브(active) 표면(316)을 포함하고, 상기 액티브 표면(316)은 상기 기판(302)을 마주보고 상기 로직 다이(308)를 등진쪽을 향하는(face away) 것인 집적 회로(IC) 디바이스(300).
  4. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 다이(312)는 액티브 표면(316)을 포함하고, 상기 액티브 표면(316)은 상기 로직 다이(308)를 향하고 상기 기판(302)을 등진쪽을 향하는 것인 집적 회로(IC) 디바이스(300).
  5. 제 1 항에 있어서,
    상기 연결 컴포넌트(304)는 패시브(passive) 연결 컴포넌트인 것인 집적 회로(IC) 디바이스(300).
  6. 제 1 항에 있어서,
    상기 연결 컴포넌트(304)는 액티브 연결 컴포넌트인 것인 집적 회로(IC) 디바이스(300).
  7. 집적 회로(IC) 디바이스(500, 600)로서,
    제 1 액티브 표면(331)을 포함하는 기판(302) ― 상기 제 1 액티브 표면(331)은 복수의 기판 본딩 패드들(330)을 포함함 ― ;
    상기 제 1 액티브 표면(331)에 커플링되는 복수의 연결 컴포넌트들(502, 504, 506, 508, 602, 604) ― 상기 복수의 연결 컴포넌트들(502, 504, 506, 508, 602, 604)은 상기 복수의 연결 컴포넌트들(502, 504, 506, 508, 602, 604) 사이의 캐비티(524, 624)를 정의하도록 배열되고, 상기 복수의 연결 컴포넌트들(502, 504, 506, 508, 602, 604)의 각각의 연결 컴포넌트는 상기 제 1 액티브 표면(331)에 대향하는 제 2 액티브 표면(534, 634)을 포함하고, 상기 제 2 액티브 표면(534, 634) 각각은 적어도 하나의 연결 컴포넌트 본딩 패드(526, 626)를 포함함 ― ;
    상기 캐비티(524, 624) 내에 위치지정되고 상기 제 1 액티브 표면(331)에 전기적으로 커플링되는 적어도 하나의 메모리 다이(312); 및
    상기 제 2 액티브 표면(534, 634) 및 상기 적어도 하나의 메모리 다이(312)각각에 커플링되는 로직 다이(308)
    를 포함하고,
    상기 복수의 연결 컴포넌트들(502, 504, 506, 508, 602, 604)에는 실리콘 관통 비아들이 없고, 상기 적어도 하나의 연결 컴포넌트 본딩 패드(526, 626) 각각은 상기 복수의 기판 본딩 패드들(330)의 기판 본딩 패드(330)에 전기적으로 커플링되는 것인 집적 회로(IC) 디바이스(500, 600).
  8. 제 7 항에 있어서,
    상기 복수의 연결 컴포넌트들(502, 504, 506, 508, 602, 604) 중 적어도 하나의 연결 컴포넌트는 패시브 연결 컴포넌트인 것인 집적 회로(IC) 디바이스(500, 600).
  9. 제 7 항에 있어서,
    상기 복수의 연결 컴포넌트들(502, 504, 506, 508, 602, 604) 중 적어도 하나의 연결 컴포넌트는 액티브 연결 컴포넌트인 것인 집적 회로(IC) 디바이스(500, 600).
  10. 3D 패키지 구조를 갖는 IC 디바이스(300)를 형성하는 방법으로서,
    실리콘 관통 비아들이 없는 연결 컴포넌트(304)를 형성하는 단계 ― 상기 연결 컴포넌트(304)는, 관통하게 정의된 캐비티(324) 및 연결 컴포넌트 본딩 패드(326)를 포함하는 재분배 와이어링 층(334)을 포함함 ― ;
    상기 연결 컴포넌트(304)를 기판(302)에 커플링하는 단계 ― 상기 기판(302)은 기판 본딩 패드(330)를 포함함 ― ;
    상기 캐비티(324) 내에 메모리 다이(312)가 위치지정되도록, 적어도 하나의 메모리 다이(312)를 상기 기판(302)에 커플링하는 단계;
    상기 메모리 다이(312) 및 상기 연결 컴포넌트(304)의 적어도 일부 위로 로직 다이(308)를 연장시키는 단계;
    상기 메모리 다이(312) 및 상기 연결 컴포넌트(304)의 적어도 일부에 상기 로직 다이(308)를 전기적으로 커플링하는 단계; 및
    상기 연결 컴포넌트 본딩 패드(326)를 상기 기판 본딩 패드(330)에 전기적으로 커플링하는 단계
    를 포함하는 3D 패키지 구조를 갖는 IC 디바이스(300)를 형성하는 방법.
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