TW201929161A - 用於系統級封裝之高效能模組 - Google Patents

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Abstract

本發明揭示用於系統級封裝(SiP)裝置之高效能模組及此等模組及SiP之製造方法。該等模組採用高效能組件及/或裝置在其上可操作地安裝且互連之一或多個中介層基板。

Description

用於系統級封裝之高效能模組
本發明之態樣係關於一種用於系統級封裝(「SiP」)裝置之高效能模組。
一單晶片系統(「SoC」)係指目前用於半導體工業中之一裝置，其在矽之一單塊上併入不同功能電路區塊以形成單系統電路。系統級封裝(「SiP」)目前用於(例如)半導體工業中以將多個積體電路、其他裝置及被動組件組裝成一個封裝。
SiP能夠將裝置與諸如數位、類比、記憶體及其他裝置及組件(諸如分立電路、裝置、感測器、電源管理、封裝及未封裝組件或裝置及無法或難以依其他方式整合成如一ASIC或SoC之一單一矽電路之其他SiP)之各種裝置製造技術整合在一起。此等其他分立電路可包含(但不限於)非矽基電路，諸如有機的、鍺或GAN。SiP亦因其允許微電子系統自數十平方厘米大小之一印刷電路板小型化至通常為數平方厘米或更小之一單一封裝而受親賴。一SiP之一益處係一SiP允許構建原型以在將部分或全部組件進一步整合成一單塊矽電路以產生一SoC之前測試一系統。
本發明之態樣允許藉由使用一中介層來簡化系統設計。在一些實施例中，中介層係一SiP中之一第二基板。一中介層可用於(例如)藉由將高效能組件安裝且電互連於中介層上以形成一高效能模組(HPM)來進一步小型化SiP。HPM可用於一SiP且可重複用於複數個不同SiP系統。
根據一些實施例，一種用於一系統級封裝裝置之高效能模組包括：一中介層基板，其具有一頂面及一底面；一第一高速組件，其安裝於該頂面上；及一第二高速組件，其安裝於該底面上。在特定態樣中，該第一高速組件及該第二高速組件配置於該中介層基板上且使用該基板之互連之至少一部分來互連，且經組態以最小化任何電距離且匹配信號路徑以避免適合於該中介層基板上之該第一高速組件及該第二高速組件之各自連接之間之信號時序延遲。在一些實施例中，一第三高速組件安裝於該頂面上，其中該第一高速組件係一高速記憶體，該第二高速組件係一處理器，且該第三高速組件係一高速記憶體。另外，該第一高速組件及該第三高速組件可彼此上下堆疊且使用一第二中介層基板來電連接。在一些實施例中，一囊封物覆蓋該SiP中之該第一高速組件、該第二高速組件及該第三高速組件。該第一高速組件可為(例如)一封裝記憶體或呈晶粒形式之記憶體，且該第二高速組件可為(例如)一處理器或FPGA。該裝置可進一步包括：一裝置基板，其中使用導線、一球柵陣列及線夾之一或多者來將該中介層電連接至該裝置基板；及一或多個被動裝置，其中使用該中介層基板來將該等被動裝置之至少一者電連接至該裝置之一高速組件。在一些實施例中，使用該中介層基板中之層中之一或多個通路及蝕刻導體來形成高速組件之間之互連。
根據一些實施例，提供一種封裝系統，其包括：一裝置基板，其具有一頂面及一底面，其中該底面包括一或多個球柵陣列；一或多個高速記憶體，其等安裝於該頂面上；一高速處理器，其安裝於該底面上；及一囊封層，其至少包圍該一或多個高速記憶體。在特定態樣中，該一或多個高速記憶體及該高速處理器配置於該裝置基板上以最小化該一或多個高速記憶體與該高速處理器之間之電互連距離。另外，該封裝系統可配置為一較大系統級封裝裝置之一獨立組件。
根據一些實施例，一種高效能模組包括：一中介層基板，其具有一頂面及一底面；一第一高速組件，其安裝於該底面上；及一第二高速組件，其安裝於該頂面上，其中該第一高速組件及該第二高速組件配置於該中介層基板上以最小化該第一高速組件與該第二高速組件之間之電互連距離。
根據一些實施例，一種用於一系統級封裝裝置之高速模組包括：一中介層基板；一高速記憶體，其安裝於該中介層上；及一高速組件晶粒，其安裝於與該記憶體之側對置之該中介層之一側上，其中該記憶體之高速互連定位成與該晶粒之高速互連相鄰且對置，其中使用組成該中介層之一部分之層中之通路及蝕刻導體來使該記憶體及該晶粒之該等高速互連適當互連，且其中該記憶體及該晶粒之任何所需外部連接定位於該中介層之一表面上。在一些實施例中，該記憶體係(i)經封裝及(ii)呈晶粒形式之至少一者，該高速組件係(i)處理器及(ii)一FPGA之至少一者，存在堆疊在一起之一個以上記憶體，及/或該高速組件及該記憶體各係一獨立裝置。
根據一些實施例，一種用於一系統級封裝裝置之處理器及記憶體模組包括：一高速記憶體；至少一高速組件晶粒；一中介層基板，其經定大小以安裝該封裝高速記憶體且將該至少一高速組件晶粒安裝於與該記憶體之側對置之該中介層之一側上，且該中介層基板用於形成該記憶體與該至少一晶粒之間之適當高速互連。
根據一些實施例，一種高效能系統級封裝裝置包括：至少一封裝高速記憶體；至少一高速組件晶粒；用於該SiP之一基板，其經定大小以安裝該封裝高速記憶體且將該至少一高速組件晶粒安裝於與該記憶體之側對置之該中介層之一側上，且該基板用於形成該記憶體與該至少一晶粒之間之適當高速互連；及複數個裝置、組件及被動裝置，其等安裝於該基板上且可操作地互連。
根據一些實施例，提供一種製造一高效能模組之方法。該方法可開始於(例如)：獲得具有一上表面及一下表面之一中介層基板。該方法可進一步包括：將一第一高速組件附接至該上表面或該下表面之一者；及將一第二高速組件附接至該對置上表面或下表面以形成一高效能模組。在特定態樣中，將該第一高速組件及該第二高速組件附接至該中介層基板形成該第一高速組件與該第二高速組件之間之所需高速連接，且該第一高速組件及該第二高速組件配置於該中介層基板上以最小化該第一高速組件與該第二高速組件之間之電互連距離。在一些實施例中，該第一高速組件係一高速記憶體，且該第二高速組件係一高速處理器。該方法可進一步包括：將一或多個組件或被動裝置附接至該中介層基板之該上表面或該下表面；囊封該中介層基板、該第一高速組件及該第二高速組件；及使用一球柵陣列、導線及線夾之一或多者來將該高效能模組附接至一系統級封裝基板。
根據一些實施例，上述方法及/或裝置包括電互連組件，其等彼此實體對置地(或儘可能靠近地)定位於一中介層基板上以最小化互連長度且避免基板之層中之複雜路由路徑。在一些實施例中，透過一中介層基板所形成之一高速記憶體裝置與另一高速組件之間之高速互連使用8個、16個、32個及64個位元之至少一者之匯流排位元寬度。
熟悉技術者將自結合附圖之本發明之以下詳細描述明白本發明之此等及其他特徵。
如本文中所使用，術語「高效能」或「高速」用於意指具有用於一給定領域或裝置類型之快速操作參數之組件。舉例而言，高效能或高速裝置之時脈速率可為至少1吉赫或更大，且亦可包含類比或混合信號組件或裝置以及感測器、電源管理、封裝及未封裝組件或裝置或非矽基電路。此外，亦可將一中介層用作「浮動」且可不具有任何直接外部電連接之一SiP中之一基板，因為其全部連接可在其中包含中介層之SiP內。如本文中所使用，一處理器可包含(例如)一數位微處理器、類比處理器、FPGA或混合信號處理器。
圖1A至圖1E繪示根據一些實施例之一高效能模組(HPM) 100及其在系統級封裝(SiP)中之使用之多個視圖。圖1A繪示一HPM 110之一透視俯視圖，其中一虛線勾勒一中介層下方之一組件。圖1A繪示包含一中介層基板104、記憶體101及102及一處理器103之一HPM之一實施例。根據一些實施例，圖1B繪示使用呈一第一組件組態之一HPM 110之一SiP 120之一側視圖，且圖1C繪示使用呈一第二組件組態之一HPM之一SiP 130之一側視圖。例如，圖1B繪示具有一HPM及底部上之處理器之一SiP，而圖1C繪示具有一HPM及頂部上之處理器之一SiP。在此等圖1A至圖1E中，且根據一些實施例，將一高速處理器103用作一高速組件之一實例。
根據一些實施例，進一步參考圖1B至圖1C，根據一些實施例之一HPM包含一中介層基板104、中介層基板104之一第一側上之記憶體裝置101、102及中介層基板104之對置側上之一高效能組件(例如處理器) 103。記憶體以及其他裝置及/或組件可被封裝或作為裸晶粒。
圖1B中所繪示之一SiP 120之組態展示一高效能模組(HPM) 110，其中記憶體裝置101、102位於中介層基板104之一頂面上且處理器103定位於中介層基板104之對置表面上。使用一球柵陣列中之球105來將HPM 110電連接至SiP 120之基板109。最後，囊封SiP 120 (107)且將球108附接至SiP用於外部連接。
圖1C中所繪示之SiP 130之組態展示一高效能模組(HPM)，其中一處理器103位於中介層基板104之頂面上且記憶體裝置101、102位於中介層基板104之對置表面上。使用接合線131來將HPM 110電連接至基板109。最後，囊封SiP 130 (107)且附接球108用於外部連接。
在一些實施例中，可使用覆晶技術來將高效能處理器103附接至中介層基板104且將與高效能處理器103相關聯之記憶體裝置101、102附接至相同中介層104之對置側以形成一高效能模組(HPM)。在一些實施例中，可使用中介層基板104上及中介層基板104內之電路系統來使處理器103及記憶體裝置101及102電互連，例如相對於圖1D所描述。接著，在一些實施例中，使用一球柵陣列105來將高效能模組(HPM)附接至SiP基板109，如圖1B所繪示之SiP組態120中所展示。在一些實施例中，高效能處理器103亦可適當熱連接至基板109以有助於帶走由SiP中之組件及裝置產生之任何熱量。在一些實施例中，接合線131可用於將中介層104連接至SiP基板109以將高效能模組(HPM) 110附接至基板109，如圖1C所繪示之SiP組態130中所展示。
在一些實施例中，可採用除接合線131之外之替代連接方法及裝置來傳導過多電流及相關聯熱量。例如，線夾(圖中未展示)可用於將中介層104電連接至SiP基板109。一此方法可使用由用於供應電源及接地連接之導電金屬或合金製成之金屬線夾裝置，但其他非電源連接可繼續使用接合線。最後，一第二球柵陣列108可用於使SiP 120或130互連至外部電路系統，如圖1B至圖1C中所展示。在圖1B至圖1C所繪示之兩個SiP組態120、130中，可囊封SiP (107)以形成一封裝SiP裝置。在一些實施例中，方法可用於將熱量自中介層104之組件或裝置傳導至囊封物107之一頂面。此等方法可包含：將導熱材料新增於中介層之頂面上之組件與囊封物107之最上表面之間，例如相對於圖1E所描述。
圖1D繪示包含一處理器103、一記憶體(DDR) 101及一分層中介層基板104之一HPM (諸如圖1B之HPM 110)之一橫截面之一部分之一分解圖。根據一些實施例，在特定態樣中，圖1D繪示可如何使用組成中介層104之至少一部分之各種導電層及通路來達成一處理器球144與一記憶體球141之間之簡化互連145。處理器球142、144可電附接(例如，使用焊錫膏)至類似於針對記憶體101所描繪之中介層104之一表面上之墊143之墊。圖1D中所繪示之中介層104之層數僅為一表示；可根據形成高效能組件或裝置之所需高速互連所需之層數及使用中介層104中之互連來形成之互連之任何其他類型之一函數來採用更多層或更少層。中介層基板104可具有多個隔開導電層，其等可經蝕刻或依其他方式產生以提供各導電層內之唯一導電路由線或組態之特定圖案中之導體及用於層與互連墊之間之互連之通路；此等圖案可用於使基板104上之不同組件互連且與其上可定位基板104之一SiP基板之部分連接。在一中介層基板104上使用高速及/或高效能裝置允許最佳化其各自互連以允許具有最少串擾之最佳連接長度。覆晶法亦可用於將處理器103電附接至中介層104。
圖1E繪示根據一些實施例之一熱元件152之使用。例如，根據一些實施例，可將元件152新增至圖1B之高效能模組110，高效能模組110包括一處理器103 (類似於此實施例之153)、一記憶體(例如DDR) 101、一記憶體102及一中介層基板104。如圖1E中所展示，根據一些實施例，球及墊151可用於將中介層104與SiP基板109電連接。另外，熱元件152可經組態以將熱量自SiP 150及處理器153傳遞至其上安裝SiP 150且熱元件152連接至其之一組件。針對SiP 150之實施例，當處理器模組安裝於且電連接至SiP基板109上時，可將一適當熱元件152適當用於SiP基板109與附接至中介層104之最下組件之間以有助於高效能模組及SiP 150散熱。在一些實施例中，熱元件152可為(例如，但不限於)一膏糊、一組件或墊或類似導熱物件。
儘管圖1A至圖1E繪示一高效能處理器或微處理器模組，但可或可不包含一處理器之其他高速組件可用於此等組態中。在一些實施例中，其他高速組件可為數位、類比或混合信號裝置。另外，可使用各種匯流排位元寬度來形成透過中介層基板104所形成之高速記憶體裝置與高速組件之間之高速互連。此等匯流排位元寬度可為8、16、32、64或任何其他方便位元寬度，其取決於一高效能模組中所採用之記憶體裝置及高速組件之設計及容量。類似地，記憶體裝置及高速組件可經配置使得記憶體裝置及高速組件之連接之部分(其需要最小互連長度用於記憶體裝置與高速組件或安裝於中介層104上之更多組件之間之最大操作速度)可彼此實體對置(或儘可能靠近地)定位於中介層104上以最小化任何所要互連長度且避免中介層基板104之層中之複雜路由路徑。配置組件之上述方法之額外優點可包含(但不限於)所需旁路電容器之數目減少、引入至信號中之雜訊減少及雜散電感減少等等。
圖2A繪示根據一些實施例之一SiP 200之一透視俯視圖，其中處理器103安裝於一SiP基板205之一底面上，相鄰於用於形成外部連接之一SiP球柵陣列202。圖2B繪示SiP 200之一側視圖，其中處理器103安裝於SiP基板205之底面上，相鄰於用於形成外部連接之SiP球柵陣列202。SiP 200包括一高效能模組(HPM)之配置之一替代實施例，其不包含圖1A至圖1E中所繪示之中介層基板104，但包含與適當安裝於SiP基板205之另一側上之其他高速或高效能組件或裝置適當互連之一高效能處理器103。
如圖2A至圖2B中所展示，SiP 200包括安裝於SiP基板205之一底面上之處理器103及用於形成SiP 200之外部連接之一球柵陣列202，且使用覆晶技術來將處理器103附接至一基板205。根據一些實施例，SiP 200可安裝於且電連接至一裝置、組件或電路板上，其中該裝置、組件或電路板可具有一適當散熱元件(例如(但不限於)適當定位於SiP 200中之一膏糊、組件或墊)以有助於SiP 200散熱，如相對於圖1E所描述。
圖3A繪示根據一些實施例之具有使用兩個中介層304、309之一高效能模組之一SiP 350之一透視俯視圖。圖3B繪示具有HPM 300之SiP 350之一側視圖。在一些實施例中，一第一記憶體裝置303可附接至一第一中介層基板304之一頂面且基板304可使用接合線305來電附接至一第二中介層基板309。此外，第二中介層基板309可適當連接至SiP 350基板310。一處理器311可安裝於第二中介層309之一底面上且電連接至第二中介層基板309。一第二記憶體裝置302可安裝於第二中介層309之一頂面上且電連接至第二中介層309以及處理器311。實施例允許採用此等組件及裝置之不同實體配置。在一些實施例中，其他裝置可根據系統要求來取代記憶體302、303。可使用一球柵陣列308來將第二中介層309電附接至SiP基板310。可囊封SiP 350 (306)來保護裝置，例如記憶體裝置302、303、中介層基板304、309及處理器311以及其他SiP組件及裝置。在一些實施例中，SiP 350可具有附接至基板310之底部之一球柵陣列307，其經組態以將SiP 350電連接至外部組件。為便於描述，已除去SiP 350及HPM中介層304、309之其他組件。根據實施例，HPM 300可為附接至SiP基板310之諸多組件之一者。
圖4A繪示根據一些實施例之具有經由中介層基板104電互連之一處理器103及一記憶體裝置101之一SiP 450之一透視俯視圖。圖4B繪示SiP 450之一側視圖。在一些實施例中，使用接合線453來將一高效能模組(HPM) 400附接至SiP 450之一基板454。此組態允許SiP 450之額外組件452、457附接至基板454且定位於HPM下方。在一些實施例中，SiP 450經囊封(455)且處理器103之一底面可或可不接觸SiP基板454上之額外組件之任何者之一頂面。在一些實施例中，線夾可用於至中介層104之電源及接地連接。為便於描述，已除去SiP 450及HPM中介層基板104之其他組件。在一些實施例中，HPM 400可為附接至SiP基板454之諸多組件之一者。
圖5A至圖5B繪示根據一些實施例之一高效能模組(HPM) 510之不同配置。在一些實施例中，高效能模組510可包含一中介層基板504、一處理器503、相關聯記憶體裝置(例如DDR) 501及一或多個被動組件507。在一些實施例中，被動組件507可為(但不限於)旁路電容器、電阻器及其他主動及被動組件。在一些實施例中，HPM基板504可進一步包含經組態以使用HPM 510上之接合線來連接其他組件之著陸墊。如圖5A至圖5B中所展示，記憶體裝置501及被動組件507可附接至中介層基板504之一頂面。在一些實施例中，處理器503可附接至中介層基板504之一底面。根據實施例，可在一HPM中採用組件及裝置之不同實體配置。如圖5B中所展示，根據一些實施例，高效能模組510可附接至一SiP 520基板509且使用接合線505 (或使用圖1至圖4中所展示之其他方法)來電連接。在一些實施例中，需要其他組件502、508來完成系統設計且可將其他組件502、508電附接至SiP基板509之一適當表面。例如，其他組件502、507、508可為(例如，但不限於)額外記憶體裝置及/或額外被動組件。在一些實施例中，可使用SiP基板509之底部上之一球柵陣列511來形成至外部電路之連接且可囊封SiP (512)。
在一些實施例中，一完整SiP總成520可包含一高效能模組510、接合線505、額外被動組件508及SiP基板509，如圖5B中所展示。為便於描述，已除去SiP 520之其他組件。根據實施例，HPM可為附接至SiP基板509之諸多組件之一者。
圖6A至圖6D繪示一高效能模組，諸如圖5A至圖5B中所描述之510。圖6A繪示根據一些實施例之高效能模組(HPM)之一仰視圖。圖6B繪示根據一些實施例之HPM之一俯視圖。圖6C及圖6D繪示根據一些實施例之HPM之側視圖。圖6C包含其上安裝高效能模組510之SiP基板509。如圖6A至圖6D中所展示，一處理器603、一記憶體裝置604、被動組件605及用於操作地互連至一SiP基板509之一球柵陣列602可附接至中介層基板601之一頂面或底面。儘管將記憶體604繪示為一單一裝置，但其可為此空間中或中介層601上之別處之多個記憶體裝置。為便於描述，已在此實例中省略SiP之其他組件。然而，根據實施例，HPM可為附接至SiP基板509之諸多組件之一者。
現參考圖7A，根據一些實施例，提供用於製造一高效能模組之一程序700。例如，可結合圖2至圖6之HPM及SiP來使用程序700。
程序可開始於(例如)步驟702，其中獲得具有一上表面及下表面之一中介層基板及適當互連。根據實施例，將中介層適當組態成蝕刻層及/或通路以形成待安裝於且連接至中介層外部連接器上之組件或裝置之間之互連。在步驟704中，將一第一高速組件附接至上表面或下表面之一者。在步驟706中，將一第二高速組件附接至對置上表面或下表面，其中將第一高速組件及第二高速組件附接至中介層基板形成第一高速組件與第二高速組件之間之所需高速互連，且其中將第一高速組件及第二高速組件配置於中介層基板上以利用基板之層及/或通路中之導電圖案，其經配置以最小化適合於第一高速組件及第二高速組件之互連之間之任何電距離。在一些實施例中，第一高速組件係一高速記憶體，且第二高速組件係一高速處理器。在一些實施例中，可使用(例如，但不限於)一球柵陣列、接合線及線夾之一或多者來將高效能模組附接至一SiP基板或另一HPM。
在一些實施例中，如圖7B中所繪示，程序700進一步包含一步驟708，其將一或多個被動裝置或組件附接至一中介層基板之上表面或下表面。在一實施例中，如圖7C中所繪示，程序700進一步包含一步驟710，其囊封(若干)中介層基板、第一高速組件及第二高速組件及任何被動裝置或組件。在一實施例中，如圖7D中所繪示，程序700進一步包含一步驟712，其將HPM附接至一SiP。在一些實施例中，程序700包括：基於待附接至一中介層基板之高效能裝置及/或組件及被動裝置或組件及其用於最大效能之最佳互連來形成中介層基板且接著將其併入至一SiP中。
在一些實施例中，步驟712可包括：藉由將步驟702、704、706、708、710中所製造之一高效能模組附接至一SiP基板來製造一系統級封裝(SiP)裝置。在一些實施例中，使用一球柵陣列、導線及線夾之一或多者來將高效能模組附接至SiP基板。
儘管已相對於上文所闡述之實施例來描述本發明，但本發明不受限於此等實施例。因此，本文中未描述之其他實施例、變動及改良不被排除在本發明之範疇之外。此等變動包含(但不限於)新基板材料、附接至未討論基板之不同種類之裝置或組件或新封裝概念。
另外，儘管將上文所描述及圖式中所繪示之程序展示為一系列步驟，但此僅供說明。因此，預期可新增一些步驟，可省略一些步驟，可重新配置步驟之順序，且可並行執行一些步驟。
100‧‧‧高效能模組(HPM)
101‧‧‧記憶體/記憶體裝置/第一高速組件
102‧‧‧記憶體/記憶體裝置/第三高速組件
103‧‧‧高效能組件/高速處理器/高效能處理器/第二高速組件
104‧‧‧中介層基板/中介層
105‧‧‧球/球柵陣列
107‧‧‧囊封/囊封物
108‧‧‧球/第二球柵陣列
109‧‧‧系統級封裝(SiP)基板
110‧‧‧HPM
120‧‧‧SiP
130‧‧‧SiP
131‧‧‧接合線
140‧‧‧高速模組
141‧‧‧記憶體球
142‧‧‧處理器球
143‧‧‧墊
144‧‧‧處理器球
145‧‧‧互連
150‧‧‧SiP
151‧‧‧球/墊
152‧‧‧熱元件
153‧‧‧處理器
200‧‧‧SiP
202‧‧‧SiP球柵陣列
205‧‧‧SiP基板
300‧‧‧HPM
302‧‧‧第二記憶體裝置
303‧‧‧第一記憶體裝置
304‧‧‧第一中介層基板/HPM中介層
305‧‧‧接合線
306‧‧‧囊封
307‧‧‧球柵陣列
308‧‧‧球柵陣列
309‧‧‧第二中介層/第二中介層基板/HPM中介層
310‧‧‧SiP基板
311‧‧‧處理器
350‧‧‧SiP
400‧‧‧HPM
450‧‧‧SiP
452‧‧‧額外組件
453‧‧‧接合線
454‧‧‧SiP基板
455‧‧‧囊封
457‧‧‧額外組件
501‧‧‧記憶體裝置/第二高速組件
502‧‧‧其他組件
503‧‧‧處理器/第一高速組件
504‧‧‧中介層基板
505‧‧‧接合線
507‧‧‧其他組件
508‧‧‧其他組件
509‧‧‧SiP基板
510‧‧‧HPM
511‧‧‧球柵陣列
512‧‧‧囊封
520‧‧‧SiP
601‧‧‧中介層基板
602‧‧‧球柵陣列
603‧‧‧處理器
604‧‧‧記憶體裝置
605‧‧‧被動組件
700‧‧‧程序
702‧‧‧步驟
704‧‧‧步驟
706‧‧‧步驟
708‧‧‧步驟
710‧‧‧步驟
712‧‧‧步驟
圖1A繪示根據一些實施例之一高效能模組之一俯視圖。
圖1B至圖1C繪示根據一些實施例之使用一高效能模組之一SiP之側視圖。
圖1D繪示根據一些實施例之使用一高效能模組之一SiP之一橫截面之一部分之一視圖。
圖1E繪示根據一些實施例之使用一高效能模組之一SiP之一側視圖。
圖2A繪示根據一些實施例之使用一高效能模組之具有一球柵陣列之一SiP之一俯視圖。
圖2B繪示根據一些實施例之使用一高效能模組之具有一球柵陣列之一SiP之一側視圖。
圖3A繪示根據一些實施例之包含具有兩個中介層之一高效能模組之一SiP之一俯視圖。
圖3B繪示根據一些實施例之包含具有兩個中介層之一高效能模組之SiP之一側視圖。
圖4A繪示根據一些實施例之具有使用一中介層之一高效能模組之一SiP之一俯視圖。
圖4B繪示根據一些實施例之具有使用一中介層之一高效能模組之一SiP之一側視圖。
圖5A繪示根據一些實施例之一高效能模組之一側視圖。
圖5B繪示根據一些實施例之具有一高效能模組之一高效能SiP之一側視圖。
圖6A繪示根據一些實施例之一高效能模組之一仰視圖之細節。
圖6B繪示根據一些實施例之一高效能模組之一俯視圖之細節。
圖6C繪示根據一些實施例之具有一高效能模組之一未封裝高效能SiP之一側視圖之細節。
圖6D繪示根據一些實施例之一高效能模組之一側視圖之細節。
圖7A至圖7D係繪示用於製造根據一些實施例之一高效能模組之程序的流程圖。

Claims (20)

  1. 一種用於一系統級封裝(SiP)裝置(120、130)之高效能模組，其包括： 一中介層基板(104)，其具有一頂面及一底面； 一第一高速組件(101)，其安裝於該頂面上；及 一第二高速組件(103)，其安裝於該底面上； 其中該第一高速組件及該第二高速組件配置於該中介層基板上且使用該基板之互連上之至少一部分來互連，且經組態以最小化任何電距離且匹配信號路徑以避免適合於該中介層基板上之該第一高速組件及該第二高速組件之各自連接之間之信號時序延遲。
  2. 如請求項1之模組，其進一步包括： 一第三高速組件(102)，其安裝於該頂面上，其中該第一高速組件係一高速記憶體，該第二高速組件係一處理器，且該第三高速組件係一高速記憶體。
  3. 如請求項2之模組，其中該第一高速組件及該第二高速組件彼此上下堆疊且使用一第二中介層基板來電連接。
  4. 如請求項2之模組，其進一步包括： 一囊封物(107)，其中該囊封物覆蓋該SiP中之該第一高速組件、該第二高速組件及該第三高速組件。
  5. 如請求項1之模組，其中： 該第一高速組件係(i)一封裝記憶體及(ii)呈晶粒形式之一記憶體之至少一者， 該第二高速組件係(i)一處理器及(ii)一FPGA之至少一者，及 使用8個、16個、32個及64個位元之至少一者之匯流排位元寬度來連接該第一組件及該第二組件。
  6. 如請求項1之模組，其進一步包括： 一裝置基板(109)，其中使用導線、一球柵陣列及線夾之一或多者來將該中介層電連接至該裝置基板。
  7. 如請求項1之模組，其進一步包括： 一或多個被動裝置(507)，其中使用該中介層基板來將該等被動裝置之至少一者電連接至該裝置之一高速組件。
  8. 如請求項1之模組，其中使用該中介層基板中之層中之一或多個通路及蝕刻導體來形成高速組件之間之互連。
  9. 一種封裝系統(200)，其包括： 一裝置基板(205)，其具有一頂面及一底面，其中該底面包括一或多個球柵陣列； 一或多個高速記憶體(101、102)，其等安裝於該頂面上； 一高速處理器(103)，其安裝於該底面上；及 一囊封層，其至少包圍該一或多個高速記憶體， 其中該一或多個高速記憶體及該高速處理器配置於該裝置基板上以最小化該一或多個高速記憶體與該高速處理器之間之電互連距離。
  10. 如請求項9之封裝系統，其中該封裝系統配置為一較大系統級封裝裝置之一獨立組件。
  11. 一種高效能模組(510)，其包括： 一中介層基板(504)，其具有一頂面及一底面； 一第一高速組件(503)，其安裝於該底面上；及 一第二高速組件(501)，其安裝於該頂面上； 其中該第一高速組件及該第二高速組件配置於該中介層基板上以最小化該第一高速組件與該第二高速組件之間之電互連距離。
  12. 一種用於一系統級封裝裝置之高速模組(140)，其包括： 一中介層基板(104)； 一高速記憶體(101)，其安裝於該中介層上；及 一高速組件晶粒(103)，其安裝於與該記憶體之側對置之該中介層之一側上， 其中該記憶體之高速互連定位成與該晶粒之高速互連相鄰且對置； 其中使用組成該中介層之一部分之層中之通路及蝕刻導體來使該記憶體及該晶粒之該等高速互連(145)適當互連，及 其中該記憶體及該晶粒之該等外部連接定位於該中介層之一表面上。
  13. 如請求項12之模組，其中： 該記憶體係(i)經封裝及(ii)呈晶粒形式之至少一者， 該高速組件係(i)處理器及(ii)一FPGA之至少一者， 其中存在堆疊在一起之一個以上記憶體，及 其中該高速組件及該記憶體各為一獨立裝置。
  14. 一種用於一系統級封裝裝置(520)之處理器及記憶體模組(510)，其包括： 一高速記憶體(501)； 至少一高速組件晶粒(503)； 一中介層基板(504)，其經定大小以安裝該封裝高速記憶體且將該至少一高速組件晶粒安裝於與該記憶體之側對置之該中介層之一側上，且用於形成該記憶體與該至少一晶粒之間之適當高速互連。
  15. 一種高效能系統級封裝裝置(350、450、520)，其包括： 至少一封裝高速記憶體； 至少一高速組件晶粒； 用於該SiP之一基板，其經定大小以安裝該封裝高速記憶體且將該至少一高速組件晶粒安裝於與該記憶體之側對置之該中介層之一側上，且用於形成該記憶體與該至少一晶粒之間之適當高速互連；及 複數個裝置、組件及被動裝置，其等安裝於該基板上且可操作地互連。
  16. 一種製造一高效能模組之方法，其包括： 獲得(702)具有一上表面及一下表面之一中介層基板； 將一第一高速組件附接(704)至該上表面或該下表面之一者；及 將一第二高速組件附接(706)至該對置上表面或下表面以形成一高效能模組， 其中將該第一高速組件及該第二高速組件附接至該中介層基板形成該第一高速組件與該第二高速組件之間之所需高速連接，及 其中該第一高速組件及該第二高速組件配置於該中介層基板上以最小化該第一高速組件與該第二高速組件之間之電互連距離。
  17. 如請求項16之方法，其中該第一高速組件係一高速記憶體，且其中該第二高速組件係一高速處理器。
  18. 如請求項17之方法，其進一步包括： 將一或多個組件或被動裝置附接(708)至該中介層基板之該上表面或該下表面。
  19. 如請求項18之方法，其進一步包括： 囊封(710)該中介層基板、該第一高速組件及該第二高速組件。
  20. 如請求項16之方法，其進一步包括： 使用一球柵陣列、導線及線夾之一或多者來將該高效能模組附接(712)至一系統級封裝基板。
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