CN104183508A - 半导体器件的制作方法 - Google Patents

半导体器件的制作方法 Download PDF

Info

Publication number
CN104183508A
CN104183508A CN201310195464.8A CN201310195464A CN104183508A CN 104183508 A CN104183508 A CN 104183508A CN 201310195464 A CN201310195464 A CN 201310195464A CN 104183508 A CN104183508 A CN 104183508A
Authority
CN
China
Prior art keywords
intermediate plate
chip
electric connection
circuit board
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310195464.8A
Other languages
English (en)
Inventor
李泰求
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Zhending Technology Co Ltd
Zhen Ding Technology Co Ltd
Original Assignee
Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Zhending Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hongqisheng Precision Electronics Qinhuangdao Co Ltd, Zhending Technology Co Ltd filed Critical Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Priority to CN201310195464.8A priority Critical patent/CN104183508A/zh
Priority to TW102119231A priority patent/TWI546931B/zh
Publication of CN104183508A publication Critical patent/CN104183508A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Wire Bonding (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种半导体器件的制作方法，其包括：提供电路载板，该电路载板包括形成有导电线路的电路基板及第一芯片，该电路基板具有暴露出的多个第一电性接触垫，该第一芯片具有相对的主动面及非主动面，该第一芯片埋入该电路基板，与该电路基板中的导电线路电性相连，且该主动面较非主动面靠近该多个第一电性接触垫；提供中介板，该中介板具有暴露出的多个第一电性连接垫，并将该中介板构装于该电路载板上，使得该中介板的多个第一电性连接垫中的每个第一电性连接垫均通过一个第一导电构件与一个第一电性接触垫电性相连；及提供第二芯片，并将该第二芯片构装在该中介板远离该电路载板的一侧，使得该第二芯片通过该中介板与该电路载板电性相连。

Description

半导体器件的制作方法
技术领域
本发明涉及半导体器件的制作方法。
背景技术
目前，具有多个芯片的半导体器件的制作方法为：首先，将一个第一芯片构装于一个中介板（interposer）的顶面上;然后，将一个第二芯片构装于该中介板的底面上；接着，将构装有第一芯片及第二芯片的中介板构装于一个电路基板上，使得中介板位于该第二芯片与电路基板之间。然而，上述方法中，先将第二芯片构装于中介板上，再电连接至电路基板，容易在过程中造成第二芯片碰撞或者损害，而导致电性失效与报废。
发明内容
有鉴于此，有必要提供一种半导体器件的制作方法，以提高芯片与电路基板之间的电性连接性能。
一种半导体器件的制作方法，包括步骤：提供一个电路载板，所述电路载板包括一个形成有导电线路的电路基板及一个第一芯片，所述电路基板具有暴露出的多个第一电性接触垫，所述第一芯片具有相对的主动面及非主动面，所述第一芯片埋入所述电路基板，与所述电路基板中的导电线路电性相连，且所述主动面较非主动面靠近所述多个第一电性接触垫；提供一个中介板，所述中介板具有暴露出的多个第一电性连接垫，并将所述中介板构装于所述电路载板上，使得所述中介板的多个第一电性连接垫中的每个第一电性连接垫均通过一个第一导电构件与一个第一电性接触垫电性相连；及提供一个第二芯片，并将所述第二芯片构装在所述中介板远离所述电路载板的一侧，使得所述第二芯片通过所述中介板与所述电路载板电性相连。
本技术方案的中的半导体器件的制作方法中，电路载板中的第一芯片埋入电路基板中，而后再将中介板构装于电路载板上，如此，第一芯片与电路基板之间的电性连接性能较高，进而可以避免先将第一芯片构装于中介板上，再将第一芯片构装于电路基板时碰撞或者损害第一芯片所导致的电性失效与报废，提高了半导体器件的生产效率，降低了半导体器件的制造成本。另外，第一芯片埋入所述电路基板中，降低了电路载板的厚度，进而降低了具有该电路载板的半导体器件的整体厚度，符合市场产品轻薄化和低成本的需求。
附图说明
图1是本技术方案实施例提供的电路载板的的剖面示意图。
图2是图1中II部分的放大图。
图3是本技术方案实施例中将中介板构装于图1所示的电路载板后的剖面示意图。
图4是本技术方案实施例提供的在图3的中介板上构装一个第二芯片后的剖面示意图。
图5是本技术方案实施例提供的在图4的中介板上设置封装胶体后的剖面示意图。
图6是本技术方案实施例提供的在图5所示的电路载板的焊垫上植球后所获得的半导体器件的剖面示意图。
主要元件符号说明
电路载板 10
电路基板 11
第一芯片 13
基底 111
第一导电线路图形 113
第二导电线路图形 115
第一防焊层 117
第二防焊层 119
第一内层导电线路图形 11a
第二内层导电线路图形 11b
导电孔 11c、11d、11e、25
第一表面 111a
第二表面 111b
收容凹槽 112
第一电性接触垫 116
焊垫 118
主动面 131、301
非主动面 133、303
电极垫 134、31
中介板 20
底面 201
顶面 203
第一电性连接垫 21
第二电性连接垫 23
第一导电构件 26
第二芯片 30
第二导电构件 33
封装胶体 40
焊球 50
半导体器件 100
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图及实施例对本技术方案提供的半导体器件的制作方法作进一步的详细说明。
本技术方案实施例提供的半导体器件的制作方法包括以下步骤：
第一步，请参阅图1及图2，提供一个电路载板10。电路载板10包括一个电路基板11及一个埋入电路基板11的第一芯片13。
电路基板11可以为形成有导电线路的双面电路板或者多层电路板，其具有一个基底111、第一导电线路图形113、第二导电线路图形115、第一防焊层117及第二防焊层119。本实施例中，电路基板11为四层电路板，基底111内具有第一内层导电线路图形11a及第二内层导电线路图形11b。第一内层导电线路图形11a通过基底111中的导电孔11c与第二内层导电线路图形11b电性相连。
基底111具有相对的第一表面111a及第二表面111b。基底111还具有一个收容凹槽112。收容凹槽112由部分第一表面111a向第二表面111b凹陷形成，用于收容第一芯片13。
第一导电线路图形113形成于基底111的第一表面111a。第一导电线路图形113通过基底111中的导电孔11d与第一内层导电线路图形11a电性相连。
第二导电线路图形115形成于基底111的第二表面111b。第二导电线路图形115通过基底111中的导电孔11e与第二内层导电线路图形11b电性相连。
第一防焊层117覆盖所述第一导电线路图形113的表面及间隙，所述第二防焊层119覆盖所述第二导电线路图形115的表面及间隙，并于第一防焊层117及第二防焊层119形成有多个开口区，以定义所述第一防焊层117的开口区中裸露的铜面为第一电性接触垫116，及所述第二防焊层119的开口区中裸露的铜面为焊垫118。
第一芯片13收容于收容凹槽112中。第一芯片13具有相对的主动面131及非主动面133。所述主动面131上具有多个电极垫134。多个电极垫134中的每个电极垫134均与第一导电线路图形113电性相连。
电路载板10可以通过以下方法制成：首先，提供所述电路基板11及第一芯片13；其次，将第一芯片13放于收容凹槽112中，使得第一芯片13的主动面131较非主动面133靠近多个第一电性接触垫116；采用半加成法在第一表面111a及多个电极垫134上形成第一导电线路图形113，在第二表面111b上形成第二导电线路图形115，并电连接第一导电线路图形113与第一内层导电线路图形11a，电连接第二导电线路图形115与第二内层导电线路图形11b；在所述第一导电线路图形113及其间隙形成第一防焊层117，在第二导电线路图形115及其间隙形成第二防焊层119，并于第一防焊层117及第二防焊层119形成有多个开口区，以定义所述第一防焊层117的开口区中裸露的铜面为第一电性接触垫116，及所述第二防焊层119的开口区中裸露的铜面为焊垫118。如此，即可获得电路载板10。
第二步，请参阅图3，提供一个中介板20。所述中介板20的面积大于收容凹槽112在第一表面111a上的投影的面积，其具有相对的底面201及顶面203。所述中介板20的材料为玻璃，其具有暴露出的多个第一电性连接垫21及多个第二电性连接垫23。所述多个第一电性连接垫21位于中介板20底面201一侧，所述多个第二电性连接垫23位于中介板20顶面203一侧，且多个第一电性连接垫21中的至少一个第一电性连接垫21通过中介板20中的导电孔25与多个第二电性连接垫23中的至少一个第二电性连接垫23电性相连。本实施例中，多个第一电性连接垫21的数量与多个第一电性接触垫116的数量相同，且多个第一电性连接垫21的数量小于多个第二电性连接垫23的数量。
将中介板20构装于电路载板10上，使得中介板20的多个第一电性连接垫21中的每个第一电性连接垫21均通过一个第一导电构件26一个第一电性接触垫116电性相连。所述第一导电构件26可以为焊球，也可以为凸块。本实施方式中，所述第一导电构件26为焊球。
第三步，请参阅图4，提供一个第二芯片30。第二芯片30具有相对的主动面301及非主动面303。所述主动面301上具有暴露出的多个电极垫31。
将所述第二芯片30构装在中介板20远离电路载板10的一侧。本实施例中，第二芯片30通过覆晶封装的方式构装于中介板20，且第二芯片30的多个电极垫31中的每个电极垫31均一个第二导电构件33与一个第二电性连接垫23电性相连。所述第二导电构件33可以为焊球，也可以为凸块。本实施方式中，所述第二导电构件33为焊球。
第四步，请参阅图5，在中介板20远离电路载板10的一侧设置一个封装胶体40。所述封装胶体覆盖第二芯片30、中介板20及从中介板20露出的电路载板10的第一表面111a，以保护第二芯片30及中介板20免受损害。所述封装胶体40的材料为环氧模塑料（epoxy molding compound）。
第五步，请参阅图6，通过印刷涂布的方法在该多个焊垫118中的每个焊垫118上均植一个焊球50。焊球50的材料一般主要包括锡。本实施例中，所述焊球50的直径大于所述第一导电构件26的直径，所述第一导电构件26的直径大于第二导电构件33的直径。当然，焊球50亦可通过其他植球方法形成，如喷印焊膏植球、激光植球等，并不以本实施例为限。如此，即可获得具有第一芯片13及中介板20的半导体器件100。
本技术方案中的半导体器件100的制作方法中，电路载板10中的第一芯片13直接构装于电路基板11上，而后再将中介板20构装于电路载板10上，如此，第一芯片13与电路基板11之间的电性连接性能较高，进而可以避免先将第一芯片13构装于中介板20上，再将中介板20构装于电路基板11时所产生的电性不佳状况的缺失，提高了半导体器件的生产效率，降低了半导体器件的制造成本。另外，第一芯片13收容于收容凹槽112中，降低了半导体器件的整体厚度，符合市场产品轻薄化和低成本的需求。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明权利要求的保护范围。

Claims (8)

1.一种半导体器件的制作方法，包括步骤：
提供一个电路载板，所述电路载板包括一个形成有导电线路的电路基板及一个第一芯片，所述电路基板具有暴露出的多个第一电性接触垫，所述第一芯片具有相对的主动面及非主动面，所述第一芯片埋入所述电路基板，与所述电路基板中的导电线路电性相连，且所述主动面较所述非主动面靠近所述多个第一电性接触垫；
提供一个中介板，所述中介板具有暴露出的多个第一电性连接垫，并将所述中介板构装于所述电路载板上，使得所述中介板的多个第一电性连接垫中的每个第一电性连接垫均通过一个第一导电构件与一个第一电性接触垫电性相连；及
提供一个第二芯片，并将所述第二芯片构装在所述中介板远离所述电路载板的一侧，使得所述第二芯片通过所述中介板与所述电路载板电性相连。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，在将所述第二芯片构装在所述中介板远离所述电路载板的一侧步骤之后，所述半导体器件的制作方法还包括在所述中介板远离电路载板的一侧设置一个封装胶体的步骤，所述封装胶体覆盖所述第二芯片、中介板及从所述中介板露出的电路载板的表面。
3.如权利要求2所述的半导体器件的制作方法，其特征在于，所述封装胶体的材料为环氧模塑料。
4.如权利要求2所述的半导体器件的制作方法，其特征在于，所述电路载板远离所述中介板的一侧还具有暴露出的多个焊垫，在设置所述封装胶体的步骤之后，所述半导体器件的制作方法还包括在所述多个焊垫中的每个焊垫上均植一个焊球的步骤。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述中介板具有相对的顶面及底面，所述多个第一电性连接垫暴露于所述中介板的底面一侧，所述中介板还具有多个第二电性连接垫，所述多个第二电性连接垫暴露于所述中介板的顶面一侧，且所述多个第二电性连接垫中的至少一个第二电性连接垫通过所述中介板中的至少一个导电孔与所述多个第一电性连接垫中的至少一个第一电性连接垫电性相连，在将所述第二芯片构装在所述中介板远离所述电路载板的一侧的步骤中，所述第二芯片与所述中介板中的多个第二电性连接垫中的至少一个第二电性连接垫电性相连。
6.如权利要求5所述的半导体器件的制作方法，其特征在于，所述第二芯片具有一个主动面，所述第二芯片的主动面上具有多个电极垫，在将所述第二芯片构装在所述中介板远离所述电路载板的一侧的步骤中，所述第二芯片的多个电极垫中的每个电极垫均通过一个第二导电构件与所述中介板中多个第二电性连接垫中的一个第二电性连接垫电性相连。
7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一导电构件为焊球，且所述第一导电构件的直径小于所述焊垫上的焊球的直径。
8.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一导电构件为凸块。
CN201310195464.8A 2013-05-24 2013-05-24 半导体器件的制作方法 Pending CN104183508A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310195464.8A CN104183508A (zh) 2013-05-24 2013-05-24 半导体器件的制作方法
TW102119231A TWI546931B (zh) 2013-05-24 2013-05-30 半導體器件的製作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310195464.8A CN104183508A (zh) 2013-05-24 2013-05-24 半导体器件的制作方法

Publications (1)

Publication Number Publication Date
CN104183508A true CN104183508A (zh) 2014-12-03

Family

ID=51964461

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310195464.8A Pending CN104183508A (zh) 2013-05-24 2013-05-24 半导体器件的制作方法

Country Status (2)

Country Link
CN (1) CN104183508A (zh)
TW (1) TWI546931B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111095552A (zh) * 2019-08-15 2020-05-01 深圳市汇顶科技股份有限公司 一种芯片互连结构、芯片及芯片互连方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201929161A (zh) 2017-10-11 2019-07-16 美商奧克塔佛系統有限責任公司 用於系統級封裝之高效能模組
CN111128993A (zh) 2019-12-18 2020-05-08 台达电子企业管理（上海）有限公司 基板及其所适用的制造方法及功率模块

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080246135A1 (en) * 2007-04-04 2008-10-09 Phoenix Precision Technology Corporation Stacked package module
US20090051024A1 (en) * 2007-08-22 2009-02-26 Phoenix Precision Technology Corporation Semiconductor package structure
US20100072570A1 (en) * 2008-05-27 2010-03-25 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Embedded Passive Circuit Elements Interconnected to Through Hole Vias
CN101978800A (zh) * 2008-03-24 2011-02-16 日本特殊陶业株式会社 部件内置布线基板
CN102169875A (zh) * 2010-02-26 2011-08-31 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080246135A1 (en) * 2007-04-04 2008-10-09 Phoenix Precision Technology Corporation Stacked package module
US20090051024A1 (en) * 2007-08-22 2009-02-26 Phoenix Precision Technology Corporation Semiconductor package structure
CN101978800A (zh) * 2008-03-24 2011-02-16 日本特殊陶业株式会社 部件内置布线基板
US20100072570A1 (en) * 2008-05-27 2010-03-25 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Embedded Passive Circuit Elements Interconnected to Through Hole Vias
CN102169875A (zh) * 2010-02-26 2011-08-31 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111095552A (zh) * 2019-08-15 2020-05-01 深圳市汇顶科技股份有限公司 一种芯片互连结构、芯片及芯片互连方法
WO2021026865A1 (zh) * 2019-08-15 2021-02-18 深圳市汇顶科技股份有限公司 一种芯片互连结构、芯片及芯片互连方法
CN111095552B (zh) * 2019-08-15 2024-05-28 深圳市汇顶科技股份有限公司 一种芯片互连结构、芯片及芯片互连方法

Also Published As

Publication number Publication date
TW201445696A (zh) 2014-12-01
TWI546931B (zh) 2016-08-21

Similar Documents

Publication Publication Date Title
US7550857B1 (en) Stacked redistribution layer (RDL) die assembly package
US10219390B2 (en) Fabrication method of packaging substrate having embedded passive component
US9510453B2 (en) Package carrier
US8420437B1 (en) Method for forming an EMI shielding layer on all surfaces of a semiconductor package
JP5400094B2 (ja) 半導体パッケージ及びその実装方法
US9362209B1 (en) Shielding technique for semiconductor package including metal lid
CN103258818B (zh) 用于细小间距pop结构的系统和方法
US9324633B2 (en) Multi-level package assembly having conductive vias coupled to chip carrier for each level and method for manufacturing the same
CN103681365A (zh) 层叠封装结构及其制作方法
US20150171064A1 (en) Package assembly and method for manufacturing the same
US20160225642A1 (en) Electronic package structure and fabrication method thereof
CN104103531A (zh) 封装结构及其制作方法
JP5934154B2 (ja) 電子部品が実装された基板構造及びその製造方法
US8294250B2 (en) Wiring substrate for a semiconductor chip, and semiconducotor package having the wiring substrate
CN104425286A (zh) Ic载板、具有该ic载板的半导体器件及制作方法
CN103426869B (zh) 层叠封装件及其制造方法
CN104183508A (zh) 半导体器件的制作方法
JP2007294488A5 (zh)
CN103281858A (zh) 印刷电路板及其制造方法、倒装芯片封装件及其制造方法
JP2012094800A (ja) 半導体記憶装置およびその製造方法
CN105304583A (zh) 封装结构及其制法
US9318354B2 (en) Semiconductor package and fabrication method thereof
JP2010153491A5 (ja) 電子装置及びその製造方法、並びに半導体装置
KR20080048846A (ko) 반도체 소자가 매립된 지지 기판 적층 구조체 및 그제조방법
CN106158782B (zh) 电子封装件及其制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20141203

WD01 Invention patent application deemed withdrawn after publication