JPH088392A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH088392A JPH088392A JP6137608A JP13760894A JPH088392A JP H088392 A JPH088392 A JP H088392A JP 6137608 A JP6137608 A JP 6137608A JP 13760894 A JP13760894 A JP 13760894A JP H088392 A JPH088392 A JP H088392A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- chip
- base member
- chip unit
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は複数のチップユニットで構成される
半導体装置に関し、装置の小型、薄型化を図ると共に、
高速処理化、低コスト化を図ることを目的とする。 【構成】 機能の異なるチップユニット３２1 〜３２6
の側面に端子３３が所定数形成され、各チップユニット
３２1 〜３２6 が隣接同士で側面で対向する各端子３３
を接触させて突き合わされて半導体装置としてのチップ
ブロックモジュール３１を構成する。
半導体装置に関し、装置の小型、薄型化を図ると共に、
高速処理化、低コスト化を図ることを目的とする。 【構成】 機能の異なるチップユニット３２1 〜３２6
の側面に端子３３が所定数形成され、各チップユニット
３２1 〜３２6 が隣接同士で側面で対向する各端子３３
を接触させて突き合わされて半導体装置としてのチップ
ブロックモジュール３１を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のチップユニット
で構成される半導体装置に関する。
で構成される半導体装置に関する。
【０００２】近年、種々の電子機器のコンパクト化、高
機能化の要請に対して半導体装置の高集積化、高速化が
図られる中で、デバイスの短期間での開発、供給が望ま
れている。
機能化の要請に対して半導体装置の高集積化、高速化が
図られる中で、デバイスの短期間での開発、供給が望ま
れている。
【０００３】
【従来の技術】従来、実装密度を向上させる半導体装置
として、ＱＦＰ（Ｑｕａｄ ＦｌａｔＰａｃｋａｇｅ）
パッケージのものが使用されてきており、そのリードピ
ンの増大、リードピッチの縮小化が行われている。
として、ＱＦＰ（Ｑｕａｄ ＦｌａｔＰａｃｋａｇｅ）
パッケージのものが使用されてきており、そのリードピ
ンの増大、リードピッチの縮小化が行われている。
【０００４】そこで、図１８に、従来のＱＦＰ型半導体
装置の基板実装の説明図を示す。図１８において、半導
体装置１１は、パッケージ１２の側部四方よりリード１
３が延出され、ガルウィング形状に形成される。
装置の基板実装の説明図を示す。図１８において、半導
体装置１１は、パッケージ１２の側部四方よりリード１
３が延出され、ガルウィング形状に形成される。
【０００５】一方、実装基板１４は、ガラス・エポキシ
樹脂等の材料上に上記半導体装置１１のリード１３や他
の部品に対応したパターン１５が形成され、対応するパ
ターン（パッド１５）上にはんだにより半導体装置１１
等が実装される。
樹脂等の材料上に上記半導体装置１１のリード１３や他
の部品に対応したパターン１５が形成され、対応するパ
ターン（パッド１５）上にはんだにより半導体装置１１
等が実装される。
【０００６】このような実装基板１４は、はんだが比較
的低温（約１８０℃程度）で溶けることから作業性が良
好であると共に、ガラス・エポキシ樹脂が安価であり、
広く使用されている。
的低温（約１８０℃程度）で溶けることから作業性が良
好であると共に、ガラス・エポキシ樹脂が安価であり、
広く使用されている。
【０００７】また、半導体装置１１は、例えばプラスチ
ックパッケージのものはリードフレームのステージ上に
半導体チップ（チップユニット）が搭載され、インナリ
ードとの間でワイヤボンディングされて樹脂封止される
ものである。そして、さらなる高集積化を図るために、
単一のパッケージ内に複数の半導体チップを搭載するマ
ルチチップモジュールのものが出現してきている。
ックパッケージのものはリードフレームのステージ上に
半導体チップ（チップユニット）が搭載され、インナリ
ードとの間でワイヤボンディングされて樹脂封止される
ものである。そして、さらなる高集積化を図るために、
単一のパッケージ内に複数の半導体チップを搭載するマ
ルチチップモジュールのものが出現してきている。
【０００８】図１９に、従来のマルチチップモジュール
の側断面図を示す。図１９（Ａ）に示す半導体装置２１
A は、母材（マザーボード）２２ａ上に複数の半導体チ
ップ２３が搭載されてワイヤ２４により電気的接続が行
われる。母材２２ａはステージ２５上に載置され、イン
ナリード２６ａと母材２２ａ間でワイヤ２４により電気
的接続が行われる。そして、樹脂封止によりパッケージ
２７が形成され、アウタリード２８ａがＪ形状に折曲さ
れたものである。
の側断面図を示す。図１９（Ａ）に示す半導体装置２１
A は、母材（マザーボード）２２ａ上に複数の半導体チ
ップ２３が搭載されてワイヤ２４により電気的接続が行
われる。母材２２ａはステージ２５上に載置され、イン
ナリード２６ａと母材２２ａ間でワイヤ２４により電気
的接続が行われる。そして、樹脂封止によりパッケージ
２７が形成され、アウタリード２８ａがＪ形状に折曲さ
れたものである。
【０００９】また、図１９（Ｂ）に示す半導体装置２１
B は、母材２２ｂ上に複数の半導体チップ２３が搭載さ
れてワイヤ２４により電気的接続される。母材２２ｂは
リードフレームのインナリード２６ｂと直接に接続され
た後にパッケージ２７が形成される。そして、アウタリ
ード２８ａがガルウィング状に折曲されたものである。
B は、母材２２ｂ上に複数の半導体チップ２３が搭載さ
れてワイヤ２４により電気的接続される。母材２２ｂは
リードフレームのインナリード２６ｂと直接に接続され
た後にパッケージ２７が形成される。そして、アウタリ
ード２８ａがガルウィング状に折曲されたものである。
【００１０】図１９（Ｃ）に示す半導体装置２１C は、
図１９（Ｂ）の半導体装置２１B の母材２２ｂの裏面が
表出されるパッケージ２７ａが形成され、表出された母
材２２ｂの裏面に放熱部材２９が設けられたものであ
る。
図１９（Ｂ）の半導体装置２１B の母材２２ｂの裏面が
表出されるパッケージ２７ａが形成され、表出された母
材２２ｂの裏面に放熱部材２９が設けられたものであ
る。
【００１１】そして、図１９（Ｄ）に示す半導体装置２
１D は、図１９（Ｂ）の半導体装置２１B の母材２２ｂ
上に搭載された複数の半導体チップ２３にバンプ２３ａ
が形成されて、母材２２ｂとの間でテープリード３０を
用いてフリップチップ接合したものである。
１D は、図１９（Ｂ）の半導体装置２１B の母材２２ｂ
上に搭載された複数の半導体チップ２３にバンプ２３ａ
が形成されて、母材２２ｂとの間でテープリード３０を
用いてフリップチップ接合したものである。
【００１２】
【発明が解決しようとする課題】しかし、図１８に示す
ように、実装基板１４上に半導体装置１１を含めて複数
個の部品をレイアウトすることから、配線長が長くなっ
て基板面積が増大され、動作の高速化、コンパクト化が
阻害されると共に、不良部品の交換が困難となって基板
毎の交換となり、コスト高の原因になるという問題があ
る。
ように、実装基板１４上に半導体装置１１を含めて複数
個の部品をレイアウトすることから、配線長が長くなっ
て基板面積が増大され、動作の高速化、コンパクト化が
阻害されると共に、不良部品の交換が困難となって基板
毎の交換となり、コスト高の原因になるという問題があ
る。
【００１３】また、図１９（Ａ）〜（Ｄ）に示すマルチ
チップモジュールの半導体装置２１ A 〜２１D は、半導
体チップ２３と母材２２ａ，２２ｂとの接続をワイヤ２
４又はテープリード３０を用いて行われていることか
ら、配線長による高速処理が阻害されると共に、半導体
チップ２３に機能追加を行う場合に設計のやり直しや製
作のための部品交換を必要として汎用性がなくなり、工
数及製造コストが増大するという問題がある。
チップモジュールの半導体装置２１ A 〜２１D は、半導
体チップ２３と母材２２ａ，２２ｂとの接続をワイヤ２
４又はテープリード３０を用いて行われていることか
ら、配線長による高速処理が阻害されると共に、半導体
チップ２３に機能追加を行う場合に設計のやり直しや製
作のための部品交換を必要として汎用性がなくなり、工
数及製造コストが増大するという問題がある。
【００１４】そこで、本発明は上記課題に鑑みなされた
もので、装置の小型、薄型化を図ると共に、高速処理
化、低コスト化を図る半導体装置を提供することを目的
とする。
もので、装置の小型、薄型化を図ると共に、高速処理
化、低コスト化を図る半導体装置を提供することを目的
とする。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１では、所定数の端子が形成された所定機能
を有する所定形状のチップユニットと、前記チップユニ
ットを側面で複数突き合わせにより平面形状とされてユ
ニット間の対応する前記端子間の電気的接続を行う接続
手段と、を有する構成とする。
に、請求項１では、所定数の端子が形成された所定機能
を有する所定形状のチップユニットと、前記チップユニ
ットを側面で複数突き合わせにより平面形状とされてユ
ニット間の対応する前記端子間の電気的接続を行う接続
手段と、を有する構成とする。
【００１６】請求項２では、請求項１において、前記端
子が前記チップユニットの側面に形成され、前記接続手
段として隣接する前記チップユニットの側面の対応する
前記端子間を接触させる。
子が前記チップユニットの側面に形成され、前記接続手
段として隣接する前記チップユニットの側面の対応する
前記端子間を接触させる。
【００１７】請求項３では、請求項１において、前記端
子が前記チップユニットの側面に形成され、前記接続手
段として前記各チップユニットの側面間に前記端子間の
接続を介在させる接続部材が設けられる。
子が前記チップユニットの側面に形成され、前記接続手
段として前記各チップユニットの側面間に前記端子間の
接続を介在させる接続部材が設けられる。
【００１８】請求項４では、請求項１において、前記端
子が前記チップユニット表面に切欠き状で形成され、前
記接続手段が前記チップユニットを側面で突き合わせた
ときに前記切欠き状の前記端子間で形成される凹部分に
導電部材を介在させて接続させる。
子が前記チップユニット表面に切欠き状で形成され、前
記接続手段が前記チップユニットを側面で突き合わせた
ときに前記切欠き状の前記端子間で形成される凹部分に
導電部材を介在させて接続させる。
【００１９】請求項５では、請求項１において、前記端
子が前記チップユニットの上面で形成され、前記接続手
段が前記端子間をリード部材で接続させる。
子が前記チップユニットの上面で形成され、前記接続手
段が前記端子間をリード部材で接続させる。
【００２０】請求項６では、請求項１〜５において、前
記チップユニットが、一辺が所定長さの整数倍の多角形
状に形成される。
記チップユニットが、一辺が所定長さの整数倍の多角形
状に形成される。
【００２１】請求項７では、請求項１〜５において、前
記チップユニットが、側面に突き合わせ部分を有して曲
面形状に形成される。
記チップユニットが、側面に突き合わせ部分を有して曲
面形状に形成される。
【００２２】請求項８では、請求項１において、前記接
続手段で突き合わされる前記チップユニットを、ベース
部材上に平面的に固定されて実装される。
続手段で突き合わされる前記チップユニットを、ベース
部材上に平面的に固定されて実装される。
【００２３】請求項９では、請求項８において、前記チ
ップユニットの側面に前記端子が形成されると共に、前
記ベース部材に形成された固定部に熱可塑自在に前記端
子を溶着させて固定させる。
ップユニットの側面に前記端子が形成されると共に、前
記ベース部材に形成された固定部に熱可塑自在に前記端
子を溶着させて固定させる。
【００２４】請求項１０では、請求項９において、前記
ベース部材固定部は、スルーホールで形成される。
ベース部材固定部は、スルーホールで形成される。
【００２５】請求項１１では、所定数の端子が側面に形
成された所定機能を有する所定形状のチップユニット
を、前記端子に対応する固定部が形成されたベース部材
上に所定数載置する工程と、前記チップユニットを前記
ベース部材上に載置する際に、隣接する前記チップユニ
ットの対向する端子間の電気的接続を行う工程と、前記
固定部と所定の前記端子との電気的接続を行う工程と、
を含んで半導体装置の製造方法を構成する。
成された所定機能を有する所定形状のチップユニット
を、前記端子に対応する固定部が形成されたベース部材
上に所定数載置する工程と、前記チップユニットを前記
ベース部材上に載置する際に、隣接する前記チップユニ
ットの対向する端子間の電気的接続を行う工程と、前記
固定部と所定の前記端子との電気的接続を行う工程と、
を含んで半導体装置の製造方法を構成する。
【００２６】請求項１２では、請求項１１において、前
記固定部と前記端子との電気的接続を光照射による溶着
により、又は熱可塑の導電接合部材を溶融させて行う。
記固定部と前記端子との電気的接続を光照射による溶着
により、又は熱可塑の導電接合部材を溶融させて行う。
【００２７】請求項１３では、請求項１１において、前
記ベース部材の前記固定部をスルーホールで形成し、前
記スルーホールと前記チップユニットの前記端子とに、
前記ベース部材の裏面の前記スルーホールより光を照射
して溶着させて電気的接続を行う。
記ベース部材の前記固定部をスルーホールで形成し、前
記スルーホールと前記チップユニットの前記端子とに、
前記ベース部材の裏面の前記スルーホールより光を照射
して溶着させて電気的接続を行う。
【００２８】請求項１４では、所定数の端子が形成され
た所定機能を有するチップユニットと、前記端子が側面
に形成された前記チップユニットを、側面を当接させて
高さ方向に所定角度で所定数固定されて実装されるベー
ス部材と、を有して半導体装置が構成される。
た所定機能を有するチップユニットと、前記端子が側面
に形成された前記チップユニットを、側面を当接させて
高さ方向に所定角度で所定数固定されて実装されるベー
ス部材と、を有して半導体装置が構成される。
【００２９】請求項１５では、請求項１４において、前
記チップユニットに、他のチップユニットを搭載させ
る。
記チップユニットに、他のチップユニットを搭載させ
る。
【００３０】請求項１６では、請求項１４又は１５にお
いて、前記ベース部材に実装された所定数の前記チップ
ユニット間の電気的配線を行う連結ユニットが設けられ
る。
いて、前記ベース部材に実装された所定数の前記チップ
ユニット間の電気的配線を行う連結ユニットが設けられ
る。
【００３１】請求項１７では、請求項８において、前記
ベース部材に又はその近傍に冷却手段が設けられる。
ベース部材に又はその近傍に冷却手段が設けられる。
【００３２】請求項１８では、請求項１７において、前
記冷却手段は、前記ベース部材を分割し、又は分割して
前記ベース部材間に冷却部材を流通させる流通部が設け
られる。
記冷却手段は、前記ベース部材を分割し、又は分割して
前記ベース部材間に冷却部材を流通させる流通部が設け
られる。
【００３３】請求項１９では、請求項１７において、前
記冷却手段は、前記ベース部材に設けられた放熱突起部
又は冷却ファンで構成される。
記冷却手段は、前記ベース部材に設けられた放熱突起部
又は冷却ファンで構成される。
【００３４】請求項２０では、請求項８又は１４におい
て、チップユニットが所定数搭載されたベース部材を冷
却液に浸漬させる。
て、チップユニットが所定数搭載されたベース部材を冷
却液に浸漬させる。
【００３５】請求項２１では、請求項８又は１９におい
て、前記ベース部材を、配線部を備える積層構造とし、
前記ベース部材の片面又は表裏両面に前記チップユニッ
トが搭載される。
て、前記ベース部材を、配線部を備える積層構造とし、
前記ベース部材の片面又は表裏両面に前記チップユニッ
トが搭載される。
【００３６】請求項２２では、請求項２１において、前
記ベース部材に中空部及び表裏両面に連通する通気孔が
所定数形成される。
記ベース部材に中空部及び表裏両面に連通する通気孔が
所定数形成される。
【００３７】請求項２３では、請求項８において、前記
ベース部材は、配線部を備える可撓部材で形成される。
ベース部材は、配線部を備える可撓部材で形成される。
【００３８】請求項２４では、請求項８において、前記
ベース部材の所定部分に穴又は棒部材が設けられる。
ベース部材の所定部分に穴又は棒部材が設けられる。
【００３９】請求項２５では、請求項８又は２４におい
て、前記ベース部材の前記チップユニットが搭載される
それぞれの領域に、前記チップユニットの交換時に取り
外すための押出し開口部が形成される。
て、前記ベース部材の前記チップユニットが搭載される
それぞれの領域に、前記チップユニットの交換時に取り
外すための押出し開口部が形成される。
【００４０】請求項２６では、所定機能の回路パターン
形成のウエハ処理がなされたウエハにおける所定数のチ
ップユニットとなる領域上の端子となる部分に穿孔手段
により凹部が形成される工程と、前記凹部に導電部材が
埋め込まれて端子が形成される工程と、前記ウエハを前
記チップユニットごとに切断する工程と、を含んで半導
体装置の製造方法が構成される。
形成のウエハ処理がなされたウエハにおける所定数のチ
ップユニットとなる領域上の端子となる部分に穿孔手段
により凹部が形成される工程と、前記凹部に導電部材が
埋め込まれて端子が形成される工程と、前記ウエハを前
記チップユニットごとに切断する工程と、を含んで半導
体装置の製造方法が構成される。
【００４１】請求項２７では、請求項２６において、形
成された前記チップユニットを、隣接させて所定数配列
させる。
成された前記チップユニットを、隣接させて所定数配列
させる。
【００４２】請求項２８では、請求項２６において、前
記所定数配列されたチップユニットをベース部材上に搭
載させる。
記所定数配列されたチップユニットをベース部材上に搭
載させる。
【００４３】請求項２９では、請求項２６において、前
記穿孔手段は、光照射又はブレードで構成される。
記穿孔手段は、光照射又はブレードで構成される。
【００４４】請求項３０では、請求項２６〜２９におい
て、前記凹部の形成前、前記凹部形成の際、前記端子形
成の際、前記チップユニットの配列後、又は前記ベース
部材上への搭載後に、前記チップユニットに形成された
前記回路パターン、前記端子の必要な切断修正を前記穿
孔手段により行う。
て、前記凹部の形成前、前記凹部形成の際、前記端子形
成の際、前記チップユニットの配列後、又は前記ベース
部材上への搭載後に、前記チップユニットに形成された
前記回路パターン、前記端子の必要な切断修正を前記穿
孔手段により行う。
【００４５】請求項３１では、請求項８において、前記
ベース部材と、搭載される所定数の前記チップユニット
との間に振動吸収部材が介在される。
ベース部材と、搭載される所定数の前記チップユニット
との間に振動吸収部材が介在される。
【００４６】請求項３２では、請求項８において、所定
数の前記チップユニットが搭載された前記ベース部材
に、前記チップユニットを保護する保護部材が設けられ
る。
数の前記チップユニットが搭載された前記ベース部材
に、前記チップユニットを保護する保護部材が設けられ
る。
【００４７】請求項３３では、請求項３２において、前
記ベース部材が前記保護部材と一部重複する形状で形成
され、前記ベース部材と前記保護部材とが着脱自在に係
合され、又はシール部材を介在させて係合される。
記ベース部材が前記保護部材と一部重複する形状で形成
され、前記ベース部材と前記保護部材とが着脱自在に係
合され、又はシール部材を介在させて係合される。
【００４８】請求項３４では、所定数のチップユニット
が側面で、電気的接続が行われて平面的に突き合わされ
たモジュールと、所定数の前記モジュールが電気的に接
続されて積層状態又は高さ方向で搭載される所定数の基
板と、を有して半導体装置を構成する。
が側面で、電気的接続が行われて平面的に突き合わされ
たモジュールと、所定数の前記モジュールが電気的に接
続されて積層状態又は高さ方向で搭載される所定数の基
板と、を有して半導体装置を構成する。
【００４９】
【作用】上述のように、請求項１の発明では、所定数の
端子が形成された所定機能のチップユニットを複数側面
で平面的に突き合わせて接続手段で端子間の電気的接続
を行わせる。これにより、交換自在に低コストで必要な
チップユニットをコンパクトに構成可能であり、装置の
小型、薄型化が図られると共に、接続手段で接続長が短
縮されて高速処理化を図ることが可能となる。
端子が形成された所定機能のチップユニットを複数側面
で平面的に突き合わせて接続手段で端子間の電気的接続
を行わせる。これにより、交換自在に低コストで必要な
チップユニットをコンパクトに構成可能であり、装置の
小型、薄型化が図られると共に、接続手段で接続長が短
縮されて高速処理化を図ることが可能となる。
【００５０】請求項２及び３の発明では、チップユニッ
トの側面に端子が形成されてチップユニットの側面で直
接又は接続部材を介在させて突き合わせて接続される。
これにより、ユニット間の配線が不要となって高速処理
化を図ることが可能となる。
トの側面に端子が形成されてチップユニットの側面で直
接又は接続部材を介在させて突き合わせて接続される。
これにより、ユニット間の配線が不要となって高速処理
化を図ることが可能となる。
【００５１】請求項４の発明では、チップユニットを突
き合わせることで形成される凹部分に導電部材を介在さ
せて接続させる。これにより、ユニット間の配線が不要
となって高速処理化を図ることが可能となる。
き合わせることで形成される凹部分に導電部材を介在さ
せて接続させる。これにより、ユニット間の配線が不要
となって高速処理化を図ることが可能となる。
【００５２】請求項５の発明では、側面で突き合わされ
るチップユニットの上面に形成された端子をリード部材
で接続する。これにより、隣接以外のチップユニットへ
の接続が可能となって設計が容易となり低コスト化を図
ることが可能となる。
るチップユニットの上面に形成された端子をリード部材
で接続する。これにより、隣接以外のチップユニットへ
の接続が可能となって設計が容易となり低コスト化を図
ることが可能となる。
【００５３】請求項６の発明では、チップユニットを一
辺が所定長さの整数倍の多角形状で形成する。これによ
り、コンパクト構成で装置の小型、薄型化を図ることが
可能となる。
辺が所定長さの整数倍の多角形状で形成する。これによ
り、コンパクト構成で装置の小型、薄型化を図ることが
可能となる。
【００５４】請求項７の発明では、チップユニットが側
面に突き合わせ部分を有して曲面形状に形成される。こ
れにより、何れの形状であってもコンパクト構成で装置
の小型、薄型化を図ることが可能となる。
面に突き合わせ部分を有して曲面形状に形成される。こ
れにより、何れの形状であってもコンパクト構成で装置
の小型、薄型化を図ることが可能となる。
【００５５】請求項８，９，１１及び１２の発明では、
チップユニットが側面の端子を突き合わせてベース部材
上に載置され、所定の端子とベース部材上の固定部とが
熱可塑自在に溶着固定される。これにより、チップユニ
ットの交換が容易となり、設計変更や不良交換に容易に
対処が可能となって低コスト化を図ることが可能とな
る。
チップユニットが側面の端子を突き合わせてベース部材
上に載置され、所定の端子とベース部材上の固定部とが
熱可塑自在に溶着固定される。これにより、チップユニ
ットの交換が容易となり、設計変更や不良交換に容易に
対処が可能となって低コスト化を図ることが可能とな
る。
【００５６】請求項１０及び１３の発明では、ベース部
材の固定部をスルーホールで形成する。これにより、ベ
ース部材の裏面よりスルーホールを介して光照射でチッ
プユニットの接続固定を容易に確実に行うことが可能と
なる。
材の固定部をスルーホールで形成する。これにより、ベ
ース部材の裏面よりスルーホールを介して光照射でチッ
プユニットの接続固定を容易に確実に行うことが可能と
なる。
【００５７】請求項１４〜１６の発明では、所定数のチ
ップユニットがベース部材に高さ方向に所定角度で固定
実装され、適宜他のチップユニットを搭載させ、又はチ
ップユニット間の配線を連結ユニットで行わせる。これ
により、ベース部材へのチップユニットの接触面積が縮
小して冷却効果が向上されると共に、底面積の縮小より
装置の小型化を図ることが可能となる。
ップユニットがベース部材に高さ方向に所定角度で固定
実装され、適宜他のチップユニットを搭載させ、又はチ
ップユニット間の配線を連結ユニットで行わせる。これ
により、ベース部材へのチップユニットの接触面積が縮
小して冷却効果が向上されると共に、底面積の縮小より
装置の小型化を図ることが可能となる。
【００５８】請求項１７〜１９の発明では、単一若しく
は分割されたベース部材又はその近傍に、流通部、放熱
突出部若しくは冷却ファンを設けて所定のチップユニッ
トを冷却させる。これにより、冷却効果が向上され、こ
れによる高速処理化を図ることが可能となる。
は分割されたベース部材又はその近傍に、流通部、放熱
突出部若しくは冷却ファンを設けて所定のチップユニッ
トを冷却させる。これにより、冷却効果が向上され、こ
れによる高速処理化を図ることが可能となる。
【００５９】請求項２０の発明では、チップユニットを
搭載したベース部材が冷却液に浸漬される。これによ
り、冷却性が向上して高速処理化を図ることが可能とな
る。
搭載したベース部材が冷却液に浸漬される。これによ
り、冷却性が向上して高速処理化を図ることが可能とな
る。
【００６０】請求項２１〜２３の発明では、ベース部材
を積層構成又は可撓部材で構成して、片面若しくは表裏
両面にチップユニットが所定数搭載可能とする。これに
より、チップユニットの搭載個数がベース部材の狭い領
域で増大し、ひいては装置の小型化を図ることが可能と
なる。
を積層構成又は可撓部材で構成して、片面若しくは表裏
両面にチップユニットが所定数搭載可能とする。これに
より、チップユニットの搭載個数がベース部材の狭い領
域で増大し、ひいては装置の小型化を図ることが可能と
なる。
【００６１】請求項２４の発明では、ベース部材に穴又
は棒部材が設けられる。これにより、ベース部材で生じ
る効果に加えて搬送、実装、識別用に使用させることが
可能となる。
は棒部材が設けられる。これにより、ベース部材で生じ
る効果に加えて搬送、実装、識別用に使用させることが
可能となる。
【００６２】請求項２５の発明では、ベース部材のチッ
プユニットの搭載領域に押出し開口部が形成される。こ
れにより、チップユニットの交換が容易かつ低コストで
行うことが可能となる。
プユニットの搭載領域に押出し開口部が形成される。こ
れにより、チップユニットの交換が容易かつ低コストで
行うことが可能となる。
【００６３】請求項２６〜２９の発明では、ウエハのチ
ップユニットとなる領域上の端子となる部分に光照射又
はブレードの穿孔手段で凹部を形成し、凹部に導電部材
を埋め込んで端子を形成してチップユニットを切断分離
し、適宜チップユニットを隣接させて配列し、これを適
宜ベース部材上に搭載する。これにより、端子の必要な
部分のみを穿孔して形成されることから不必要な部分に
開口部分が形成されず信頼性の向上、低コスト化を図る
ことが可能となる。
ップユニットとなる領域上の端子となる部分に光照射又
はブレードの穿孔手段で凹部を形成し、凹部に導電部材
を埋め込んで端子を形成してチップユニットを切断分離
し、適宜チップユニットを隣接させて配列し、これを適
宜ベース部材上に搭載する。これにより、端子の必要な
部分のみを穿孔して形成されることから不必要な部分に
開口部分が形成されず信頼性の向上、低コスト化を図る
ことが可能となる。
【００６４】請求項３０の発明では、上記各工程段階の
何れかで端子、回路パターンの必要な切断修正を行う。
これにより、回路変更やトリミングを容易に行うことが
可能となる。
何れかで端子、回路パターンの必要な切断修正を行う。
これにより、回路変更やトリミングを容易に行うことが
可能となる。
【００６５】請求項３１の発明では、ベース部材とチッ
プユニットとの間に振動吸収部材が介在されて外部から
の振動を吸収させる。これにより、容易に防振対策を施
すことが可能となる。
プユニットとの間に振動吸収部材が介在されて外部から
の振動を吸収させる。これにより、容易に防振対策を施
すことが可能となる。
【００６６】請求項３２の発明では、ベース部材上に保
護部材が設けられて外部からの衝撃より保護する。これ
により、容易に保護対策を施すことが可能となる。
護部材が設けられて外部からの衝撃より保護する。これ
により、容易に保護対策を施すことが可能となる。
【００６７】請求項３３の発明では、ベース部材と保護
部材とが着脱自在に係合され、又はシール部材が介在さ
れて係合される。これにより、保護部材の組み立て、分
解を容易とすることが可能となる。
部材とが着脱自在に係合され、又はシール部材が介在さ
れて係合される。これにより、保護部材の組み立て、分
解を容易とすることが可能となる。
【００６８】請求項３４の発明では、所定数のチップユ
ニットが側面で平面的に突き合わされたモジュールを所
定数の基板上に積層状態で搭載される。これにより、装
置の小型化及びチップユニット交換容易による低コスト
化を図ることが可能となる。
ニットが側面で平面的に突き合わされたモジュールを所
定数の基板上に積層状態で搭載される。これにより、装
置の小型化及びチップユニット交換容易による低コスト
化を図ることが可能となる。
【００６９】
【実施例】図１に、本発明の第１実施例の構成図を示
す。図１（Ａ）は、半導体装置としてのチップロックモ
ジュール３１を示したもので、チップを異なる機能を有
する例えば６つの四角形状のチップユニット３２（３２
〜３２6 ）の集合体として平面的に構成される。例え
ば、チップユニット３２（３２〜３２6 ）を、メモリ部
３２（３２1 ），演算回路部３２（３２2 ），電源部３
２（３２3 ），クロック発生部３２（３２4 ），抵抗部
３２（３２5 ），コンデンサ部３２（３２6 ）とする。
なお、このような組み合わせに限らず、適宜所望の機能
のチップユニット３２を形成して組み合わせることがで
きる。
す。図１（Ａ）は、半導体装置としてのチップロックモ
ジュール３１を示したもので、チップを異なる機能を有
する例えば６つの四角形状のチップユニット３２（３２
〜３２6 ）の集合体として平面的に構成される。例え
ば、チップユニット３２（３２〜３２6 ）を、メモリ部
３２（３２1 ），演算回路部３２（３２2 ），電源部３
２（３２3 ），クロック発生部３２（３２4 ），抵抗部
３２（３２5 ），コンデンサ部３２（３２6 ）とする。
なお、このような組み合わせに限らず、適宜所望の機能
のチップユニット３２を形成して組み合わせることがで
きる。
【００７０】また、各チップユニット３２は側面に所定
数の端子３３が形成され、接続手段でこれらが直接、間
接に接触することにより電気的接続が行われる。
数の端子３３が形成され、接続手段でこれらが直接、間
接に接触することにより電気的接続が行われる。
【００７１】一方、各チップユニット３２は、図１
（Ｂ）に示すように、外形サイズにおいて厚さが同一
で、縦ａ及び横ｂの整数倍の長さで形成される。ここ
で、端子３３の形成を簡単に説明すると、ウエハのスク
ラブラインの部分に電極状の端子部分を通常のウエハ処
理で形成し、チップ状にダイシングカットしたときに、
チップユニットの側面（カット面）に端子３３が表出す
るものである。
（Ｂ）に示すように、外形サイズにおいて厚さが同一
で、縦ａ及び横ｂの整数倍の長さで形成される。ここ
で、端子３３の形成を簡単に説明すると、ウエハのスク
ラブラインの部分に電極状の端子部分を通常のウエハ処
理で形成し、チップ状にダイシングカットしたときに、
チップユニットの側面（カット面）に端子３３が表出す
るものである。
【００７２】このように、機能を変更したチップが要求
されても、既存のチップユニット３２より必要な部分を
用意することにより、ユニット構成の検討のみで直ちに
製造可能になると共に、配線部分が存在しないことか
ら、電気的損失を回避して高速処理させることができ
る。
されても、既存のチップユニット３２より必要な部分を
用意することにより、ユニット構成の検討のみで直ちに
製造可能になると共に、配線部分が存在しないことか
ら、電気的損失を回避して高速処理させることができ
る。
【００７３】ここで、図２に、図１のチップユニット接
続の説明図を示す。図２（Ａ）は、所定のチップユニッ
ト３２の側面の端子３３を対応するチップユニット３２
の側面の端子３３に直接に当接させて電気的接続を行う
ものである。
続の説明図を示す。図２（Ａ）は、所定のチップユニッ
ト３２の側面の端子３３を対応するチップユニット３２
の側面の端子３３に直接に当接させて電気的接続を行う
ものである。
【００７４】また、図２（Ｂ）は、接続させるチップユ
ニット３２，３２の端子３３間に導電部材でパッド３４
ａが形成された接続部材であるシート３４を介在させて
電気的接続を行う。この場合、チップユニット３２，３
２の対向する端子３３，３３を導通させるだけでなく、
シート３４にパターンを設けることにより対向しない端
子３３，３３をも導通させることが可能となる。なお、
シート３４に接着材を塗布することによりチップユニッ
ト３２，３２を固定させることができる。
ニット３２，３２の端子３３間に導電部材でパッド３４
ａが形成された接続部材であるシート３４を介在させて
電気的接続を行う。この場合、チップユニット３２，３
２の対向する端子３３，３３を導通させるだけでなく、
シート３４にパターンを設けることにより対向しない端
子３３，３３をも導通させることが可能となる。なお、
シート３４に接着材を塗布することによりチップユニッ
ト３２，３２を固定させることができる。
【００７５】次に、図３に、他の端子形成及び端子間接
続の説明図を示す。図３（Ａ）は、チップユニット３２
の接続を行う側面に例えば略円形凹状に切り欠いた端子
３３ａを所定数形成し、２つのチップユニット３２，３
２の側面を突き合わせたときに端子３３ａ，３３ａで形
成される凹部分の空間に導電性の導電部材である連結ブ
ロック３５を挿入させて端子３２ａ，３２ａ間を導通さ
せるものである。
続の説明図を示す。図３（Ａ）は、チップユニット３２
の接続を行う側面に例えば略円形凹状に切り欠いた端子
３３ａを所定数形成し、２つのチップユニット３２，３
２の側面を突き合わせたときに端子３３ａ，３３ａで形
成される凹部分の空間に導電性の導電部材である連結ブ
ロック３５を挿入させて端子３２ａ，３２ａ間を導通さ
せるものである。
【００７６】図３（Ｂ）は、チップユニット３２の上面
と側面にかけて例えば切り欠き凹状に端子３３ｂを所定
数形成し、２つのチップユニット３２，３２の側面を突
き合わせたときに端子３３ｂ，３３ｂで形成される凹部
分内に、シリンジ１２よりペースト状の導電部材である
例えば銀ペースト３５ａを注入して硬化させることで端
子３２ｂ，３２ｂ間を導通させるものである。
と側面にかけて例えば切り欠き凹状に端子３３ｂを所定
数形成し、２つのチップユニット３２，３２の側面を突
き合わせたときに端子３３ｂ，３３ｂで形成される凹部
分内に、シリンジ１２よりペースト状の導電部材である
例えば銀ペースト３５ａを注入して硬化させることで端
子３２ｂ，３２ｂ間を導通させるものである。
【００７７】また、図３（Ｃ）は、チップユニット３２
の上面に所定数の端子（パッド）３３ｃを形成し、２つ
のチップユニット３２，３２の側面を突き合わせて、各
端子（パッド）３３ｃ，３３ｃ間をワイヤボンダにより
リード部材であるワイヤ３７で電気的に接続を行うもの
である。これにより、隣接されていないチップユニット
にも配線することができる。
の上面に所定数の端子（パッド）３３ｃを形成し、２つ
のチップユニット３２，３２の側面を突き合わせて、各
端子（パッド）３３ｃ，３３ｃ間をワイヤボンダにより
リード部材であるワイヤ３７で電気的に接続を行うもの
である。これにより、隣接されていないチップユニット
にも配線することができる。
【００７８】この場合、図２（Ａ），（Ｂ），図３
（Ａ），（Ｂ）に比べて配線長が長くなるが、図２０に
示すマルチチップモジュールよりは短縮されて高速処理
を可能としている。
（Ａ），（Ｂ）に比べて配線長が長くなるが、図２０に
示すマルチチップモジュールよりは短縮されて高速処理
を可能としている。
【００７９】なお、リード部材としてワイヤ３７の代わ
りにテープリードを用いて複数の端子３３ｃにも接続を
行うことができる。
りにテープリードを用いて複数の端子３３ｃにも接続を
行うことができる。
【００８０】そして、端子３３，３３ａ〜３３ｃからの
外部への引き出しは、直接又はソケット等により行われ
るものである。
外部への引き出しは、直接又はソケット等により行われ
るものである。
【００８１】続いて、図４に、本発明の他のチップユニ
ット形状の説明図を示す。図４（Ａ）は、三角形状のチ
ップユニット３２ａによってチップブロックユニット３
１を構成するもので、組み合わせるユニット数によって
は四角形状のチップユニット３２よりコンパクト化を図
ることができる。
ット形状の説明図を示す。図４（Ａ）は、三角形状のチ
ップユニット３２ａによってチップブロックユニット３
１を構成するもので、組み合わせるユニット数によって
は四角形状のチップユニット３２よりコンパクト化を図
ることができる。
【００８２】なお、三角形状のチップユニット３２ａ
は、ウエハ上に三角形状のチップパターンを形成するこ
とで、従来のウエハ処理技術により実現することができ
る。
は、ウエハ上に三角形状のチップパターンを形成するこ
とで、従来のウエハ処理技術により実現することができ
る。
【００８３】図４（Ｂ）は、六角形状のチップユニット
３２ｂによりチップブロックユニット３１を構成するも
ので、四角形状のチップユニット３２に対して隣接ユニ
ットとの接続面が増え、他のチップユニット３２ｂとの
接続が容易にすることができ、装置の小型、薄型化を図
ることができる。
３２ｂによりチップブロックユニット３１を構成するも
ので、四角形状のチップユニット３２に対して隣接ユニ
ットとの接続面が増え、他のチップユニット３２ｂとの
接続が容易にすることができ、装置の小型、薄型化を図
ることができる。
【００８４】なお、チップユニット３２ａ，３２ｂは三
角形状、六角形状に限らず八角形状等の多角形状で形成
してもよい。また、これらの一辺の長さは所定長さの整
数倍に設定される。
角形状、六角形状に限らず八角形状等の多角形状で形成
してもよい。また、これらの一辺の長さは所定長さの整
数倍に設定される。
【００８５】図４（Ｃ）は、突き合わせ部分としていわ
ゆるオリフラ（オリエンテーションフラット）部３２ｃ
1 を有するウエハ形状のチップユニット３２ｃによりチ
ップブロックモジュール３１を構成するものである。す
なわち、チップユニット３２ｃのオリフラ部３２ｃ1 に
より他ユニットと面接続を可能としたものである。
ゆるオリフラ（オリエンテーションフラット）部３２ｃ
1 を有するウエハ形状のチップユニット３２ｃによりチ
ップブロックモジュール３１を構成するものである。す
なわち、チップユニット３２ｃのオリフラ部３２ｃ1 に
より他ユニットと面接続を可能としたものである。
【００８６】このように、何れの形状であっても、突き
合わせ部分（上記オリフラ、又は円弧状等）を有する構
成とすることで、コンパクト構成となり、装置の小型、
薄型化を図ることができる。
合わせ部分（上記オリフラ、又は円弧状等）を有する構
成とすることで、コンパクト構成となり、装置の小型、
薄型化を図ることができる。
【００８７】次に、図５に、チップの母材への実装説明
図を示す。図５は、母材を使用したときの半導体装置と
してのチップブロックモジュール３１を示したもので、
ここではチップユニット３２の側面に端子３３が形成さ
れている場合を示す。
図を示す。図５は、母材を使用したときの半導体装置と
してのチップブロックモジュール３１を示したもので、
ここではチップユニット３２の側面に端子３３が形成さ
れている場合を示す。
【００８８】図５（Ａ）において、ベース部材である母
材３８には、チップユニット３２の端子３３及び信号等
の入出のための外部端子に応じた個数及びピッチで、パ
ターン及び固定部であるパッド３９が形成されており、
この母材３８上に対応するチップユニット３２が載置さ
れる。
材３８には、チップユニット３２の端子３３及び信号等
の入出のための外部端子に応じた個数及びピッチで、パ
ターン及び固定部であるパッド３９が形成されており、
この母材３８上に対応するチップユニット３２が載置さ
れる。
【００８９】そして、図５（Ｂ）に示すように、チップ
ユニット３２の端子３３と母材３８のパッド３９との当
接部分にレーザ光を照射して溶着させることで電気的接
続が行われる。なお、レーザ光による溶着に限らず、導
電接合部材であるはんだ等の金属や、例えば銀ペースト
や高分子系熱可塑性樹脂等の導電性樹脂により接続を行
ってもよい。
ユニット３２の端子３３と母材３８のパッド３９との当
接部分にレーザ光を照射して溶着させることで電気的接
続が行われる。なお、レーザ光による溶着に限らず、導
電接合部材であるはんだ等の金属や、例えば銀ペースト
や高分子系熱可塑性樹脂等の導電性樹脂により接続を行
ってもよい。
【００９０】これにより、再びレーザ光や加熱すること
で容易に取り外して交換可能であり、汎用的となって低
コストとすることができる。
で容易に取り外して交換可能であり、汎用的となって低
コストとすることができる。
【００９１】このように、母材３８に実装固定されたチ
ップユニット３２は、同一平面となり、図５（Ｃ）に示
すように、吸着装置４１で吸着が可能となり容易に搬送
することができるようになる。
ップユニット３２は、同一平面となり、図５（Ｃ）に示
すように、吸着装置４１で吸着が可能となり容易に搬送
することができるようになる。
【００９２】吸着装置４１は、アーム４２の先端に吸着
パッド４３が取り付けられ、吸着パッド４３の連通部４
４より真空源に連結される。この吸着パッド４３で母材
３８に実装されたチップユニット３２の平面的上面で真
空吸着して搬送を行うものである。
パッド４３が取り付けられ、吸着パッド４３の連通部４
４より真空源に連結される。この吸着パッド４３で母材
３８に実装されたチップユニット３２の平面的上面で真
空吸着して搬送を行うものである。
【００９３】このようなチップブロックモジュール３１
における外部との接続は、母材３８のパッド３９より、
コネクタやワイヤ配線等で行ってもよく、母材３８の離
面にパッド３９に接続されているパッドを形成して、パ
ッド上に例えばボールバンプを形成するＢＧＡ（Ｂａｌ
ｌ Ｇｒｉｄ Ａｒｒａｙ）タイプとしてもよい（以下
の実施例においても同様である）。
における外部との接続は、母材３８のパッド３９より、
コネクタやワイヤ配線等で行ってもよく、母材３８の離
面にパッド３９に接続されているパッドを形成して、パ
ッド上に例えばボールバンプを形成するＢＧＡ（Ｂａｌ
ｌ Ｇｒｉｄ Ａｒｒａｙ）タイプとしてもよい（以下
の実施例においても同様である）。
【００９４】続いて、図６に、図５の他の母材及び他の
実装説明図を示す。図６（Ａ）に示すように、母材３８
にパッド３９に代えて表面及び離面のランド部間にスル
ーホール４０が固定部としてマトリクス状に配列されて
形成される。スルーホール４０はチップユニット３２の
端子３３のピッチｄと同一のピッチｄで形成される。そ
して、母材３８上に所定数のチップユニット３２が載置
される。
実装説明図を示す。図６（Ａ）に示すように、母材３８
にパッド３９に代えて表面及び離面のランド部間にスル
ーホール４０が固定部としてマトリクス状に配列されて
形成される。スルーホール４０はチップユニット３２の
端子３３のピッチｄと同一のピッチｄで形成される。そ
して、母材３８上に所定数のチップユニット３２が載置
される。
【００９５】電気的接続は、母材３８の裏面よりスルー
ホール４０内からレーザ光を照射して溶着させる。すな
わち、母材３８の裏面から電気的接続を行うことができ
るものである。
ホール４０内からレーザ光を照射して溶着させる。すな
わち、母材３８の裏面から電気的接続を行うことができ
るものである。
【００９６】次に、図７に、母材にチップユニットを高
さ方向で実装した場合の説明図を示す。図７（Ａ）は、
母材３８上にチップユニット３２を、側面を当接させて
垂直に所定数実装した場合を示している。これによれ
ば、底面積が縮小されてコンパクト化が図られると共
に、チップユニット３２の母材３８への接触面積が縮小
されて冷却性が向上されるものである。
さ方向で実装した場合の説明図を示す。図７（Ａ）は、
母材３８上にチップユニット３２を、側面を当接させて
垂直に所定数実装した場合を示している。これによれ
ば、底面積が縮小されてコンパクト化が図られると共
に、チップユニット３２の母材３８への接触面積が縮小
されて冷却性が向上されるものである。
【００９７】図７（Ｂ）は、母材３８上に垂直に実装し
たチップユニット３２に、別のチップユニット３２7 を
例えばバンプ５１により接続して追加搭載した場合を示
している。これによって、機能の拡張を図ることができ
る。例えば、メモリ機能のチップユニット３２に、さら
にメモリ機能のチップユニット３２7 を搭載させること
で、メモリ容量を増大させることができるものである。
たチップユニット３２に、別のチップユニット３２7 を
例えばバンプ５１により接続して追加搭載した場合を示
している。これによって、機能の拡張を図ることができ
る。例えば、メモリ機能のチップユニット３２に、さら
にメモリ機能のチップユニット３２7 を搭載させること
で、メモリ容量を増大させることができるものである。
【００９８】図７（Ｃ）は、母材３８上に垂直に実装し
たチップユニット３２間の信号の授受を行わせるため連
結ユニット５２を、チップユニット３２の側面で母材３
８に対向して設けた場合を示している。なお、チップユ
ニット３２の他の側面に連結ユニットを設けてもよい。
これにより、各チップユニット３２間を容易に電気的接
続を行うことができるものである。
たチップユニット３２間の信号の授受を行わせるため連
結ユニット５２を、チップユニット３２の側面で母材３
８に対向して設けた場合を示している。なお、チップユ
ニット３２の他の側面に連結ユニットを設けてもよい。
これにより、各チップユニット３２間を容易に電気的接
続を行うことができるものである。
【００９９】図７（Ｄ）は、母材３８に側面を当接させ
て実装するチップユニット３２を、高さ方向に対して傾
斜させて実装した場合を示している。これにより、図７
（Ａ）〜（Ｃ）に比べて高さを抑制することができ、装
置の小型化、スペースの効率利用を図ることができる。
て実装するチップユニット３２を、高さ方向に対して傾
斜させて実装した場合を示している。これにより、図７
（Ａ）〜（Ｃ）に比べて高さを抑制することができ、装
置の小型化、スペースの効率利用を図ることができる。
【０１００】次に、図８に、本発明の冷却方式の説明図
を示す。図８（Ａ）に示す半導体装置としてのチップブ
ロックモジュール３１は、母材３８上に平面的にチップ
ユニット３２が所定数（図では４個）搭載される一方
で、別のチップユニット３２8とを上面に形成された端
子間でワイヤ３７により電気的接続を行ったものであ
る。そして、母材３８と３８ａとの間には、空気等の気
体や液体を通した冷却手段としての流通部であるパイプ
５３が位置される。
を示す。図８（Ａ）に示す半導体装置としてのチップブ
ロックモジュール３１は、母材３８上に平面的にチップ
ユニット３２が所定数（図では４個）搭載される一方
で、別のチップユニット３２8とを上面に形成された端
子間でワイヤ３７により電気的接続を行ったものであ
る。そして、母材３８と３８ａとの間には、空気等の気
体や液体を通した冷却手段としての流通部であるパイプ
５３が位置される。
【０１０１】例えば、チップユニット３２8 を発熱する
ユニットで構成されたときに、他のチップユニット３２
と離隔させて熱の影響を回避させると共に、パイプ５３
で効率的に冷却を行わせることができる。
ユニットで構成されたときに、他のチップユニット３２
と離隔させて熱の影響を回避させると共に、パイプ５３
で効率的に冷却を行わせることができる。
【０１０２】なお、パイプ５３を設けない場合であって
も、単一の母材３８よりは冷却効果が向上されるもので
ある。
も、単一の母材３８よりは冷却効果が向上されるもので
ある。
【０１０３】図８（Ｂ）に示すチップブロックモジュー
ル３１は、母材３８に平面的にチップユニット３２が搭
載された所定位置（図では中央位置）に冷却手段として
アルミニウムや銅等で形成された放熱突起部５４を設け
たものである。この場合、チップユニット３２は放熱突
起部５４を避ける形状で形成される。これにより、発熱
の高いチップユニット３２を効率よく放熱することがで
きる。
ル３１は、母材３８に平面的にチップユニット３２が搭
載された所定位置（図では中央位置）に冷却手段として
アルミニウムや銅等で形成された放熱突起部５４を設け
たものである。この場合、チップユニット３２は放熱突
起部５４を避ける形状で形成される。これにより、発熱
の高いチップユニット３２を効率よく放熱することがで
きる。
【０１０４】図８（Ｃ）に示すチップブロックモジュー
ル３１は、チップユニット３２が所定数平面的に搭載さ
れた母材３８の裏面に冷却手段として冷却ファン５５を
設けたものである。この冷却ファン５５は、モータを内
蔵させてもよく、また周囲よりエアが送風されることで
回転するものであってもよい。これにより、冷却効果を
さらに向上させることができる。
ル３１は、チップユニット３２が所定数平面的に搭載さ
れた母材３８の裏面に冷却手段として冷却ファン５５を
設けたものである。この冷却ファン５５は、モータを内
蔵させてもよく、また周囲よりエアが送風されることで
回転するものであってもよい。これにより、冷却効果を
さらに向上させることができる。
【０１０５】このように、冷却手段（パイプ５３，放熱
突起部５４，冷却ファン５５）を設けることで、特に高
速処理による発熱を効率よく冷却することができ、容易
に高速処理化を図ることができるものである。
突起部５４，冷却ファン５５）を設けることで、特に高
速処理による発熱を効率よく冷却することができ、容易
に高速処理化を図ることができるものである。
【０１０６】さらに、図８（Ｄ）は、母材３８に所定数
のチップユニット３２が搭載（平面的又は高さ方向）さ
れたチップブロックモジュール３１を、例えばＬＮ
2 （液体窒素）の冷却液５５ａに浸漬したものである。
これにより、冷却性が向上し、高速処理化、モジュール
サイズの縮小化を図ることができる。
のチップユニット３２が搭載（平面的又は高さ方向）さ
れたチップブロックモジュール３１を、例えばＬＮ
2 （液体窒素）の冷却液５５ａに浸漬したものである。
これにより、冷却性が向上し、高速処理化、モジュール
サイズの縮小化を図ることができる。
【０１０７】次に、図９〜図１１に、他の母材を使用し
た場合の説明図を示す。
た場合の説明図を示す。
【０１０８】図９（Ａ）に示すチップブロックモジュー
ル３１は、母材３８ｂを積層構造としたもので、その表
裏両面にチップユニット３２が平面的に所定数搭載され
た場合を示している。チップユニット３２間の接続は、
母材３８ｂの積層時に形成される配線部５６によって行
う。これにより、チップユニット３２の搭載個数を面積
を拡大せずに増やすことができ、装置の小型化（同一個
数なら小型となる）及び低コスト化を図ることができ
る。
ル３１は、母材３８ｂを積層構造としたもので、その表
裏両面にチップユニット３２が平面的に所定数搭載され
た場合を示している。チップユニット３２間の接続は、
母材３８ｂの積層時に形成される配線部５６によって行
う。これにより、チップユニット３２の搭載個数を面積
を拡大せずに増やすことができ、装置の小型化（同一個
数なら小型となる）及び低コスト化を図ることができ
る。
【０１０９】図９（Ｂ）に示すチップブロックモジュー
ル３１は、母材３８ｃを配線部５６を有する積層構造か
つ中空部５７が形成された中空構造にすると共に、表裏
両面に所定数の通気孔５７ａが形成されたもので、母材
３８ｃの両面に所定数のチップユニット３２が搭載され
る。
ル３１は、母材３８ｃを配線部５６を有する積層構造か
つ中空部５７が形成された中空構造にすると共に、表裏
両面に所定数の通気孔５７ａが形成されたもので、母材
３８ｃの両面に所定数のチップユニット３２が搭載され
る。
【０１１０】このチップブロックモジュール３１は、例
えば母材３８ｃの裏面より冷却エアが吹き込まれたとき
に、裏面に搭載されたチップユニット３２を冷却すると
共に、母材３８ｃの表裏両面に形成された通気孔５７ａ
により表面のチップユニット３２が冷却されるものであ
る。すなわち、母材３８ｃの裏面より冷却を行うことが
できる。
えば母材３８ｃの裏面より冷却エアが吹き込まれたとき
に、裏面に搭載されたチップユニット３２を冷却すると
共に、母材３８ｃの表裏両面に形成された通気孔５７ａ
により表面のチップユニット３２が冷却されるものであ
る。すなわち、母材３８ｃの裏面より冷却を行うことが
できる。
【０１１１】なお、図９（Ａ），（Ｂ）において、図８
（Ｂ），（Ｃ）に示すような放熱突起部５４や冷却ファ
ン５５を併用してもよい。また、母材３８ｂ，３８ｃの
片面のみにチップユニット３２を搭載してもよい。
（Ｂ），（Ｃ）に示すような放熱突起部５４や冷却ファ
ン５５を併用してもよい。また、母材３８ｂ，３８ｃの
片面のみにチップユニット３２を搭載してもよい。
【０１１２】図９（Ｃ）に示すチップブロックモジュー
ル３１は、配線部５６ａが形成された可撓部材のフィル
ムを母材３８ｄとして、２つのブロックで所定数のチッ
プユニット３２が搭載され、各チップユニット３２間の
接続が配線部５６ａにより行う。
ル３１は、配線部５６ａが形成された可撓部材のフィル
ムを母材３８ｄとして、２つのブロックで所定数のチッ
プユニット３２が搭載され、各チップユニット３２間の
接続が配線部５６ａにより行う。
【０１１３】この母材３８ｄは、例えばポリイミドフィ
ルム又はポリエステルフィルムに銅箔を貼り付けて形成
される。
ルム又はポリエステルフィルムに銅箔を貼り付けて形成
される。
【０１１４】これにより、折り曲げて使用することが可
能となって、装置の小型化、薄型化を図ることができ
る。
能となって、装置の小型化、薄型化を図ることができ
る。
【０１１５】また、図１０（Ａ）に示すチップブロック
モジュール３１は、母材３８の平面的に搭載された所定
数のチップユニット３２の領域以外の部分で例えば二隅
のそれぞれに穴５８を形成したものである。すなわち、
この穴５８を使用して搬送時の係合、実装時の位置決め
や、位置合わせなどの識別を容易に行うことができるも
のである。
モジュール３１は、母材３８の平面的に搭載された所定
数のチップユニット３２の領域以外の部分で例えば二隅
のそれぞれに穴５８を形成したものである。すなわち、
この穴５８を使用して搬送時の係合、実装時の位置決め
や、位置合わせなどの識別を容易に行うことができるも
のである。
【０１１６】図１０（Ｂ）は、複数のチップユニット３
２が平面的に搭載された母材３８の裏面に棒部材５９が
設けられる。この棒部材５９においても図１０（Ａ）の
穴５８と同様に、搬送時の係合、実装時の位置決め、位
置合わせなどの識別を容易に行うものとして使用するこ
とができるものである。
２が平面的に搭載された母材３８の裏面に棒部材５９が
設けられる。この棒部材５９においても図１０（Ａ）の
穴５８と同様に、搬送時の係合、実装時の位置決め、位
置合わせなどの識別を容易に行うものとして使用するこ
とができるものである。
【０１１７】また、図１１のチップブロックモジュール
３１は、母材３８のチップユニット３２が搭載される領
域に押出し開口部６０をチップユニット３２の個数に応
じて形成される。
３１は、母材３８のチップユニット３２が搭載される領
域に押出し開口部６０をチップユニット３２の個数に応
じて形成される。
【０１１８】すなわち、ユニット３２の交換時に、加熱
により当該チップユニット３２の母材３８への固定を溶
融し、この押出し開口部６０より当該チップユニット３
２を押し出すことで取り外すことができる。このよう
に、容易に交換が可能となって、設計変更による交換や
不良交換が低コストで行うことができるものである。
により当該チップユニット３２の母材３８への固定を溶
融し、この押出し開口部６０より当該チップユニット３
２を押し出すことで取り外すことができる。このよう
に、容易に交換が可能となって、設計変更による交換や
不良交換が低コストで行うことができるものである。
【０１１９】次に、図１２に本発明のチップ製造の説明
図を示す。図１２（Ａ）は、所定のウエハ処理、例えば
メモリ回路等の回路パターンが形成されたウエハ６１で
あり、破線で示すスクラブライン６２上で後にダイシン
グソー等により切断分離されたものである。
図を示す。図１２（Ａ）は、所定のウエハ処理、例えば
メモリ回路等の回路パターンが形成されたウエハ６１で
あり、破線で示すスクラブライン６２上で後にダイシン
グソー等により切断分離されたものである。
【０１２０】なお、この状態で上述の回路パターンを修
正する必要があれば２点鎖線矢印で示すレーザ光で修正
箇所の切断を行う。
正する必要があれば２点鎖線矢印で示すレーザ光で修正
箇所の切断を行う。
【０１２１】続いて、図１２（Ｂ）に示すようにウエハ
６１の各チップユニット領域で、所定数の端子３３ｃと
なる部分のそれぞれにレーザ光を照射して、当該部分を
削り凹部３３ｃ1 を形成する。
６１の各チップユニット領域で、所定数の端子３３ｃと
なる部分のそれぞれにレーザ光を照射して、当該部分を
削り凹部３３ｃ1 を形成する。
【０１２２】そして、図１２（Ｃ）に示すように、凹部
３３ｃ1 に導電部材３３ｃ2 である金属（例えばはん
だ）や導電性樹脂（例えば銀ペースト）を注入して、端
子３３ｃが形成される。なお、この段階において（図１
２（Ａ）で回路パターン修正を行わなかった場合）、必
要があれば、レーザ光を照射して切断することにより、
回路パターンの修正を行う。
３３ｃ1 に導電部材３３ｃ2 である金属（例えばはん
だ）や導電性樹脂（例えば銀ペースト）を注入して、端
子３３ｃが形成される。なお、この段階において（図１
２（Ａ）で回路パターン修正を行わなかった場合）、必
要があれば、レーザ光を照射して切断することにより、
回路パターンの修正を行う。
【０１２３】そこで、スクラブライン６２に沿ってダイ
シングカットしてチップユニット３２を取り出し、図１
２（Ｄ）に示すように、母材３８上に平面的に隣接させ
て所定数搭載するものである。
シングカットしてチップユニット３２を取り出し、図１
２（Ｄ）に示すように、母材３８上に平面的に隣接させ
て所定数搭載するものである。
【０１２４】なお、この段階において、レーザ光（二点
鎖線）照射による回路パターン３３ｃ3 修正を行っても
よい。また、チップユニット３２のウエハ６１の状態の
とき、又はウエハ６１からの切断分離後に、当該チップ
ユニット３２の機能試験を行うことができる。
鎖線）照射による回路パターン３３ｃ3 修正を行っても
よい。また、チップユニット３２のウエハ６１の状態の
とき、又はウエハ６１からの切断分離後に、当該チップ
ユニット３２の機能試験を行うことができる。
【０１２５】また、図１３に、図１２の他の端子形成方
法の概略断面図を示す。図１３は、図１２（Ｂ）の工程
で、レーザ光照射に代えて、ダイシングブレード６３の
回転により端子３３ｃとなる部分を削って凹部３３ｃ1
を形成し、凹部３３ｃ1 に導電部材３３ｃ2 を埋め込ん
で端子３３ｃを形成するものである。
法の概略断面図を示す。図１３は、図１２（Ｂ）の工程
で、レーザ光照射に代えて、ダイシングブレード６３の
回転により端子３３ｃとなる部分を削って凹部３３ｃ1
を形成し、凹部３３ｃ1 に導電部材３３ｃ2 を埋め込ん
で端子３３ｃを形成するものである。
【０１２６】このように、必要な端子３３ｃだけを形成
することができる。すなわち、従来のウエハ処理におけ
る端子形成はチップユニットの汎用性を持たせるために
不必要な部分まで開口させることから水の侵入などによ
り信頼性が低下するのに対して、本発明では不必要な開
口部を形成しないことから信頼性を向上させることがで
き、ひいては歩留りの向上から低コスト化を図ることが
できる。
することができる。すなわち、従来のウエハ処理におけ
る端子形成はチップユニットの汎用性を持たせるために
不必要な部分まで開口させることから水の侵入などによ
り信頼性が低下するのに対して、本発明では不必要な開
口部を形成しないことから信頼性を向上させることがで
き、ひいては歩留りの向上から低コスト化を図ることが
できる。
【０１２７】また、各工程段階の何れかで、端子３３ｃ
や回路パターン３３ｃ3 の必要な切断修正を行うことが
でき、回路変更や抵抗、容量等のトリミングを容易に行
うことができるものである。
や回路パターン３３ｃ3 の必要な切断修正を行うことが
でき、回路変更や抵抗、容量等のトリミングを容易に行
うことができるものである。
【０１２８】次に、図１４に、本発明の防振部材を設け
た場合の説明図を示す。図１４に示すチップブロックモ
ジュール３１は、母材３８上に搭載される所定数のチッ
プユニット３２と当該母材３８との間に振動吸収部材６
４が介在される。
た場合の説明図を示す。図１４に示すチップブロックモ
ジュール３１は、母材３８上に搭載される所定数のチッ
プユニット３２と当該母材３８との間に振動吸収部材６
４が介在される。
【０１２９】この場合、チップユニット３２の上面に端
子３３ｃが所定数形成され、該端子３３ｃと母材３８間
でワイヤボンディングによるワイヤ３７ａにより電気的
接続が行われる。なお、テープリードにより電気的接続
を行ってもよい。
子３３ｃが所定数形成され、該端子３３ｃと母材３８間
でワイヤボンディングによるワイヤ３７ａにより電気的
接続が行われる。なお、テープリードにより電気的接続
を行ってもよい。
【０１３０】振動吸収部材６４は、例えばウレタンゴム
等の柔軟性樹脂や板ばね形状の金属等が使用される。こ
れによって防振対策が可能となる。
等の柔軟性樹脂や板ばね形状の金属等が使用される。こ
れによって防振対策が可能となる。
【０１３１】次に、図１５に、チップブロックモジュー
ルに保護部材を設けた場合の説明図を示す。図１５
（Ａ）は概略斜視図、図１５（Ｂ）はその断面図であ
る。図１５（Ａ），（Ｂ）に示すチップブロックモジュ
ール３１は、チップユニット３２が所定数搭載された母
材３８上であって、該チップユニット３２の周囲に保護
部材６５ａが設けられる。
ルに保護部材を設けた場合の説明図を示す。図１５
（Ａ）は概略斜視図、図１５（Ｂ）はその断面図であ
る。図１５（Ａ），（Ｂ）に示すチップブロックモジュ
ール３１は、チップユニット３２が所定数搭載された母
材３８上であって、該チップユニット３２の周囲に保護
部材６５ａが設けられる。
【０１３２】この保護部材６５ａは、金属又は樹脂等の
部材で形成されるもので、これによりチップユニット３
２を外部からの衝撃より保護することができるものであ
る。
部材で形成されるもので、これによりチップユニット３
２を外部からの衝撃より保護することができるものであ
る。
【０１３３】続いて、図１６に、図１５の他の保護部材
を設けた場合の説明図を示す。
を設けた場合の説明図を示す。
【０１３４】図１６（Ａ）に示すチップブロックモジュ
ール３１は、母材３８上の所定数のチップユニット３２
上に樹脂等の保護部材６５ｂによりコーティングしたも
のである。
ール３１は、母材３８上の所定数のチップユニット３２
上に樹脂等の保護部材６５ｂによりコーティングしたも
のである。
【０１３５】図１６（Ｂ）に示すチップブロックモジュ
ール３１は、母材３８上でチップユニット３２を空間内
で樹脂又は金属等の保護部材６５ｃで覆ったものであ
る。
ール３１は、母材３８上でチップユニット３２を空間内
で樹脂又は金属等の保護部材６５ｃで覆ったものであ
る。
【０１３６】図１６（Ｃ）に示すチップブロックモジュ
ール３１は、母材３８ｅが凹形状に形成されると共に、
その周囲に第１のネジ部３８ｅ1 が形成される。また、
母材３８ｅの第１のネジ部３８ｅ1 に螺合するように第
２のネジ部６５ｄ1 が形成された樹脂又は金属等の保護
部材６５ｄが用意される。
ール３１は、母材３８ｅが凹形状に形成されると共に、
その周囲に第１のネジ部３８ｅ1 が形成される。また、
母材３８ｅの第１のネジ部３８ｅ1 に螺合するように第
２のネジ部６５ｄ1 が形成された樹脂又は金属等の保護
部材６５ｄが用意される。
【０１３７】そして、母材３８ｅ上に所定数のチップユ
ニット３２が搭載され、母材３８ｅの第１のネジ部３８
ｅ1 に保護部材６５ｄの第２のネジ部６５ｄ1 が螺合に
より係合状態でカバーされるものである。これにより、
組立てや分解が容易となる。
ニット３２が搭載され、母材３８ｅの第１のネジ部３８
ｅ1 に保護部材６５ｄの第２のネジ部６５ｄ1 が螺合に
より係合状態でカバーされるものである。これにより、
組立てや分解が容易となる。
【０１３８】図１６（Ｄ）に示すチップブロックモジュ
ール３１は、凹形状の母材３８ｆに所定数のチップユニ
ット３２が搭載され、この母材３８ｆに、逆凹形状に樹
脂又は金属等で形成された保護部材６５ｅがシール部材
であるＯリング６６を介在させて係合状態でカバーした
ものである。これにより、シール性を向上させることが
できる。
ール３１は、凹形状の母材３８ｆに所定数のチップユニ
ット３２が搭載され、この母材３８ｆに、逆凹形状に樹
脂又は金属等で形成された保護部材６５ｅがシール部材
であるＯリング６６を介在させて係合状態でカバーした
ものである。これにより、シール性を向上させることが
できる。
【０１３９】次に、図１７に、本発明の第２実施例の構
成図を示す。図１７に示す半導体装置７１は、小規模の
半導体装置としてのチップブロックモジュール３１を、
各モジュール間の配線等を行う２つのマザーボード７２
ａ，７２ｂ間で所定数積層構造で実装したものである。
なお、単一のマザーボード上に高さ方向に実装してもよ
い。
成図を示す。図１７に示す半導体装置７１は、小規模の
半導体装置としてのチップブロックモジュール３１を、
各モジュール間の配線等を行う２つのマザーボード７２
ａ，７２ｂ間で所定数積層構造で実装したものである。
なお、単一のマザーボード上に高さ方向に実装してもよ
い。
【０１４０】チップブロックモジュール３１は、図１に
示すように、チップユニット３２の側面に端子３３が形
成され、側面で対向する端子３３を電気的に接触接続さ
せて突き合わされて形成される。そして、マザーボード
７２ａ，７２ｂにチップブロックモジュール３１の側面
の端子３３を接続させるようにして実装されるものであ
る。
示すように、チップユニット３２の側面に端子３３が形
成され、側面で対向する端子３３を電気的に接触接続さ
せて突き合わされて形成される。そして、マザーボード
７２ａ，７２ｂにチップブロックモジュール３１の側面
の端子３３を接続させるようにして実装されるものであ
る。
【０１４１】これにより、同一機能のチップユニットで
従来のマルチチップモジュールとして半導体装置を構成
する場合に比べて、装置の小型化を図ることができると
共に、このようなチップブロックモジュール３１を使用
することにより、チップユニットの交換等が容易に行う
ことができ、ひいては低コストとすることができるもの
である。
従来のマルチチップモジュールとして半導体装置を構成
する場合に比べて、装置の小型化を図ることができると
共に、このようなチップブロックモジュール３１を使用
することにより、チップユニットの交換等が容易に行う
ことができ、ひいては低コストとすることができるもの
である。
【０１４２】
【発明の効果】以上のように、請求項１の発明によれ
ば、所定数の端子が形成された所定機能のチップユニッ
トを複数側面で平面的に突き合わせて接続手段で端子間
の電気的接続を行わせることにより、交換自在に低コス
トで必要なチップユニットをコンパクトに構成可能であ
り、装置の小型、薄型化が図られると共に、接続手段で
接続長が短縮されて高速処理化を図ることができる。
ば、所定数の端子が形成された所定機能のチップユニッ
トを複数側面で平面的に突き合わせて接続手段で端子間
の電気的接続を行わせることにより、交換自在に低コス
トで必要なチップユニットをコンパクトに構成可能であ
り、装置の小型、薄型化が図られると共に、接続手段で
接続長が短縮されて高速処理化を図ることができる。
【０１４３】請求項２及び３の発明によれば、チップユ
ニットの側面に端子が形成されてチップユニットの側面
で直接又は接続部材を介在させて突き合わせで接続させ
ることにより、ユニット間の配線が不要となって高速処
理化を図ることができる。
ニットの側面に端子が形成されてチップユニットの側面
で直接又は接続部材を介在させて突き合わせで接続させ
ることにより、ユニット間の配線が不要となって高速処
理化を図ることができる。
【０１４４】請求項４の発明によれば、チップユニット
を突き合わせることで形成される凹部分に導電部材を介
在させて接続させることにより、ユニット間の配線が不
要となって高速処理化を図ることができる。
を突き合わせることで形成される凹部分に導電部材を介
在させて接続させることにより、ユニット間の配線が不
要となって高速処理化を図ることができる。
【０１４５】請求項５の発明によれば、側面で突き合わ
されるチップユニットの上面に形成された端子をリード
部材で接続することにより、隣接以外のチップユニット
への接続が可能となって設計が容易となり低コスト化を
図ることができる。
されるチップユニットの上面に形成された端子をリード
部材で接続することにより、隣接以外のチップユニット
への接続が可能となって設計が容易となり低コスト化を
図ることができる。
【０１４６】請求項６の発明によれば、チップユニット
を一辺が所定長さの整数倍の多角形状で形成することに
より、コンパクト構成で装置の小型、薄型化を図ること
ができる。
を一辺が所定長さの整数倍の多角形状で形成することに
より、コンパクト構成で装置の小型、薄型化を図ること
ができる。
【０１４７】請求項７の発明によれば、チップユニット
が側面に突き合わせ部分を有して曲面形状に形成される
ことにより、何れの形状であってもコンパクト構成で装
置の小型、薄型化を図ることができる。
が側面に突き合わせ部分を有して曲面形状に形成される
ことにより、何れの形状であってもコンパクト構成で装
置の小型、薄型化を図ることができる。
【０１４８】請求項８，９，１１及び１２の発明によれ
ば、チップユニットが側面の端子を突き合わせてベース
部材上に載置され、所定の端子とベース部材上の固定部
とが熱可塑自在に溶着固定されることにより、チップユ
ニットの交換が容易となり、設計変更や不良交換に容易
に対処が可能となって低コスト化を図ることができる。
ば、チップユニットが側面の端子を突き合わせてベース
部材上に載置され、所定の端子とベース部材上の固定部
とが熱可塑自在に溶着固定されることにより、チップユ
ニットの交換が容易となり、設計変更や不良交換に容易
に対処が可能となって低コスト化を図ることができる。
【０１４９】請求項１０及び１３の発明によれば、ベー
ス部材の固定部をスルーホールで形成することにより、
ベース部材の裏面よりスルーホールを介して光照射でチ
ップユニットの接続固定を容易、確実に行うことができ
る。
ス部材の固定部をスルーホールで形成することにより、
ベース部材の裏面よりスルーホールを介して光照射でチ
ップユニットの接続固定を容易、確実に行うことができ
る。
【０１５０】請求項１４〜１６の発明によれば、所定数
のチップユニットがベース部材に高さ方向に所定角度で
固定実装され、適宜他のチップユニットを搭載させ、又
はチップユニット間の配線を連結ユニットで行わせる。
これにより、ベース部材へのチップユニットの接触面積
が縮小して冷却効果が向上されると共に、底面積の縮小
より装置の小型化を図ることができる。
のチップユニットがベース部材に高さ方向に所定角度で
固定実装され、適宜他のチップユニットを搭載させ、又
はチップユニット間の配線を連結ユニットで行わせる。
これにより、ベース部材へのチップユニットの接触面積
が縮小して冷却効果が向上されると共に、底面積の縮小
より装置の小型化を図ることができる。
【０１５１】請求項１７〜１９の発明によれば、単一若
しくは分割されたベース部材又はその近傍に、流通部、
放熱突出部若しくは冷却ファンを設けて所定のチップユ
ニットを冷却させる。これにより、冷却効果が向上さ
れ、これによる高速処理化を図ることができる。
しくは分割されたベース部材又はその近傍に、流通部、
放熱突出部若しくは冷却ファンを設けて所定のチップユ
ニットを冷却させる。これにより、冷却効果が向上さ
れ、これによる高速処理化を図ることができる。
【０１５２】請求項２０の発明によれば、チップユニッ
トを搭載したベース部材が冷却液に浸漬される。これに
より、冷却性が向上して高速処理化を図ることができ
る。
トを搭載したベース部材が冷却液に浸漬される。これに
より、冷却性が向上して高速処理化を図ることができ
る。
【０１５３】請求項２１〜２３の発明によれば、ベース
部材を積層構成又は可撓部材で構成して、片面若しくは
表裏両面にチップユニットが所定数搭載可能とする。こ
れにより、チップユニットの搭載個数がベース部材の狭
い領域で増大し、ひいては装置の小型化を図ることがで
きる。
部材を積層構成又は可撓部材で構成して、片面若しくは
表裏両面にチップユニットが所定数搭載可能とする。こ
れにより、チップユニットの搭載個数がベース部材の狭
い領域で増大し、ひいては装置の小型化を図ることがで
きる。
【０１５４】請求項２４の発明によれば、ベース部材に
穴又は棒部材が設けられる。これにより、ベース部材で
生じる効果に加えて搬送、実装、識別用に使用させるこ
とができる。
穴又は棒部材が設けられる。これにより、ベース部材で
生じる効果に加えて搬送、実装、識別用に使用させるこ
とができる。
【０１５５】請求項２５の発明によれば、ベース部材の
チップユニットの搭載領域に押出し開口部が形成され
る。これにより、チップユニットの交換が容易かつ低コ
ストで行うことができる。
チップユニットの搭載領域に押出し開口部が形成され
る。これにより、チップユニットの交換が容易かつ低コ
ストで行うことができる。
【０１５６】請求項２６〜２９の発明によれば、ウエハ
のチップユニットとなる領域上の端子となる部分に光照
射又はブレードの穿孔手段で凹部を形成し、凹部に導電
部材を埋め込んで端子を形成してチップユニットを切断
分離し、適宜チップユニットを隣接させて配列し、これ
を適宜ベース部材上に搭載する。これにより、端子の必
要な部分のみを穿孔して形成されることから不必要な部
分に開口部分が形成されず信頼性の向上、低コスト化を
図ることができる。
のチップユニットとなる領域上の端子となる部分に光照
射又はブレードの穿孔手段で凹部を形成し、凹部に導電
部材を埋め込んで端子を形成してチップユニットを切断
分離し、適宜チップユニットを隣接させて配列し、これ
を適宜ベース部材上に搭載する。これにより、端子の必
要な部分のみを穿孔して形成されることから不必要な部
分に開口部分が形成されず信頼性の向上、低コスト化を
図ることができる。
【０１５７】請求項３０の発明によれば、上記各工程段
階の何れかで端子、回路パターンの必要な切断修正を行
うことにより、回路変更やトリミングを容易に行うこと
ができる。
階の何れかで端子、回路パターンの必要な切断修正を行
うことにより、回路変更やトリミングを容易に行うこと
ができる。
【０１５８】請求項３１の発明によれば、ベース部材と
チップユニットとの間に振動吸収部材が介在されて外部
からの振動を吸収させる。これにより、容易に防振対策
を施すことができる。
チップユニットとの間に振動吸収部材が介在されて外部
からの振動を吸収させる。これにより、容易に防振対策
を施すことができる。
【０１５９】請求項３２の発明によれば、ベース部材上
に保護部材が設けられて外部からの衝撃より保護する。
これにより、容易に保護対策を施すことができる。
に保護部材が設けられて外部からの衝撃より保護する。
これにより、容易に保護対策を施すことができる。
【０１６０】請求項３３の発明によれば、ベース部材と
保護部材とが着脱自在に係合され、又はシール部材が介
在されて係合される。これにより、保護部材の組み立
て、分解を容易とすることができる。
保護部材とが着脱自在に係合され、又はシール部材が介
在されて係合される。これにより、保護部材の組み立
て、分解を容易とすることができる。
【０１６１】請求項３４の発明によれば、所定数のチッ
プユニットが側面で平面的に突き合わされたモジュール
を所定数の基板上に積層状態で搭載される。これによ
り、装置の小型化及びチップユニット交換容易による低
コスト化を図ることができる。
プユニットが側面で平面的に突き合わされたモジュール
を所定数の基板上に積層状態で搭載される。これによ
り、装置の小型化及びチップユニット交換容易による低
コスト化を図ることができる。
【図１】本発明の第１実施例の構成図である。
【図２】図１のチップユニット接続の説明図である。
【図３】他の端子形成及び端子間の接続の説明図であ
る。
る。
【図４】本発明の他のチップユニット形状の説明図であ
る。
る。
【図５】チップユニットの母材への実装説明図である。
【図６】図５の他の母材及び他の実装説明図である。
【図７】母材にチップユニットを高さ方向で実装した場
合の説明図である。
合の説明図である。
【図８】本発明の冷却方式の説明図である。
【図９】他の母材を使用した場合の説明図（１）であ
る。
る。
【図１０】他の母材を使用した場合の説明図（２）であ
る。
る。
【図１１】他の母材を使用した場合の説明図（３）であ
る。
る。
【図１２】本発明のチップ製造の説明図である。
【図１３】図１２の他の端子形成方法の概略断面図であ
る。
る。
【図１４】本発明の防振部材を設けた場合の説明図であ
る。
る。
【図１５】チップブロックモジュールに保護部材を設け
た場合の説明図である。
た場合の説明図である。
【図１６】図１５の他の保護部材を設けた場合の説明図
である。
である。
【図１７】本発明の第２実施例の構成図である。
【図１８】従来のＱＦＰ型半導体装置の基板実装の説明
図である。
図である。
【図１９】従来のマルチチップモジュールの側断面図で
ある。
ある。
３１ チップブロックモジュール ３２ チップユニット ３３ 端子 ３４ シート ３５ 連結ブロック ３８ 母材 ４０ スルーホール ４１ 吸着装置 ５２ 連結ユニット ５３ パイプ ５４ 放熱突起部 ５５ 冷却ファン ５７ 中空部 ５８ 穴 ５９ 棒部材 ６０ 押出し開口部 ６１ ウエハ ６２ スクラブライン ６３ ダイシングブレード ６４ 振動吸収部材 ６５ａ〜６５ｅ 保護部材 ６６ Ｏリング ７１ 半導体装置 ７２ａ，７２ｂ マザーボード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 治 宮城県柴田郡村田町大字村田字西ケ丘１番 地の１ 株式会社富士通宮城エレクトロニ クス内
Claims (34)
- 【請求項１】 所定数の端子（３３，３３ａ〜３３ｃ）
が形成された所定機能を有する所定形状のチップユニッ
ト（３２，３２ａ〜３２ｃ）と、 前記チップユニット（３２，３２ａ〜３２ｃ）を側面で
複数突き合わせにより平面形状とされてユニット間の対
応する前記端子（３３，３３ａ〜３３ｃ）間の電気的接
続を行う接続手段（３５，３７ａ，３７）と、 を有することを特徴とする半導体装置。 - 【請求項２】 前記端子（３３）が前記チップユニット
（３２，３２ａ〜３２ｃ）の側面に形成され、 前記接続手段として隣接する前記チップユニット（３
２，３２ａ〜３２ｃ）の側面の対応する前記端子（３
３）間を接触させることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記端子（３３）が前記チップユニット
（３２，３２ａ〜３２ｃ）の側面に形成され、 前記接続手段として前記各チップユニット（３２，３２
ａ〜３２ｃ）の側面間に前記端子（３３）間の接続を介
在させる接続部材（３４）が設けられることを特徴とす
る請求項１記載の半導体装置。 - 【請求項４】 前記端子（３３ａ，３３ｂ）が前記チッ
プユニット（３２，３２ａ〜３２ｃ）表面に切欠き状で
形成され、 前記接続手段が前記チップユニット（３２，３２ａ〜３
２ｃ）を側面で突き合わせたときに前記切欠き状の前記
端子（３３ａ，３３ｂ）間で形成される凹部分に導電部
材（３５）を介在させて接続させることを特徴とする請
求項１記載の半導体装置。 - 【請求項５】 前記端子（３３ｃ）が前記チップユニッ
ト（３２，３２ａ〜３２ｃ）の上面で形成され、 前記接続手段が前記端子（３３ｃ）間をリード部材（３
７）で接続させることを特徴とする請求項１記載の半導
体装置。 - 【請求項６】 前記チップユニット（３２ａ，３２ｂ）
が、一辺が所定長さの整数倍の多角形状に形成されるこ
とを特徴とする請求項１〜５の何れか一項に記載の半導
体装置。 - 【請求項７】 前記チップユニット（３２ｃ）が、側面
に突き合わせ部分を有して曲面形状に形成されることを
特徴とする請求項１〜５の何れか一項に記載の半導体装
置。 - 【請求項８】 前記接続手段（３５，３７ａ，３７）で
突き合わされる前記チップユニット（３２，３２ａ〜３
２ｃ）を、ベース部材（３８）上に平面的に固定されて
実装されることを特徴とする請求項１記載の半導体装
置。 - 【請求項９】 前記チップユニット（３２，３２ａ〜３
２ｃ）の側面に前記端子（３３）が形成されると共に、
前記ベース部材（３８）に形成された固定部（３９，４
０）に熱可塑自在に前記端子（３３）を溶着させて固定
させることを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記ベース部材（３８）の固定部は、
スルーホール（４０）で形成されることを特徴とする請
求項９記載の半導体装置。 - 【請求項１１】 所定数の端子（３３）が側面に形成さ
れた所定機能を有する所定形状のチップユニット（３
２，３２ａ〜３２ｃ）を、前記端子（３３）に対応する
固定部（３９，４０）が形成されたベース部材（３８）
上に所定数載置する工程と、 前記チップユニット（３２，３２ａ〜３２ｃ）を前記ベ
ース部材（３８）上に載置する際に、隣接する前記チッ
プユニット（３２，３２ａ〜３２ｃ）の対向する端子間
の電気的接続を行う工程と、 前記固定部（３９，４０）と所定の前記端子（３３）と
の電気的接続を行う工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記固定部（３９）と前記端子（３
３）との電気的接続を光照射による溶着により、又は熱
可塑自在の導電接合部材を溶融させて行うことを特徴と
する請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 前記ベース部材（３８）の前記固定部
をスルーホール（４０）で形成し、前記スルーホール
（４０）と前記チップユニット（３２，３２ａ〜３２
ｃ）の前記端子（３３）とに、前記ベース部材（３８）
の裏面の前記スルーホール（４０）より光を照射して溶
着させて電気的接続を行うことを特徴とする請求項１１
記載の半導体装置の製造方法。 - 【請求項１４】 所定数の端子（３３）が形成された所
定機能を有するチップユニット（３２，３２ａ〜３２
ｃ）と、 前記端子（３３）が側面に形成された前記チップユニッ
ト（３２）を、側面を当接させて高さ方向に所定角度で
所定数固定されて実装されるベース部材（３８）と、を
有することを特徴とする半導体装置。 - 【請求項１５】 前記チップユニット（３２）に、他の
チップユニット（３２7 ）を搭載させることを特徴とす
る請求項１４記載の半導体装置。 - 【請求項１６】 前記ベース部材（３８）に実装された
所定数の前記チップユニット（３２）間の電気的配線を
行う連結ユニット（５２）が設けられることを特徴とす
る請求項１４又は１５記載の半導体装置。 - 【請求項１７】 前記ベース部材（３８，３８ａ）に又
はその近傍に冷却手段（５３〜５５）が設けられること
を特徴とする請求項８記載の半導体装置。 - 【請求項１８】 前記冷却手段は、前記ベース部材（３
８，３８ａ）を分割し、又は分割して前記ベース部材
（３８，３８ａ）間に冷却部材を流通させる流通部（５
３）が設けられることを特徴とする請求項１７記載の半
導体装置。 - 【請求項１９】 前記冷却手段は、前記ベース部材（３
８）に設けられた放熱突起部（５４）又は冷却ファン
（５５）で構成されることを特徴とする請求項１７記載
の半導体装置。 - 【請求項２０】 前記チップユニット（３２）が所定数
搭載されたベース部材（３８）を冷却液（５５ａ）に浸
漬させることを特徴とする請求項８又は１４記載の半導
体装置。 - 【請求項２１】 前記ベース部材（３８ｂ，３８ｃ）
を、配線部（５６）を備える積層構造とし、前記ベース
部材（３８ｂ，３８ｃ）の片面又は表裏両面に前記チッ
プユニット（３２）が搭載されることを特徴とする請求
項８又は１９記載の半導体装置。 - 【請求項２２】 前記ベース部材（３８）に中空部（５
７）及び表裏両面に連通する通気孔（５７ａ）が所定数
形成されることを特徴とする請求項２１記載の半導体装
置。 - 【請求項２３】 前記ベース部材（３８ｄ）は、配線部
を備える可撓部材で形成されることを特徴とする請求項
８記載の半導体装置。 - 【請求項２４】 前記ベース部材（３８）の所定部分に
穴（５８）又は棒部材（５８）が設けられることを特徴
とする請求項８記載の半導体装置。 - 【請求項２５】 前記ベース部材（３８）の前記チップ
ユニット（３２）が搭載されるそれぞれの領域に、前記
チップユニット（３２）の交換時に取り外すための押出
し開口部（６０）が形成されることを特徴とする請求項
８又は２４記載の半導体装置。 - 【請求項２６】 所定機能の回路パターン（３３ｃ3 ）
形成のウエハ処理がなされたウエハ（６１）における所
定数のチップユニット（３２）となる領域上の端子（３
３ｃ）となる部分に穿孔手段（６３）により凹部（３３
ｃ1 ）が形成される工程と、 前記凹部（３３ｃ1 ）に導電部材（３３ｃ2 ）が埋め込
まれて端子（３３ｃ）が形成される工程と、 前記ウエハ（６１）を前記チップユニット（３２）ごと
に切断する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２７】 形成された前記チップユニット（３
２）を、隣接させて所定数配列させることを特徴とする
請求項２６記載の半導体装置の製造方法。 - 【請求項２８】 前記所定数配列されたチップユニット
（３２）をベース部材（３８）上に搭載させることを特
徴とする請求項２７記載の半導体装置の製造方法。 - 【請求項２９】 前記穿孔手段は、光照射又はブレード
（６３）で構成されることを特徴とする請求項２６記載
の半導体装置の製造方法。 - 【請求項３０】 前記凹部（３３ｃ1 ）の形成前、前記
凹部（３３ｃ1 ）形成の際、前記端子（３３ｃ）形成の
際、前記チップユニット（３２）の配列後、又は前記ベ
ース部材（３８）上への搭載後に、前記チップユニット
（３２）に形成された前記回路パターン（３３ｃ3 ），
前記端子（３３ｃ）の必要な切断修正を前記穿孔手段
（６３）により行うことを特徴とする請求項２６〜２９
の何れか一項に記載の半導体装置の製造方法。 - 【請求項３１】 前記ベース部材（３８）と、搭載され
る所定数の前記チップユニット（３２）との間に振動吸
収部材（６４）が介在されることを特徴とする請求項８
記載の半導体装置。 - 【請求項３２】 所定数の前記チップユニット（３２）
が搭載された前記ベース部材（３８）に、前記チップユ
ニット（３２）を保護する保護部材（６５ａ〜６５ｅ）
が設けられることを特徴とする請求項８記載の半導体装
置。 - 【請求項３３】 前記ベース部材（３８ｅ，３８ｆ）が
前記保護部材（６５ｄ，６５ｅ）と一部重複する形状で
形成され、前記ベース部材（３８ｅ，３８ｆ）と前記保
護部材（６５ｄ，６５ｅ）とが着脱自在に係合され、又
はシール部材（６６）を介在させて係合されることを特
徴とする請求項３２記載の半導体装置。 - 【請求項３４】 所定数のチップユニット（３２）が側
面で、電気的接続が行われて平面的に突き合わされたモ
ジュール（３１）と、 所定数の前記モジュール（３１）が電気的に接続されて
積層状態又は高さ方向で搭載される所定数の基板（７２
ａ，７２ｂ）と、 を有することを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13760894A JP3519453B2 (ja) | 1994-06-20 | 1994-06-20 | 半導体装置 |
| US08/427,111 US5834843A (en) | 1994-06-20 | 1995-04-21 | Multi-chip semiconductor chip module |
| US09/145,027 US6287949B1 (en) | 1994-06-20 | 1998-09-01 | Multi-chip semiconductor chip module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13760894A JP3519453B2 (ja) | 1994-06-20 | 1994-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088392A true JPH088392A (ja) | 1996-01-12 |
| JP3519453B2 JP3519453B2 (ja) | 2004-04-12 |
Family
ID=15202669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13760894A Expired - Lifetime JP3519453B2 (ja) | 1994-06-20 | 1994-06-20 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5834843A (ja) |
| JP (1) | JP3519453B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047802A (ja) * | 2006-08-21 | 2008-02-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2010219514A (ja) * | 2009-03-14 | 2010-09-30 | Palo Alto Research Center Inc | 層間接続基板形成方法 |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262434B1 (en) * | 1996-08-23 | 2001-07-17 | California Micro Devices Corporation | Integrated circuit structures and methods to facilitate accurate measurement of the IC devices |
| US7634529B2 (en) * | 1996-11-29 | 2009-12-15 | Ellis Iii Frampton E | Personal and server computers having microchips with multiple processing units and internal firewalls |
| US6725250B1 (en) * | 1996-11-29 | 2004-04-20 | Ellis, Iii Frampton E. | Global network computers |
| US8312529B2 (en) | 1996-11-29 | 2012-11-13 | Ellis Frampton E | Global network computers |
| US8225003B2 (en) | 1996-11-29 | 2012-07-17 | Ellis Iii Frampton E | Computers and microchips with a portion protected by an internal hardware firewall |
| US7926097B2 (en) | 1996-11-29 | 2011-04-12 | Ellis Iii Frampton E | Computer or microchip protected from the internet by internal hardware |
| US6167428A (en) | 1996-11-29 | 2000-12-26 | Ellis; Frampton E. | Personal computer microprocessor firewalls for internet distributed processing |
| US7506020B2 (en) | 1996-11-29 | 2009-03-17 | Frampton E Ellis | Global network computers |
| US7024449B1 (en) * | 1996-11-29 | 2006-04-04 | Ellis Iii Frampton E | Global network computers |
| US7805756B2 (en) | 1996-11-29 | 2010-09-28 | Frampton E Ellis | Microchips with inner firewalls, faraday cages, and/or photovoltaic cells |
| US20050180095A1 (en) * | 1996-11-29 | 2005-08-18 | Ellis Frampton E. | Global network computers |
| US6127245A (en) * | 1997-02-04 | 2000-10-03 | Micron Technology, Inc. | Grinding technique for integrated circuits |
| JP2000031461A (ja) * | 1998-07-09 | 2000-01-28 | Asahi Optical Co Ltd | 半導体デバイスおよび半導体組立装置 |
| US6664628B2 (en) * | 1998-07-13 | 2003-12-16 | Formfactor, Inc. | Electronic component overlapping dice of unsingulated semiconductor wafer |
| US6465858B2 (en) * | 2000-03-24 | 2002-10-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device package for optical communication device |
| US6469901B1 (en) * | 2000-05-15 | 2002-10-22 | 3C Interactive, Inc. | System and method for cartridge-based, geometry-variant scalable electronic systems |
| US6717245B1 (en) | 2000-06-02 | 2004-04-06 | Micron Technology, Inc. | Chip scale packages performed by wafer level processing |
| TW492114B (en) | 2000-06-19 | 2002-06-21 | Advantest Corp | Method and apparatus for edge connection between elements of an integrated circuit |
| US6343940B1 (en) * | 2000-06-19 | 2002-02-05 | Advantest Corp | Contact structure and assembly mechanism thereof |
| US6696765B2 (en) | 2001-11-19 | 2004-02-24 | Hitachi, Ltd. | Multi-chip module |
| JP4606567B2 (ja) * | 2000-11-02 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体集積装置 |
| US20020117753A1 (en) * | 2001-02-23 | 2002-08-29 | Lee Michael G. | Three dimensional packaging |
| US6610560B2 (en) * | 2001-05-11 | 2003-08-26 | Siliconware Precision Industries Co., Ltd. | Chip-on-chip based multi-chip module with molded underfill and method of fabricating the same |
| US6512293B1 (en) * | 2001-06-05 | 2003-01-28 | Lsi Logic Corporation | Mechanically interlocking ball grid array packages and method of making |
| JP3631445B2 (ja) * | 2001-06-06 | 2005-03-23 | 東芝三菱電機産業システム株式会社 | 平型半導体スタック装置 |
| US20030002267A1 (en) * | 2001-06-15 | 2003-01-02 | Mantz Frank E. | I/O interface structure |
| US20020190367A1 (en) * | 2001-06-15 | 2002-12-19 | Mantz Frank E. | Slice interconnect structure |
| DE10130592C1 (de) * | 2001-06-27 | 2002-10-24 | Infineon Technologies Ag | Modulbaugruppe für Speicher-Module und Verfahren zu ihrer Herstellung |
| US6573460B2 (en) * | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Post in ring interconnect using for 3-D stacking |
| US6573461B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Retaining ring interconnect used for 3-D stacking |
| US6989295B1 (en) | 2002-01-09 | 2006-01-24 | Bridge Semiconductor Corporation | Method of making a semiconductor package device that includes an insulative housing with first and second housing portions |
| US7190060B1 (en) | 2002-01-09 | 2007-03-13 | Bridge Semiconductor Corporation | Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same |
| US6891276B1 (en) | 2002-01-09 | 2005-05-10 | Bridge Semiconductor Corporation | Semiconductor package device |
| US6936495B1 (en) | 2002-01-09 | 2005-08-30 | Bridge Semiconductor Corporation | Method of making an optoelectronic semiconductor package device |
| US6791035B2 (en) * | 2002-02-21 | 2004-09-14 | Intel Corporation | Interposer to couple a microelectronic device package to a circuit board |
| US6856010B2 (en) * | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
| US20040207990A1 (en) * | 2003-04-21 | 2004-10-21 | Rose Andrew C. | Stair-step signal routing |
| TWI234867B (en) * | 2003-06-03 | 2005-06-21 | Gigno Technology Co Ltd | Flip-chip attach structure and method |
| JP4263953B2 (ja) * | 2003-06-23 | 2009-05-13 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
| US7203074B1 (en) * | 2003-07-28 | 2007-04-10 | Intellect Lab, Llc | Electronic circuit building block |
| US7612443B1 (en) | 2003-09-04 | 2009-11-03 | University Of Notre Dame Du Lac | Inter-chip communication |
| GB2409072B (en) * | 2003-12-09 | 2005-11-23 | Optimum Care Int Tech Inc | Memory module |
| US7705464B2 (en) * | 2004-09-13 | 2010-04-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Connection structure for semiconductor devices |
| US7327006B2 (en) * | 2005-06-23 | 2008-02-05 | Nokia Corporation | Semiconductor package |
| KR100652549B1 (ko) * | 2005-07-11 | 2006-12-01 | 삼성전기주식회사 | 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판 |
| KR100771862B1 (ko) * | 2005-08-12 | 2007-11-01 | 삼성전자주식회사 | 메모리 모듈을 위한 인쇄회로기판, 그 제조 방법 및 메모리모듈-소켓 어셈블리 |
| US7750441B2 (en) * | 2006-06-29 | 2010-07-06 | Intel Corporation | Conductive interconnects along the edge of a microelectronic device |
| DE102006033870B4 (de) * | 2006-07-21 | 2009-02-26 | Infineon Technologies Ag | Elektronisches Bauteil mit mehreren Substraten sowie ein Verfahren zur Herstellung desselben |
| US7999383B2 (en) | 2006-07-21 | 2011-08-16 | Bae Systems Information And Electronic Systems Integration Inc. | High speed, high density, low power die interconnect system |
| US7791173B2 (en) * | 2007-01-23 | 2010-09-07 | Samsung Electronics Co., Ltd. | Chip having side pad, method of fabricating the same and package using the same |
| US8193613B2 (en) * | 2007-03-06 | 2012-06-05 | Broadcom Corporation | Semiconductor die having increased usable area |
| US7892176B2 (en) * | 2007-05-02 | 2011-02-22 | General Electric Company | Monitoring or imaging system with interconnect structure for large area sensor array |
| US20080315331A1 (en) * | 2007-06-25 | 2008-12-25 | Robert Gideon Wodnicki | Ultrasound system with through via interconnect structure |
| US8125796B2 (en) | 2007-11-21 | 2012-02-28 | Frampton E. Ellis | Devices with faraday cages and internal flexibility sipes |
| US8546930B2 (en) * | 2008-05-28 | 2013-10-01 | Georgia Tech Research Corporation | 3-D ICs equipped with double sided power, coolant, and data features |
| US7928563B2 (en) * | 2008-05-28 | 2011-04-19 | Georgia Tech Research Corporation | 3-D ICs with microfluidic interconnects and methods of constructing same |
| US8429735B2 (en) | 2010-01-26 | 2013-04-23 | Frampton E. Ellis | Method of using one or more secure private networks to actively configure the hardware of a computer or microchip |
| US8541262B2 (en) | 2010-09-02 | 2013-09-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Die edge contacts for semiconductor devices |
| US9190371B2 (en) * | 2010-12-21 | 2015-11-17 | Moon J. Kim | Self-organizing network with chip package having multiple interconnection configurations |
| CN102779760B (zh) * | 2011-05-13 | 2015-06-03 | 力成科技股份有限公司 | 基板镶接式多晶片封装制程与构造 |
| USD668658S1 (en) * | 2011-11-15 | 2012-10-09 | Connectblue Ab | Module |
| USD689053S1 (en) * | 2011-11-15 | 2013-09-03 | Connectblue Ab | Module |
| USD680119S1 (en) * | 2011-11-15 | 2013-04-16 | Connectblue Ab | Module |
| USD668659S1 (en) * | 2011-11-15 | 2012-10-09 | Connectblue Ab | Module |
| USD680545S1 (en) * | 2011-11-15 | 2013-04-23 | Connectblue Ab | Module |
| USD692896S1 (en) * | 2011-11-15 | 2013-11-05 | Connectblue Ab | Module |
| US9620473B1 (en) | 2013-01-18 | 2017-04-11 | University Of Notre Dame Du Lac | Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment |
| US9099363B1 (en) * | 2014-02-12 | 2015-08-04 | Freescale Semiconductor, Inc. | Substrate with corner cut-outs and semiconductor device assembled therewith |
| KR20160006032A (ko) * | 2014-07-08 | 2016-01-18 | 삼성전자주식회사 | 칩, 이를 이용하는 칩 적층 패키지 및 그 제조방법 |
| US9911716B2 (en) | 2015-01-29 | 2018-03-06 | International Business Machines Corporation | Polygon die packaging |
| US10923456B2 (en) * | 2018-12-20 | 2021-02-16 | Cerebras Systems Inc. | Systems and methods for hierarchical exposure of an integrated circuit having multiple interconnected die |
| CN112448561B (zh) * | 2019-08-30 | 2022-04-15 | 台达电子企业管理（上海）有限公司 | 电源模块及电源模块的制备方法 |
| US11410894B2 (en) | 2019-09-06 | 2022-08-09 | International Business Machines Corporation | Polygon integrated circuit (IC) packaging |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6379998B1 (en) * | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
| US4860444A (en) * | 1986-03-31 | 1989-08-29 | Microelectronics And Computer Technology Corporation | Method of assembling a fluid-cooled integrated circuit package |
| JPS6427420A (en) | 1987-07-22 | 1989-01-30 | Matsushita Electric Ind Co Ltd | Hydroponic culture apparatus |
| US4990462A (en) * | 1989-04-12 | 1991-02-05 | Advanced Micro Devices, Inc. | Method for coplanar integration of semiconductor ic devices |
| US5126286A (en) * | 1990-10-05 | 1992-06-30 | Micron Technology, Inc. | Method of manufacturing edge connected semiconductor die |
| JP2821262B2 (ja) * | 1990-11-26 | 1998-11-05 | 株式会社日立製作所 | 電子装置 |
| US5272113A (en) * | 1992-11-12 | 1993-12-21 | Xerox Corporation | Method for minimizing stress between semiconductor chips having a coefficient of thermal expansion different from that of a mounting substrate |
| KR100245257B1 (ko) * | 1993-01-13 | 2000-02-15 | 윤종용 | 웨이퍼 수준의 반도체 패키지의 제조방법 |
| JP3147666B2 (ja) * | 1994-07-21 | 2001-03-19 | 株式会社村田製作所 | 積層電子部品およびその製造方法 |
| MY114888A (en) * | 1994-08-22 | 2003-02-28 | Ibm | Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips |
-
1994
- 1994-06-20 JP JP13760894A patent/JP3519453B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-21 US US08/427,111 patent/US5834843A/en not_active Expired - Lifetime
-
1998
- 1998-09-01 US US09/145,027 patent/US6287949B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047802A (ja) * | 2006-08-21 | 2008-02-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2010219514A (ja) * | 2009-03-14 | 2010-09-30 | Palo Alto Research Center Inc | 層間接続基板形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6287949B1 (en) | 2001-09-11 |
| US5834843A (en) | 1998-11-10 |
| JP3519453B2 (ja) | 2004-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH088392A (ja) | 半導体装置及びその製造方法 | |
| US7977163B1 (en) | Embedded electronic component package fabrication method | |
| KR100694739B1 (ko) | 다수의 전원/접지면을 갖는 볼 그리드 어레이 패키지 | |
| US8053879B2 (en) | Stacked semiconductor package and method for fabricating the same | |
| KR0156065B1 (ko) | 플립 칩 캐리어 모듈의 표면 실장 공정 | |
| US5561323A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| US5583378A (en) | Ball grid array integrated circuit package with thermal conductor | |
| US7405487B2 (en) | Method and apparatus for removing encapsulating material from a packaged microelectronic device | |
| US5773884A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| US6902955B2 (en) | Method of manufacturing a semiconductor device having a flexible wiring substrate | |
| JP2881575B2 (ja) | ヒートシンク付着ボールグリッドアレイ半導体パッケージ | |
| JPH07147379A (ja) | 半導体装置及びその製造方法 | |
| KR0177395B1 (ko) | 반도체소자를 칩 상태로 장착시켜서 된 전자회로 보드 및 그 제조방법 | |
| US10314161B2 (en) | Circuit board and on-board structure of semiconductor integrated circuit | |
| JP2001085610A (ja) | マルチチップ半導体モジュール及びその製造方法 | |
| WO2004047168A1 (ja) | 電子装置 | |
| JP2000133738A (ja) | チップスケ―ルパッケ―ジの製造方法 | |
| JPH06349973A (ja) | 樹脂封止型半導体装置 | |
| KR101008534B1 (ko) | 전력용 반도체모듈패키지 및 그 제조방법 | |
| KR100239387B1 (ko) | 가요성(可僥性) 회로 기판을 이용한 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지 및 그 제조 방법 | |
| JP3509532B2 (ja) | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 | |
| JPH1126642A (ja) | 半導体装置及びその製造方法及びその実装構造 | |
| JP3000770B2 (ja) | 電子部品 | |
| JP2685024B2 (ja) | Ｌｓｉパッケージの実装構造 | |
| JPH0883870A (ja) | 樹脂封止型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020402 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040129 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080206 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |