KR0156065B1 - 플립 칩 캐리어 모듈의 표면 실장 공정 - Google Patents

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헤롤드 화이트 로렌스
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윌리엄 티. 엘리스
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Abstract

본 발명은 캡슐제와 칩 기판 간에 및/또는 캡슐제와 칩 캐리어 기판 표면 간의 경계를 따른 플립-칩 C4 접합부 사이에 아메바와 같은 솔더 브리지가 형성하는 것을 방지하기 위해 표면 실장, 캡슐화된 플립-칩 캐리어 모듈을 취급하고 보관하기 위한 공정에 관한 것이다. 상기 캡슐제의 자유로운 수분 농도는 회로 기판에 상기 모듈을 실장하는 데 사용된 리플로우 열 처리 동안 선정된 안전한 한계값 미만으로 유지된다.

Description

플립 칩 캐리어 모듈의 표면 실장 공정
제1도는 아메바(amoebas)를 방지하기 위해 칩 캐리어(chip carriers)를 취급하고/보관하기 위한 본 발명에 따른 공정의 실시도.
제2도는 상호접합 구조를 만들기 위한 본 발명에 따른 공정의 다른 실시도.
제3도는 본 발명의 정보 처리 시스템을 제조하기 위한 공정도.
제4도는 유기(organic) 칩 캐리어 상부에 캡슐화된 C4 접합부와 회로 기판 일부에 그리드 어레이 솔더 볼 접합부(grid array solder ball connection)를 갖는 플립 칩을 도시하는 본 발명의 특정 실시예에 대한 개략 부분 단면도.
제5도는 칩 캐리어에 캡슐화된 C4 접합부에 의해 접합된 칩의 일부를 도시하는 제4도의 특정 실시예에 대한 개략 부분 단면도.
제6도는 C4 접합부 사이의 아메바 브리징(amoeba bridging)의 윤곽을 도시하는 6-6선을 따른 제5도의 플립 칩의 단면도.
제7도는 유기 칩 캐리어 바닥에 캡슐화된 C4 접합부와 회로 기판의 일부에 그리드 에러이 솔더 볼 접합부를 갖는 플립 칩을 도시하는 본 발명의 특정 실시예의 개략 부분 단면도.
제8도는 세라믹 칩 캐리어에 캡슐화된 C4 접합부와 회로 기판의 일부에 솔더기둥 접합부를 갖는 플립 칩을 도시하는 본 발명의 특정 실시예의 개략 부분 단면도.
제9도는 가요성 칩 캐리어 상부에 캡슐화된 C4 접합부와 회로 기판의 일부에 그리드 어레이 솔더 볼 접합부를 갖는 플립 칩을 도시하는 본 발명의 다른 특정 실시예의 개략 부분 단면도.
제10도는 가요성 칩 캐리어 바닥에 캡슐화된 C4 접합부와 회로 기판 일부에 그리드 어레이 솔더 볼 접합부를 갖는 플립 칩을 도시하는 본 발명의 다른 특정 실시예의 개략 부분 단면도.
제11도는 플립 칩이 땜납된 칩 캐리어에 접합되어 있는 본 발명에 따른 특정 실시예의 개략도.
제12도는 본 발명에 따른 정보 처리 시스템의 개략도.
* 도면의 주요부분에 대한 부호의 설명
402,702,802,902,1002,1102 : 플립 칩 404,704,804,904,1104 : 기판
406 : 솔더 접합부 408,906,1006 : 캡슐제
410,418,910 : 접촉부 412,506 : 저용융 온도 접합 재료
414 : 볼
416,706,808,912,1012 : 회로 기판 420,810,914 : 접합 재료
502 : 칩
508,509,908,1008,1108 : C4 접합부 602 : 아메바
806 : 솔더 기둥 916 : 프레임
918,922 : 접착제 920,1014 : 가열 확산기
1106 : 리드 1204,1206 : 칩 캐리어 모듈
1202 : 상호접합 어셈블리 1208 : 봉입부
본 발명은 정보 처리 시스템(information handling system)의 제조 공정, 특히 캡슐화된 플립 칩을 실장하는 모듈의 표면 실장 접합(surface mount attachment of modules)에 관한 것으로, 더 상세하게는 에폭시로 캡슐화된 C4 접합 칩을 갖는 유기 기판 캐리어 모듈(organic substrate carrier modules)의 유기회로 기판에 그리드-어레이, 솔더-볼/기둥을 접합하는 공정(a process for grid-array, solder-ball/column attachment)에 관한 것이다.
솔더 볼 접합(solder ball connections)은 Miller에 의해 최초로 미국특허 제3,401,126호와 제3,429,040호에 기술된 이래 C-4[붕괴 조절 칩 접합(controlled collapse chip connection)] 기술을 사용하여 IC(집적된 컴퓨터 칩)를 실장하는 데 사용되고 있다. Dally에 의한 전자적 시스템의 패키징(McGraw-Hill 1990, p.113)은 플립 칩 또는 C-4 접합을 기술하고 있다. Dally의 저서에서, 칩 본드 패드가 칩 표면 위의 영역 어레이에 전개되고 있는 데.... 이들 본딩 패드는 10밀리 중심에 대해 직경이 5밀리이다. 칩 위의 패드와 세라믹이 일치하도록 세라믹기판 상에 매칭 본드 패드(matching bond pads)가 만들어진다. 직경이 5밀리인 솔더의 구면은 세라믹 기판 패드 상에 놓이고..., 칩이 배치되어 기판에 대해 정렬된다. 솔더의 구면이 유연하지기 시작할 때까지 상기 어셈블 리가 가열되고, 솔더가 양쪽 패드를 동시에 습윤(wets)시킴에 따라 조절된 구면의 붕괴가 발생한다. 다른 레벨에 회로 및 전자 패키징을 상호접합시킴은 물론, IC칩을 실장하기 위해 무수히 많이 솔더 구조가 제시되고 있다.
모두 1993년 3월 15일자 Electronic Engineering Times에 실려있는 Terry Costlow의 볼 그리드 어레이 : 선풍적인 새로운 패키지와 Glenda Derman의 솔더 볼의 접합은 솔더 볼을 사용하여 회로 기판에 세라믹 또는 가요성 칩 캐리어를 접합시키는 것을 기술하고 있다.
다층-세라믹 칩 캐리어의 제조는 Solid State Techonology, 1972년 3월호 pp.35-40에 실린 H.D.Kaiser 등의 다층 세라믹 모듈의 제조 기술과 Microelectronics, Vol.13, No.9(1970), pp.23-30에 실린 W.L.Clough의 후막 다층 기술에서의 3차원은 물론, 미국특허 제3,518,756호, 제3,988,405호, 및 제4,202,007호에 기술되어 있다.
유기 회로 기판의 제조는 미국특허 제3,554,877호, 제3,791,858호, 및 제3,554,877호에 기술되어 있다. 박막 기술은 미국특허 제3,791,858호에 기술되어 있다.
Beckham의 미국특허 제4,604,644호는 C-4 접합부를 캡슐화하기 위한 재료 및 구조를 기술하고 있다. Itoh의 미국특허 제4,701,482호와 Christie 등의 (SN 493,126 3/14/90)는 전자적으로 응용하기 위해 에폭시를 선택하는 데 있어서의 에폭시 및 가이드를 기술하고 있다.
플립 칩 접합부의 피로 생명을 증가시키기 위한 에폭시 캡슐제의 사용은, IEEE Transactions on Components and Hybrids, and Manufacturing, Vol.14, No.1, pp.218-223(1991)에서 Suryanarayana, R. Hsiao, T.P.Gall, J.M.McCreary의 캡슐화에 의한 플립-칩 피로 생명의 향상, 1993년 6월 플로리다주 올란드에서 IEEE에 의해 편집된 J.Clementi, J.McCreary, T.M.Niu, J.Palomaki, J.Varcoe와 G.Hill의 Proc.of 43rd Electronic Components Technology Conference p.175에 실려있는 세라믹 기판 상의 플립 칩 캡슐화, 1993년 6월 플로리다주 올란드에서 IEEE에 의해 편집된 D.O.Powell과 A.K.Trivedi의 Proc.of 43rd Electronic Components Technology Conference p.182에 실려 있는 FR-4 집적 회로 패키징 상의 플립-칩, Y.Tsukada, Y.Mashimoto, T.NIshio와 N.Mil의 Proc.of the 1992 Joint ASME/JSME conf. on Electronic Packaging vol.2, Materials, Process, Reliability, Quality Control 및 NDE,(1992) p.827에 인쇄 회로 패키징에 근거한 에폭시 상의 캡슐화된 플립 칩 접합부의 신뢰성 및 응력 분석, 1993년 6월 플로리다주 올란드에서 IEEE에 의해 편집된 D.Wang과 K.I.Papathomas의 Proc.of 43rd Electronic Components Technology Conference 조절된 붕괴 칩 접합부(C4)의 피로 생명 향상을 위한 캡슐화, 및 모두 Christie등의 미국특허 제4,999,699호, 제5,089,440호 및 제5,194,930호에 기술되어 있다.
플라스틱 표면 실장 성분 및 그 용액의 수분으로 인한 균열문제는 IEEE IRPS, 1988년, pp.83-89에 R.Lin, E.Blackshear와 P.Serisky의 솔더 리플로우 공정 동안 플라스틱으로 캡슐화된 표면 실장 부품에서 수분으로 인한 균열, IEEE, 1988년, B.K.Bhattacharyya, W.A.Huffman, W.E.Jahsman과 B.Natarajan의 표면 실장 가능한 플라스틱 패키지의 수분 흡수 및 기계적 성능, 1992년 9월 텍사스주 오스틴에서의 IEEE의 기술회의 속개에서 B.Miles과 B.Freyman 과잉주조된 플라스틱 패드 어레이 캐리어에서의 팝콘 현상 제거, 1981년 G.S.Springer의 혼합물 재료에 미치는 환경적인 영향, pp.15-33, 및 1990년 12월, IPC-SM-786에 기술되어 있다.
가요성 필름 칩 캐리어(기술분야에서는 ATAB라고 함)는 미국특허 제4,681,654, (일련번호 제07/009,981호), 및 제5,159,535호에 기술되어 있다. ATAB에서 가요성 회로 기판 칩 캐리어는 솔더 볼 접합을 사용하여 회로 기판 상에 실장된다.
Behun의 미국특허 제5,147,084호는 LMP(저용점) 솔더와 함께 HMP(고용점) 솔더 볼의 사용을 기술하고 있다. 상기 특허의 제1A도는 다음과 같이 기술되어 있다. 일부분(10)은 기판(11)에 접합되게 될 것이다. 일부분(10)은 본딩 패드(12)의 표면에서 끝나는 내부 야금(internal metallury)(14)을 갖는다. ...LMP 솔더(16)는 본딩 패드(12)에 접합된다. ...HMP 솔더 볼(18)은 LMP 솔더(16)와 접촉하여 놓이고, 그 어셈블리는 나중에 용해되지 않는 HMP 솔더 볼을 습윤시키는 LMP솔더를 리플로우하도록 열처리된다. ...기판(11)은 또한 표면 본딩 패드(17) 상에서 끝나는 내부 야금(15)과 함께 도시되어 있다. ... 그 어셈블된 부분(10)은... 패드(17)와 LMP 솔더(13)을 갖는 부분(11)과 접촉하게 되고, 이들 두 개는 LMP솔더를 리플로우하는 데 충분하지만, HMP 솔더 볼을 융해하는 데 충분하지 않은 온도로 열처리된다. 기판(10) 상에서 본딩 패드(17)에 접합된 LMP 솔더 (13)는 HMP볼을 습윤시켜 접합이 이루어질 것이다.
상기 모든 기술은 본 발명의 참조로 일체화되어 있다.
그래서, 본 발명의 목적은 정보 처리 시스템을 제조하기 위한 표면 실장 공정을 제공하는 것이다.
더 상세하게, 본 발명의 목적은 회로기판 표면에 대해 캡슐화된 플립 칩을 갖는 칩 캐리어를 신뢰성있게 표면 실장하는 것이다.
본 발명의 부가적인 목적은 리플로우 솔더링 이전에 캡슐화된 플립-칩을 갖는 포면 실장 칩 캐리어에 대한 보관 및 취급 절차를 정의하는 것이다.
본 발명에서, 저용융 온도 접합 재료를 사용하여 C4칩을 접합한 표면 실장 칩 캐리어 기판(surface mount chip carrier substrates)이 회로 기판에 리플로우 접합(reflow connected)될 때, 상기 캡슐제와 상기 칩 사이에 또는 캐리어 기판간의 경계를 따른 C4 접합부 사이에 솔더 브리지(solder bridges)가 형성된다. 관찰해보니, 종종 상기 브리지는 C4 솔더 접합부 둘레에 형성된 평탄한 불규칙한 아메바 형상(the flat irregular appearance of an amoeba)을 가지므로, 이하 아메바라고 한다. 상기 아메바는 심지어 모듈의 온도가 C4 솔더의 용융 온도 미만일에서도 형성되었다. 또한 리플로우 시간에 캡슐제의 수분을 최소화시키면 이와 같은 아메바의 형성(the formation fo these amoeba)을 방지하는 것으로 밝혀졌다.
본 발명의 목적은 다음과 같은 기본 공정을 포함한다.
표면 실장, 플립-칩 기판을 취급하고 보관하는 공정에 있어서, 칩 캐리어 기판을 제조하는 단계, 상기 기판으로부터 칩을 체적 만큼 분리하는 솔더 접합부를 사용하여 칩 캐리어 기판에 플립 칩을 직접 접합시키는 단계, 및 리플로우 솔더링 동안 아메바를 형성하게 되는 분위기 기압으로부터의 충분한 수분이 캡슐제내로 확산하는 것을 방지함으로써 후속하는 표면-실장, 솔더 리플로우 접합 동안 아메바의 형성을 방지하는 단계를 포함한다.
상호접합 어셈블리를 제조하는 공정에 있어서, 칩 캐리어 기판을 제조하는 단계, 상기 기판으로부터 칩을 체적 만큼 분리하는 솔더 접합부를 사용하여 상기 칩 캐리어 기판에 플립 칩을 직접 접합시키는 단계, 상기 솔더 접합부를 보호하기 위해 유기 재료로서 상기 플립 칩과 상기 캐리어 기판 간의 상기 체적을 캡술화시키는 단계, 상기 칩 캐리어를 표면 실장 접합하기 위해 회로 기판에 표면 접촉부의 어레이를 제공하는 단계, 상기 회로기판의 표면 접합부에 상기 칩 캐리어 기판을 리플로우 솔더링 하는 단계, 및 리플로우 솔더링 동안 아메바를 형성하는 되는 충분한 수분이 캡슐제내로 확산하는 것을 방지함으로써 리플로우 솔더링 동안 아메바의 형성을 방지하는 단계를 포함한다.
정보처리 시스템을 제조하는 공정에 있어서, 칩 캐리어 기판을 제조하는 단계, 상기 기판으로부터 칩을 체적 만큼 분리하는 솔더 집합부를 사용하여 상기 칩 캐리어 기판에 플립 칩을 직접 접합시키는 단계, 상기 솔더 접합부를 보호하기 위해 유기 재료로서 상기 플립 칩과 상기 캐리어기판 간의 상기 체적을 캡슐화시키는 단계, 상기 칩 캐리어를 표면 실장 접합하기 위해 기판에 표면 접촉부의 어레에를 제공하는 단계, 상기 회로 기판의 표면 접촉부에 상기 칩 캐리어 기판을 리플로우 솔더링하는 단계, 리플로우 솔더링 동안 아메바를 형성하게 되는 충분한 수분이 캡슐제내로 확산하는 것을 방지함으로써 아메바의 형성을 방지하는 단계, 봉입부에 상기 회로 기판을 실장하는 단계, 컴퓨터 주변장치와 통신하기 위한 신호 I/O 수단을 상기 회로 기판에 접합시키는 단계, 및 전원 공급 수단을 상기 회로 기판에 접합시키는 단계를 포함한다.
또한 본 발명은 선행하는 임의의 기본 공정에 응용될 수 있는 다음과 같은 세부공정을 포함한다.
아메바의 형성을 방지하는 단계는 리플로우 이전에 상승된 온도에서 상기 칩캐리어를 보관하는 것을 포함하는 공정.
상기 상승된 온도는 적어도 약 40℃인 바로 이전의 공정.
아메바의 형성을 방지하는 단계는 리플로우 이전에 밀봉되어 거의 공기가 희박한 백에 상기 칩 캐리어를 보관하는 것을 포함하는 공정.
상기 밀봉된 백은 또한 건조제를 포함하는 바로 이전의 공정.
아베바의 형성을 방지하는 단계는 적어도 약 12시간 동안 적어도 약 100℃의 온도에서 상기 칩 캐리어를 소결하는 것을 포함하는 공정.
상기 칩 캐리어는 약 24시간 동안 약 125℃의 온도에서 소결되는 바로 이전의 공정.
상기 아메바의 형성을 방지하는 단계는 제조 후 일주일 이상 동안 상기 칩이 분위기 기압에 노출되기 전에 상기 회로 기판에 상기 칩 캐리어를 리플로우 솔더링하거나 또는 상승된 온도에서 소결하는 것을 포함하는 공정.
이 목적을 위해, 충분한 길이의 시간 동안(바람직하게 적어도 12시간 동안 적어도 100℃에서 그리고 더 바람직하게는 적어도 24시간 동안 약 125℃에서)충분히 상승된 온도에서의 소결은 확산된 수분을 감소시키는 것과 관련하여 제조하는 것과 같다는 것에 유의한다.
상기 캐리어 기판의 제조는 세라믹 재료층을 제조하는 것을 포함하는 공정.
상기 캐리어 기판의 제조는 가요성 폴리이미드 및 동 포일층을 도포하는 것을 포함하는 공정.
상기 캐리어 기판의 제조는 섬유로 보강된 단단한 유기 재료 기판을 형성하는 것을 포함하는 공정.
상기 섬유는 유리 또는 테플론 또는 케블라를 포함하는 바로 이전의 공정.
본 발명은 다음 도면을 참조로 보다 상세히 서술될 것이다.
제1도는 아메바를 방지하기 위해 칩 캐리어를 취급하고/보관하는 본 발명에 따른 공정의 예를 도시한다. 기판은 세라믹 기판, 유기기판[이는 테플론, 케블라(kevlar) 또는 FR-4와 같은 섬유유리일 수 있다]. 또는 가요성 폴리이미드 기판[폴리이미드 필름 및 패턴화된 동 포일(copper foil)을 번갈아 도포한 것]일 수 있다. 두개의 주 기판 면(측면)중 한면은 플립 칩(flip chip)을 접합시키기 위한 노출된 금속 접촉부[동 패드(copper pads)와 같은]의 제1 어레이(a first array of exposed metal contacts)를 포함한다. 상기 기판의 동일한 또는 다른 측면 상의 부수적인 플립 칩 및/또는 와이어 본드 칩에 대해 부수적인 플립 칩 접촉부 어레이가 제공될 수 있다. 상기 기판은 4겹의 평탄한 팩(quad flat pack)또는 회로 기판에 표면 실장 접합을 위한 에지 리드를 갖는 유사한 패키지일 수 있거나, 또는 상기 기판은 접합된 금속 볼(고온 솔더와 같은) 또는 솔더 기둥(solder column)이 접합되어 있고 회로 기판에 그리드 어레이 접합부(grid array connection)를 제공하는 노출된 금속 접촉부의 제2 어레이(a second array of exposed metal contacts)를 갖는다. 상기 기둥은 플립-칩 이전에 접합될 수 있거나 또는 이것 다음에 접합될 수 있다.
단계(102)에서, 평탄화된 공융 솔더의 범프(flattened bump of eutectic solder)와 같은 저융점 온도의 전기 전도성 접합 재료는 솔더 범프를 형성하는 상기 제1 접촉부 어레이에 플립 칩을 접합시키도록 침전된다. 상기 접합 재료는 각 접촉부의 상기 노출된 표면에 침전되거나 또는 플립 칩 상의 고융점 온도 솔더 범프의 말단에 침전될 수 있다.
단계(103)에서, 고용융 온도 C4 솔더 범프와 같은 접합 재료의 돌출부를 갖는 플립 칩이 상기 기판에 접합된다. 상기 칩은 저용융 온도 솔더 범프의 상기 제1 그리드 어레이 상에 배치된다. 만약 한 개 이상의 플립-칩이 접합되려 한다면, 이들은 다른 플립 칩 접합 어레이 상에 배치된다. 다음에 상기 기판에 칩(들)을 리플로우 솔더(reflow solder)하기 위해 상기 기판이 열처리된다.
단계(104)에서, 상기 칩과 상기 기판 사이의 모든 접합부를 둘러싸도록 상기 칩 밑부분으로 캡슐제가 유입(flowed)된다. 상기 캡슐제는 상기 접합부를 주변 환경의 위험으로부터 보호하고 열적 피로를 감소시킨다. 그 결과과, 상기 모듈을 회로 기판에 접합할 수 있게 된다. 만약 다수의 기판이 한 개의 패널로써 일괄적으로 제조된다면, 상기 패널은 개별적인 모듈로 절단된다.
단계(105)에서, 회로 기판 상에 모듈을 표면 실장하기 위한 리플로우 열처리 동안 아메바의 형성이 방지된다. 만약 캡슐제가 충분한 수분을 함유하였다면, 이때 높은 리플로우 온도가 칩 및/또는 기판으로부터 상기 캡슐제를 분리하고, 상기 캡슐제와 칩 또는 기판 사이에 헝성된 경계 공간속으로 저용융 접합 재료를 밀어낸다(extrude). 공융 솔더 접합 재료에 대해 칩 접합부가 분리될 때, 상기 밀쳐진 재료는 아메바와 같은 형상(an amoeba-like appearance)를 갖는다.
캡슐제에 자유로이 이동할 수 있는 낮은 농도의 수분을 제공함으로써 이와 같은 아베바의 형성이 방지될 수 있다. 흔이 사용되는 캡슐제는 만약 상대 습도(RH) 가 충분히 높다면 분위기 기압으로부터 수분을 흡수한다. 예를 들어, 현재 바람직한 캡슐제(Hysol FP4511)에 대해 분위기 온도와 압력에서 60% RH로 노출될 때, 아메바의 형성을 시작하는데 충분한 약 3일(72 시간)을 초과하는 수분을 흡수한다. 좀 더 적은 수분을 흡수하는 다른 캡슐제가 사용될 수도 있다. 캡슐제를 완전 밀봉(Hermetic sealing)함으로써, 수분(예를 들어 세라믹 모듈에 알루미늄 캡이 제공될 수 있다)에의 노출을 방지할 것이다. 상기 모듈은 사용 시간이 될 때까지 바람직하게 건조제가 들어 있는 공기가 희박한 백에 보관될 수 있다.
상기 모듈은 상기 캡슐제로부터 여분의 수분을 떨어버리기 위해 사용전에 소결될 수 있다. 상기 모듈은 사용될 때까지 극히 낮은 상대 습도를 제공하기 우해 뜨거운 실내에 보관될 수 있다. 너무나 많은 수분을 흡수한 모듈의 사용을 방지하기 위해 대기에의 노출 시간이 모니터될 수 있다.
바람직하게, 상기 모듈은 캡슐화 후 소결된 다음, 사용 직전까지 건조제가 들어 있는 공기가 희박한 백에 보관된다. 상기 백을 펼친 후, 수분 상태에의 노출 시간이 측정되고, 만약 노출 시간이 설정 조건을 초과하면, 이때 모듈이 소결된다. 예를 들어 상승된 온도에서 충분한 시간 동안 소결하게 되면 임계 습도 수준 미만으로 수분을 감소시키는 것으로 밝혀졌다. 예를 들어, 심지어 포화되었던 모듈일 지라도 의도적으로 높은 습도 수준에서 보관함으로써 사용하기 직전에 적어도 24시간 동안 적어도 125℃의 온도에서 소결하므로써 아메바가 형성되는 것을 방지하였다.
제2도는 상호접합 구조(interconnect structrue)를 제조하기 위한 본 발명의 공정에 따른 다른 실시예를 도시한다. 단계(201 내지 204)는 제1도의 단계(101 내지 104)에 대응하므로 부가적인 설명은 생략한다.
단계(205)에서, 모듈을 표면 실장 접합시키기 위해 회로 기판이 제공된다. 상기 회로 기판은 세라믹 또는 가요성 카드(flexible card)와 같은 임의의 공지된 종류일 수 있지만, 전형적으로 FR-4 다층 기판이다. 상기 회로 기판은 그 표면에 금속 접촉부의 어레이를 포함한다.
단계(206)에서, 상기 모듈은 상기 회로 기판 상에 표면 실장된다. 저온 접합 재료가 상기 접촉부와 상기 모듈의 리드 또는 솔더 볼/기둥 사이에 배치되고, 이 구조는 상기 회로 기판에 상기 모듈을 리플로우 솔더하기 위해 열처리된다.
예를 들어, 상기 접촉부에 공용 솔더(eutectic solder)가 침전된 후, 회로 기판 접촉부 상에 리드 또는 솔더 볼/기둥을 갖는 모듈이 배치된다.
단계(207)에서, 아메바의 형성이 방지된다. 제1도의 단계(105)에 대해 상기 서술된 방법 이외에, 칩 대 모듈 접합(chip to module joining)보다는 모듈 대 회로 기판 접합에 대해 좀더 낮은 온도의 접합 재료를 사용함으로써 아메바가 방지될 수 있다. 예를 들어, 상기 회로 기판에 상기 모듈의 리드/볼/기둥을 접합시키기 위해 약 공용 37/63% Pb/Sn 솔더가 사용될 수 있고, 상기 플립 칩의 고온 C4접합부를 상기 모듈에 접합시키기 위해 충분히 높은 리드 함량(50% 내지 90% Pb와 같은)을 갖는 Pb/Sn 솔더가 사용될 수 있다. 그래서 상기 플립-칩을 상기 기판에 접합시키는 데 사용한 접합 재로의 융점 온도 미만으로 리플로우 온도룰 유지함으로써 아메바가 방지될 수 있다.
만약 상기 캡슐제의 수분 함량이 임계 수준(즉, 60% RH에서 약 72시간)까지 증가되기 전에 상기 상호접합 구조의 열처리가 완료되지 못하면, 상기 상호접합 구조는 안전한 수분 함량이 달성될 때까지(즉, 조건에 따라 24시간 이하 동안 약125℃에서) 소결되어야 할 것이다.
제3도는 정보 처리 시스템(information handling system)을 제조하기 위한 본 발명의 공정에 따른 다른 실시예를 도시한다. 단계(301 내지 307)는 제2도의 단계(201 내지 204)에 대응하므로 부가적인 설명은 생략한다.
단계(308)에서, 제2도의 공정 결과인 상기 상호접합 구조는 환경의 위험으로부터 보호하기 위해 봉입부에 실장된다. 단계(309)에서, 상기 기판과 여러 컴퓨터 주변장치, 바람직하게 본 발명의 정보 처리 시스템의 네트워크 사이에 신호 입/출력(I/O) 케이블(전기 또는 광)이 접속된다. 마지막으로, 단계(310)에서, 전기적인 구성부품을 작동시키기 위해 상기 상호접합 구조에 전원이 접속된다.
제4도는 유기(organic) 칩 캐리어 기판(404)의 상부에 접합된 플립 칩(402)을 도시하는 본 발명의 특정 실시예에 대한 개략 부분 단면도이다. C4 솔더 접합부(406)의 그리드 어레이(grid array)는 상기 플립-칩 상의 금속 접촉부의 어레이와 상기 기판의 상부 측면 상의 금속(동과 같은)접촉부의 미러 이미지 어레이(mirror image array)사이를 기계적 및 전기적으로 접합한다. C4접합부(406)는 상기 칩 밑의 상기 C4 접합부 둘레의 체적을 채우는 캡슐제(408)에 의해 다시 보강되고, 환경의 위험으로부터 상기 C4 접합부를 보호하고 상기 접합부의 열적인 피로를 감소시키기 위해 상기 칩과 기판 모두에 견고히 접합된다.
유기 캐리어의 밑부분에는 동 패드(copper pads)와 같은 접촉부(410)의 제2어레이가 존재한다. 저용융 온도 접합 재료(412)(대략 공융 솔더와 같은)가 고용융 온도 재료(둘레가 대부분 Sn인 90% 내지 97% Pb 솔더와 같은)의 볼(414)을 접합시킨다. 회로 기판(416)은 상기 모듈 밑부분의 접촉부 어레이에 대한 미러 이미지 어레이의 접촉부(418)를 구비한다. 볼(414)과 접촉부(418)바로 사이에는 접합 재료(420)가 배치되고, 기판(404)을 기판(416)에 접합시키기 위해 상기 회로 기판이 리플로우 열처리된다.
제5도는 캡슐화된 C4 접합부에 의해 상기 칩 캐리어에 접합된 칩(502)의 일부를 도시하는 제4도는 특정 실시예에 따른 개략 부분 단면도이다. 기술분야의 숙련자는 C4 구조형태에 대한 상세한 정보를 위해서는 미국특허 제3,458,925호를 참조한다. 회로 기판에 상기 모듈을 표면 실장하는 리플로우 동안 캡슐제(408)의 잉여 수분은 결국 상기 캡슐제와 고용융 온도 C4 솔더 범프(406) 간의 경계를 따라, 즉 504에서 상기 캡슐제와 504에서 보호층(502) (유리, 폴리이미드, 및 실리콘 산화물) 간의 경계를 따라 분리시키게 된다. 저용융 온도를 용해된 전기 전도성 접합 재료(506)는 상기 캡슐제와 보호층 사이에 만들어진 공간속으로 돌출(extrude)하게 될 것이다. 상기 돌출된 전기 전도성 재료는 상기 C4 접합부 사이에 전기적인 브리징(electrical bridging)(단락)을 형성하는 결과가 된다.
제6도는 C4접합부(508과509) 사이를 브리징(bridging)하는 극히 얇은 아메바(602)의 윤곽을 도시하는 제5도의 6-6선을 따른 플립 칩(402)의 단면도이다.
제7도는 유기 칩 캐리어(704)의 바닥에 대해 캡슐화된 C4 접합부와 회로 기판(706)의 일부에 대해 그리드 어레이 솔더 볼 접합부(704)를 갖는 플립 칩(702)을 도시하는 제4도의 실시예와 유사한 본 발명의 특정 실시예에 따른 개략 부분 단면도이다. 상기 모듈 밑의 체적은 상기 칩을 보호하고 향상된 열적 성능을 제공하기 위해 표면 실장한 후 캡슐화된다.
제8도는 세라믹 칩 캐리어(804)에 대해 캡슐화된 C4 접합부와 상기 모듈을 회로 기판(808)에 접합시키는 솔더 기둥(806)을 갖는 플립 칩 (802)을 도시하는 본 발명에 따른 특정 실시예의 개략 부분 단면도이다. 선택적으로, 세라믹 기판을 갖는 모듈은 유기 칩 캐리어 모듈을 위해 제4도에 도시된 볼을 사용하여 접합될 수 있다. 상기 기둥은 도시된 바와 같이 접합 재료(810)를 주조(casting)하거나 또는 리플로우 솔더링함으로써 상기 모듈에 패드를 접촉시키기 위해 접합될 수 있다. 바람직하게 상기 기둥은 어떠한 아메바도 형성되는 것을 피하기 위해 상기 플립-칩을 캡슐화하기 전에 접합된다.
제9도는 두 개의 층인 가요성 기판(904)의 상부에 접합된 플립 칩(902)을 도시하는 본 발명의 다른 특정 실시예에 따른 개략 부분 단면도이다. 캡슐제(906)는 C4 접합부(908) 둘레의 체적을 채운다. 상기 모듈은 솔더 볼(910)의 그리드 어레이에 의해 회로 기판(912)에 접합된다. 상기 솔더 볼은 접촉부(910)에 접합되고, 상기 모듈은 저온 접합 재료(914)를 사용하여 상기 회로 기판 상의 접합부(912)에 리플로우 표면 실장 접합된다. 접착제(918)에 의해 접합된 프레임(frame)(916)은 접합부(상기 솔더 볼이 접합된)의 영역을 평탄하게 유지한다. 선택적으로, 접착제(922)에 의해 상기 프레임(916)에 열 확산기(920)가 접합된다. 상기 열 확산기는 또한 모듈의 보관 수명을 크게 증가시키기 위해 거의 완벽한 밀봉을 제공한다.
제10도는 한 개층의 가요성 기판(1004)의 바닥 표면에 접합된 플립 칩(1002)을 도시하는 제9도의 실시예와 유사한 본 발명의 다른 특정 실시예의 개략 부분 단면도이다. 캡슐제(1006)가 C4 접합부(1008) 둘레에 투여된다. 그리드 어레이 솔더 볼(1010)은 상기 모듈을 회로 기판(1012)에 접합시킨다. 본 실시예에서, 어떤 가열 확산기(1014)는 아메바의 형성에 대해 어떠한 보호도 제공하지 못한다.
제11도는 플립 칩(1102)이 리드화된 칩 캐리어(1104)에 접합되어 있는 본 발명의 특정 실시예를 개략적으로 도시한다. 리드(1106)는 저용융 온도 접합 재료(1110)를 다시 열처리함으로써 접합부(1108)에 표면 실장 접합된다.
제12도는 본 발명의 정보 처리 시스템을 개략적으로 도시한다. 두 개의 칩 캐리어 모듈(1204,1206)을 갖는 전기적인 상호접합 어셈블리(1202)는 상기 상호접합 어셈블리를 환경의 위험으로부터 보호하기 위해 봉입부(1208)에 실장된다. 케이블(1210)(광 또는 전기)은 프린터, 키보드, CRT, 및 네트워크내의 다른 정보 처리 시스템과 같은 컴퓨터 주변장치(도시되어 있지 않음)와 상기 상호접합 어셈블리를 접속함으로써 I/O를 제공한다. 전원(1212)은 상기 상호접합 어셈블리를 구동시키기 위해 상기 상호접합 어셈블리와 전기적으로 접속된다.
비록 본 발명이 바람직한 실시예와 관련하여 서술되었지만, 기술분야의 숙련자는 첨부하는 특허청구의 범위에 의해 한정된 본 발명의 정신과 영역을 벗어나지 않고 다른 예가 용이하게 실시될 수 있다는 것을 알 수 있을 것이다.

Claims (20)

  1. 표면 실장, 플립-칩 기판을 취급하고 보관하는 공정(A process for handling and storing surface-mount, flip-chip substrates)에 있어서, 칩 캐리어 기판(chip carrier substrate)을 제조하는 단계, 상기 기판으로부터 칩을 체적 만큼(by a volume) 분리하는 솔더 접합부(solder connections)를 사용하여 상기 칩 캐리어 기판에 플립 칩(flip chip)을 직접 접합시키는 단계, 및 리플로우 솔더링 동안(during the reflow soldering) 아메바(amoebas)를 형성하게 되는 분위기 기압으로부터의 충분한 수분이 캡슐내로 확산하는 것을 방지함으로써 후속하는 표면-실장, 솔더 리플로우 접합 동안 아메바의 형성을 방지하는 단계를 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관공정.
  2. 상호접합 어셈블리를 제조하는 공정(A process for manufacturing an interconnect assembly)에 있어서, 칩 캐리어 기판을 제조하는 단계, 상기 기판으로부터 칩을 체적만큼 분리하는 솔더 접합부를 사용하여 상기 칩 캐리어 기판에 플립 칩을 직접 접합시키는 단계, 상기 솔더 접합부를 보호하기 위해 유기 재료(organic material)로서 상기 플립 칩과 상기 캐리어 기판 간의 상기 체적을 캡슐화시키는 단계, 상기 칩 캐리어를 표면 실장 접합하기 위해 회로 기판에 표면 접촉부의 어레이(an array of surface contacts)를 제공하는 단계, 상기 회로 기판의 표면 접촉부에 상기 칩 캐리어 기판을 리플로우 솔더링(reflow soldering)하는 단계, 및 리플로우 솔더링 동안(during the reflow soldering) 아메바(amoebas)를 형성하게 되는 분위기 기압으로부터의 충분한 습도가 캡슐제속으로 확산하는 것을 방지함으로써 후혹하는 기판-실장, 리플로우 솔더링 동안 아메바의 형성을 방지하는 단계를 포함하는 것을 특징으로 하는 상호접합 어셈블리의 제조 공정.
  3. 정보처리 시스템을 제조하는 공정(A process for manufacturing information handling system)에 있어서, 첩 캐리어 기판을 제조하는 단계, 상기 기판으로부터 칩을 체적만큼 분리하는 솔더 접합부를 사용하여 상기 칩캐리어 기판에 플립 칩을 직접 접합시키는 단계, 상기 솔더 접합부를 보호하기 위해 유기 재료로서 상기 플립 칩과 상기 캐리어 기판 간의 상기 체적을 캡슐화시키는 단계, 상기 칩 캐리어를 표면 실장 접합하기 위해 회로 기판에 표면 접촉부의 어레이를 제공하는 단계, 상기 회로 기판의 표면 접촉부에 상기 칩 캐리어 기판을 리플로우 솔더링하는 단계, 리플로우 솔더링 동안 아메바를 형성하게 되는 충분한 수분이 캡슐제내로 확산하는 것을 방지함으로써 아메바의 형성을 방지하는 단계. 봉입부(an enclosure)에 상기 회로 기판을 실장하는 단계. 컴퓨터 주변장치와 통신하기 위한 신호 I/0 수단을 상기 회로 기판에 접합시키는 단계, 및 전원 공급 수단을 상기 회로 기판에 접합시키는 단계를 포함하는 것을 특징으로 하는 정보 처리 시스템의 제조 공정.
  4. 제1항에 있어서, 상기 아메바의 형성을 방지하는 단계는 리플로우 이전에 상승된 온도에서 상기 칩 캐리어를 보관하는 것을 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  5. 제4항에 있어서, 상기 상승된 온도는 적어도 약 40℃인 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  6. 제1항에 있어서, 상기 아메바의 형성을 방지하는 단계는 리플로우 이전에 밀봉되어 거의 공기가 희박한 백(a sealed approximately air tight bag)에 상기 칩 캐리어를 보관하는 것을 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  7. 제6항에 있어서, 상기 밀봉된 백은 또한 건조제(desiccant)를 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  8. 제1항에 있어서, 상기 아메바의 형성을 방지하는 단계는 적어도 약 12시간동안 적어도 약 100℃의 온도에서 상기 칩 캐리어를 소결하는 것을 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  9. 제8항에 있어서, 상기 칩 캐리어는 약 24시간 동안 약 125℃의 온도에서 소결되는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  10. 제1항에 있어서, 상기 아메바의 형성을 방지하는 단계는 제조 후 일주일 이상 동안 상기 칩이 분위기 기압에 노출되기 전에 상기 회로 기판에 상기 칩 캐리어를 리플로우 솔더링하거나 또는 상승된 온도에서 소결하는 것을 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  11. 제1항에 있어서, 상기 캐리어 기판의 제조는 세라믹 재료층을 제조하는 것을 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  12. 제1항에 있어서, 상기 캐리어 기판의 제조는 가요성 폴리이미드 및 동 포일층을 도포(laminating flexible layers of polyimide and copper foil)하는 것을 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  13. 제1항에 있어서, 상기 캐리어 기판의 제조는 섬유로 보강된 단단한 유기 재료 기판(a rigid board of organic material)을 형성하는 것을 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  14. 제13항에 있어서, 상기 섬유는 유리섬유(fiberglass)를 포함하는 것을 특징으로 하는 표면 실장, 플립-칩 기판의 취급 및 보관 공정.
  15. 제2항에 있어서, 상기 아메바의 형성을 방지하는 단계는 리플로우 이전에 밀봉되어 거의 공기가 희박한 백(a sealed approximately air tight bag)에 상기 칩 캐리어를 보관하는 것을 포함하는 것을 특징으로 하는 상호접합 어셈블리의 제조 공정.
  16. 제15항에 있어서, 상기 밀봉된 백은 또한 건조제(desiccant)를 포함하는 것을 특징으로 하는 상호접합 어셈블리의 제조 공정.
  17. 제2항에 있어서, 상기 아메바의 형성을 방지하는 단계는 적어도 약 12시간동안 적어도 약 100℃의 온도에서 상기 칩 캐리어를 소결하는 것을 포함하는 것을 특징으로 하는 상호접합 어셈블리의 제조 공정.
  18. 제17항에 있어서, 상기 칩 캐리어는 약 24시간 동안 약 125℃의 온도에서 소결되는 것을 특징으로 하는 상호접합 어셈블리의 제조 공정.
  19. 제3항에 있어서. 상기 아메바의 형성을 방지하는 단계는 리플로우 이전에 밀봉되어 거의 공기가 희박한 백(a sealed approximately air tight bag)에 상기 칩 캐리어를 보관하는 것을 포함하는 것을 특징으로 하는 정보 처리 시스템의 제조 공정.
  20. 제2항에 있어서, 상기 아메바의 형성을 방지하는 단계는 습도 상태에의 노출에 따라 상기 상호접합 구조를 소결하는 것을 포함하는 것을 특징으로 하는 상호접합 어셈블리의 제조 공정.
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2113752C (en) * 1994-01-19 1999-03-02 Stephen Michael Rooks Inspection system for cross-sectional imaging
JP2664878B2 (ja) * 1994-01-31 1997-10-22 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップパッケージおよびその製造方法
US5834339A (en) 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
JP3348528B2 (ja) * 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
US5655703A (en) * 1995-05-25 1997-08-12 International Business Machines Corporation Solder hierarchy for chip attachment to substrates
US5572405A (en) * 1995-06-07 1996-11-05 International Business Machines Corporation (Ibm) Thermally enhanced ball grid array package
US5756380A (en) * 1995-11-02 1998-05-26 Motorola, Inc. Method for making a moisture resistant semiconductor device having an organic substrate
FR2742293B1 (fr) * 1995-12-07 2000-03-24 Sagem Assemblage de cartes electroniques, et procede de fabrication d'un tel assemblage
US5891795A (en) * 1996-03-18 1999-04-06 Motorola, Inc. High density interconnect substrate
US6000126A (en) * 1996-03-29 1999-12-14 General Dynamics Information Systems, Inc. Method and apparatus for connecting area grid arrays to printed wire board
US6033930A (en) * 1996-07-23 2000-03-07 Matsushita Electronics Corporation Lead frame carrying method and lead frame carrying apparatus
US5766021A (en) * 1996-10-01 1998-06-16 Augat Inc. BGA interconnectors
US6635514B1 (en) * 1996-12-12 2003-10-21 Tessera, Inc. Compliant package with conductive elastomeric posts
US5891754A (en) * 1997-02-11 1999-04-06 Delco Electronics Corp. Method of inspecting integrated circuit solder joints with x-ray detectable encapsulant
US5994166A (en) 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US6330967B1 (en) 1997-03-13 2001-12-18 International Business Machines Corporation Process to produce a high temperature interconnection
US5953623A (en) * 1997-04-10 1999-09-14 International Business Machines Corporation Ball limiting metal mask and tin enrichment of high melting point solder for low temperature interconnection
US5790384A (en) * 1997-06-26 1998-08-04 International Business Machines Corporation Bare die multiple dies for direct attach
JPH1154884A (ja) * 1997-08-06 1999-02-26 Nec Corp 半導体装置の実装構造
US6369451B2 (en) * 1998-01-13 2002-04-09 Paul T. Lin Solder balls and columns with stratified underfills on substrate for flip chip joining
US6235996B1 (en) 1998-01-28 2001-05-22 International Business Machines Corporation Interconnection structure and process module assembly and rework
US6310303B1 (en) 1998-03-10 2001-10-30 John J. Luvara Structure for printed circuit design
US6121679A (en) * 1998-03-10 2000-09-19 Luvara; John J. Structure for printed circuit design
US6177728B1 (en) * 1998-04-28 2001-01-23 International Business Machines Corporation Integrated circuit chip device having balanced thermal expansion
US6288451B1 (en) * 1998-06-24 2001-09-11 Vanguard International Semiconductor Corporation Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength
US6133064A (en) * 1999-05-27 2000-10-17 Lsi Logic Corporation Flip chip ball grid array package with laminated substrate
US7276788B1 (en) 1999-08-25 2007-10-02 Micron Technology, Inc. Hydrophobic foamed insulators for high density circuits
US7335965B2 (en) 1999-08-25 2008-02-26 Micron Technology, Inc. Packaging of electronic chips with air-bridge structures
US6709968B1 (en) 2000-08-16 2004-03-23 Micron Technology, Inc. Microelectronic device with package with conductive elements and associated method of manufacture
US6670719B2 (en) 1999-08-25 2003-12-30 Micron Technology, Inc. Microelectronic device package filled with liquid or pressurized gas and associated method of manufacture
JP2001217340A (ja) * 2000-02-01 2001-08-10 Nec Corp 半導体装置及びその製造方法
US6413827B2 (en) 2000-02-14 2002-07-02 Paul A. Farrar Low dielectric constant shallow trench isolation
US6677209B2 (en) 2000-02-14 2004-01-13 Micron Technology, Inc. Low dielectric constant STI with SOI devices
US6890847B1 (en) 2000-02-22 2005-05-10 Micron Technology, Inc. Polynorbornene foam insulation for integrated circuits
US6333563B1 (en) 2000-06-06 2001-12-25 International Business Machines Corporation Electrical interconnection package and method thereof
US6640423B1 (en) 2000-07-18 2003-11-04 Endwave Corporation Apparatus and method for the placement and bonding of a die on a substrate
US6534848B1 (en) 2000-09-07 2003-03-18 International Business Machines Corporation Electrical coupling of a stiffener to a chip carrier
US8143108B2 (en) 2004-10-07 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US20040070080A1 (en) * 2001-02-27 2004-04-15 Chippac, Inc Low cost, high performance flip chip package structure
USRE44438E1 (en) 2001-02-27 2013-08-13 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US20020121707A1 (en) * 2001-02-27 2002-09-05 Chippac, Inc. Super-thin high speed flip chip package
FR2822793B1 (fr) * 2001-03-27 2003-07-04 Meritor Light Vehicle Sys Ltd Procede d'assemblage d'ouvrants de vehicules
US6940636B2 (en) * 2001-09-20 2005-09-06 Analog Devices, Inc. Optical switching apparatus and method of assembling same
US6893574B2 (en) * 2001-10-23 2005-05-17 Analog Devices Inc MEMS capping method and apparatus
US6933163B2 (en) * 2002-09-27 2005-08-23 Analog Devices, Inc. Fabricating integrated micro-electromechanical systems using an intermediate electrode layer
US20040063237A1 (en) * 2002-09-27 2004-04-01 Chang-Han Yun Fabricating complex micro-electromechanical systems using a dummy handling substrate
US6964882B2 (en) * 2002-09-27 2005-11-15 Analog Devices, Inc. Fabricating complex micro-electromechanical systems using a flip bonding technique
JP3793143B2 (ja) * 2002-11-28 2006-07-05 株式会社シマノ 自転車用電子制御装置
JP2004241542A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd はんだ付け方法およびこのはんだ付け方法により接合される部品および接合された接合構造体
US7192892B2 (en) 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
DE10333841B4 (de) * 2003-07-24 2007-05-10 Infineon Technologies Ag Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
US20050126686A1 (en) * 2003-12-11 2005-06-16 Cheong Yew W. Combination back grind tape and underfill for flip chips
US20050137882A1 (en) * 2003-12-17 2005-06-23 Cameron Don T. Method for authenticating goods
JP4496774B2 (ja) * 2003-12-22 2010-07-07 日亜化学工業株式会社 半導体装置の製造方法
US7387478B2 (en) * 2004-08-27 2008-06-17 Ford Motor Company Machining system with integrated chip hopper
US7445141B2 (en) * 2004-09-22 2008-11-04 International Business Machines Corporation Solder interconnection array with optimal mechanical integrity
US7327510B2 (en) * 2004-09-27 2008-02-05 Idc, Llc Process for modifying offset voltage characteristics of an interferometric modulator
US7630119B2 (en) 2004-09-27 2009-12-08 Qualcomm Mems Technologies, Inc. Apparatus and method for reducing slippage between structures in an interferometric modulator
TWI268589B (en) * 2005-06-03 2006-12-11 Via Tech Inc Electronic apparatus with thermal module
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US20080160173A1 (en) * 2006-12-27 2008-07-03 Nokia Corporation Component Moulding Process
US8362609B1 (en) 2009-10-27 2013-01-29 Xilinx, Inc. Integrated circuit package and method of forming an integrated circuit package
US8810028B1 (en) 2010-06-30 2014-08-19 Xilinx, Inc. Integrated circuit packaging devices and methods
TW201208007A (en) * 2010-08-02 2012-02-16 Advanced Semiconductor Eng Semiconductor package
US9105629B2 (en) 2013-03-07 2015-08-11 International Business Machines Corporation Selective area heating for 3D chip stack
JP6623508B2 (ja) 2014-09-30 2019-12-25 日亜化学工業株式会社 光源及びその製造方法、実装方法
JP6230520B2 (ja) * 2014-10-29 2017-11-15 キヤノン株式会社 プリント回路板及び電子機器
WO2017164848A1 (en) * 2016-03-22 2017-09-28 Intel Corporation Void reduction in solder joints using off-eutectic solder
US20190006531A1 (en) * 2017-06-30 2019-01-03 Semiconductor Components Industries, Llc CISCSP Package and Related Methods
US10834827B2 (en) * 2017-09-14 2020-11-10 HELLA GmbH & Co. KGaA System for potting components using a cap

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3401126A (en) * 1965-06-18 1968-09-10 Ibm Method of rendering noble metal conductive composition non-wettable by solder
US3429040A (en) * 1965-06-18 1969-02-25 Ibm Method of joining a component to a substrate
US3458925A (en) * 1966-01-20 1969-08-05 Ibm Method of forming solder mounds on substrates
US3518756A (en) * 1967-08-22 1970-07-07 Ibm Fabrication of multilevel ceramic,microelectronic structures
US3554877A (en) * 1968-02-07 1971-01-12 Us Army Method of making printed circuit assemblies
US3657790A (en) * 1969-04-02 1972-04-25 Hughes Aircraft Co Apparatus for handling and bonding flip-chips to printed circuit substrates
US3988405A (en) * 1971-04-07 1976-10-26 Smith Robert D Process for forming thin walled articles or thin sheets
US3791858A (en) * 1971-12-13 1974-02-12 Ibm Method of forming multi-layer circuit panels
US4202007A (en) * 1978-06-23 1980-05-06 International Business Machines Corporation Multi-layer dielectric planar structure having an internal conductor pattern characterized with opposite terminations disposed at a common edge surface of the layers
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
JPS61271319A (ja) * 1985-05-24 1986-12-01 Shin Etsu Chem Co Ltd 半導体封止用エポキシ樹脂組成物
JPS61276237A (ja) * 1985-05-31 1986-12-06 Hitachi Ltd 半導体パツケ−ジの気密封止方法およびその装置
US4681654A (en) * 1986-05-21 1987-07-21 International Business Machines Corporation Flexible film semiconductor chip carrier
KR960015106B1 (ko) * 1986-11-25 1996-10-28 가부시기가이샤 히다찌세이사꾸쇼 면실장형 반도체패키지 포장체
US4766670A (en) * 1987-02-02 1988-08-30 International Business Machines Corporation Full panel electronic packaging structure and method of making same
US5159535A (en) * 1987-03-11 1992-10-27 International Business Machines Corporation Method and apparatus for mounting a flexible film semiconductor chip carrier on a circuitized substrate
US4996939A (en) * 1988-11-03 1991-03-05 D.E.M. Controls Of Canada, Inc. Apparatus for drying printed circuit boards
US5142873A (en) * 1990-02-15 1992-09-01 E. I. Du Pont De Nemours And Company Vapor control system for vapor degreasing/defluxing equipment
US5089440A (en) * 1990-03-14 1992-02-18 International Business Machines Corporation Solder interconnection structure and process for making
US4999699A (en) * 1990-03-14 1991-03-12 International Business Machines Corporation Solder interconnection structure and process for making
JP2657429B2 (ja) * 1990-04-09 1997-09-24 株式会社ミクロ技術研究所 基板の回路実装方法及びその方法に使用する回路基板
US5147084A (en) * 1990-07-18 1992-09-15 International Business Machines Corporation Interconnection structure and test method
US5194930A (en) * 1991-09-16 1993-03-16 International Business Machines Dielectric composition and solder interconnection structure for its use
US5274913A (en) * 1991-10-25 1994-01-04 International Business Machines Corporation Method of fabricating a reworkable module
US5203076A (en) * 1991-12-23 1993-04-20 Motorola, Inc. Vacuum infiltration of underfill material for flip-chip devices

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