CN102779760B - 基板镶接式多晶片封装制程与构造 - Google Patents

基板镶接式多晶片封装制程与构造 Download PDF

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Abstract

本发明涉及一种基板镶接式多晶片封装制程与构造，所述板镶接式多晶片封装制程与构造包含：一第一基板与一第二基板，第一基板的一侧边具有一第一镶嵌部，第二基板的一侧边具有一第二镶嵌部，并且第一基板的尺寸大于第二基板的尺寸；至少一记忆体晶片，其设置于第一基板上；一控制器晶片，其设置于第二基板上，其中，所述第一基板与第二基板以卡接第一镶嵌部与第二镶嵌部的方式结合；一封胶体，其形成于第一基板与第二基板上。本发明能针对不同功能晶片个别作最佳化封装制程参数与最适用材料的调整与变化并整合成同一封装构造。

Description

基板镶接式多晶片封装制程与构造
技术领域
本发明属于半导体装置的封装技术领域，特别涉及一种基板镶接式多晶片封装制程与构造。
背景技术
在早期的电子产品中，如欲装设多个相同与/或不相同的半导体元件，则是先个别封装再表面接合到同一印刷电路板。然而，此传统结构所占空间太大，不符合轻薄短小的发展趋势。于是有人开发出多晶片封装(multi-chip packaging，MCP)技术，即将多颗晶片结合于同一封装构造内，特别适用于内存产品或随身携带型电子产品。
已知现行多晶片封装构造的内部需要封装有多种不同功能晶片，尽管这些晶片在特性与功能上不相同，但皆连结在同一基板上，在封装材料与封装制程的选择上必须有所牺牲，以取得不同功能晶片间的平衡点。
图1为已知多晶片封装构造的截面示意图。图2则为已习知多晶片封装构造的制造流程图。如图1所示并配合参阅图2，以下说明已知多晶片封装构造在制造流程中的元件状态。该多晶片封装构造包含不同功能的记忆体晶片130与控制器晶片140、一基板110以及一封胶体150。在提供一基板步骤11中，提供基板110。在第一次设置晶片步骤12中，利用下方粘晶层的加热固化使记忆体晶片130设置于基板110上。在第二次设置晶片步骤13中，利用下方粘晶层的加热固化使控制器晶片140也设置于基板110上，即基板110需要多道加热操作。在第一次打线步骤14中，以打线形成多个第一焊线132，以电性连接记忆体晶片130至基板110；另在第二次打线步骤15中，以打线形成多个第二焊线142，以电性连接控制器晶片140至基板110。由于打线的其中一接点都连接到基板110且避免在不同打线机台之间的装卸，第一焊线132与第二焊线142都选用相同金线的封装材料与线径且打线参数都是相同，如有非打线连接的晶片加入，则需要额外的加热操作，如覆晶接合加热、焊球回焊加热等。之后，在形成封胶体步骤16中，以模封方式形成一封胶体150在基板110上，以密封记忆体晶片130与控制器晶片140。最后，执行单体化切割步骤17，以该基板周边界定的切割道进行切割，以分离出个别的多晶片封装构造。因此，目前的多晶片封装制程因以同一基板承载不同功能的多颗晶片，无法作个别地最佳化封装制程参数与最适用材料的调整与变化，并且随着所搭载晶片数量的增加，封装制程中加热基板的次数也越来越多，使基板更加容易翘曲变形。
发明内容
有鉴于此，本发明的目的在于提供一种基板镶接式多晶片封装制程与构造，能针对不同功能晶片个别作最佳化封装制程参数与最适用材料的调整与变化并整合成同一封装构造，并减轻在制程中基板的翘曲程度；此外，多基板的拼接不会增加封装厚度，并且能避免拼接后基板的散离。
为达到上述目的，本发明提供一种基板镶接式多晶片封装制程，所述基板镶接式多晶片封装制程包含：
提供一第一基板与一第二基板，第一基板的一侧边具有一第一镶嵌部，第二基板的一侧边具有一第二镶嵌部，并且第一基板的尺寸大于第二基板的尺寸；
设置至少一记忆体晶片于第一基板上；
设置一控制器晶片于第二基板上；
当记忆体晶片与控制器晶片分别设置于第一基板与第二基板之后，以卡接第一镶嵌部与第二镶嵌部的方式结合第一基板与第二基板；以及
形成一封胶体于第一基板与第二基板上。
作为上述一种基板镶接式多晶片封装制程的优选方案，其中所述第一基板与第二基板为水平并排方式拼接。
作为上述一种基板镶接式多晶片封装制程的优选方案，其中所述封胶体为模封环氧化合物并密封记忆体晶片与控制器晶片。
作为上述一种基板镶接式多晶片封装制程的优选方案，其中所述封胶体具有一嵌入式闪存模块的外形。
作为上述一种基板镶接式多晶片封装制程的优选方案，其中所述第一镶嵌部为一槽内两侧都设有多个第一接触垫的插槽，并且第二镶嵌部为一上下表面都设有多个第二接触垫的对应插头。
本发明还提供一种基板镶接式多晶片封装构造，所述基板镶接式多晶片封装构造包含：
一第一基板与一第二基板，第一基板的一侧边具有一第一镶嵌部，第二基板的一侧边具有一第二镶嵌部，并且第一基板的尺寸大于第二基板的尺寸；
至少一记忆体晶片，其设置于第一基板上；
一控制器晶片，其设置于第二基板上，其中，所述第一基板与第二基板以卡接第一镶嵌部与第二镶嵌部的方式结合；以及
一封胶体，其形成于第一基板与第二基板上。
作为上述一种基板镶接式多晶片封装构造的优选方案，其中所述第一基板与第二基板为水平并排方式结合。
作为上述一种基板镶接式多晶片封装构造的优选方案，其中所述封胶体为模封环氧化合物并密封记忆体晶片与控制器晶片。
作为上述一种基板镶接式多晶片封装构造的优选方案，其中所述封胶体具有一嵌入式闪存模块的外形。
作为上述一种基板镶接式多晶片封装构造的优选方案，其中所述第一镶嵌部为一槽内两侧都设有多个第一接触垫的插槽，并且第二镶嵌部为一上下表面都设有多个第二接触垫的对应插头。
本发明具有以下有益效果：
1、可通过封装制程中以不同尺寸基板作为不同功能晶片的载体再予以特定方式的拼接，以针对不同功能晶片封装制程参数个别作最佳化与最适用材料作调整与变化并整合成同一封装构造，从而减轻在制程中基板的翘曲程度；
2、可通过基板侧镶嵌部的卡接方式以及封胶体在两基板上的形成，使得多基板的拼接不会增加封装厚度，并且能避免拼接后基板的散离。
附图说明
图1：已知多晶片封装构造的截面示意图；
图2：已知多晶片封装制程的流程方块图；
图3：根据本发明的一具体实施例的一种基板镶接式多晶片封装制程的主要流程方块图；
图4A：根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图之一；
图4B：根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图之二；
图4C：根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图之三；
图4D：根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图之四；
图4E：根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图之五；
图4F：根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图之六；
图4G：根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图之七；
图4H：根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图之八；
图4I：根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图之九；
图5：根据本发明的一具体实施例的基板镶接式多晶片封装制程在形成封胶体步骤开始时由第一基板与第二基板拼接成的组合基板的上表面示意图；
图6：根据本发明的一变化实施例中的基板镶接式多晶片封装制程在基板拼接步骤中的元件示意图。
【主要元件符号说明】
提供一基板步骤-11；第一次设置晶片步骤-12；第二次设置晶片步骤-13；第一次打线步骤-14；第二次打线步骤-15；形成封胶体步骤-16；单体化切割步骤-17；
提供第一基板与第二基板步骤-21；第一基板上设置晶片步骤-22；第一基板与晶片电性连接步骤-23；第二基板上设置晶片步骤-24；第二基板与晶片电性连接步骤-25；切单步骤-26；基板拼接步骤-27；形成封胶体步骤-28；单体化切割步骤-29；
基板-110；记忆体晶片-130；第一焊线-132；控制器晶片-140；第二焊线-142；封胶体-150；
第一基板-210；第一镶嵌部-211；第一接触垫-212；线路-213；开槽-214；外接垫-215；第二基板-220；第二镶嵌部-221；第二接触垫-222；线路-223；外接垫-224；记忆体晶片-230；焊垫-231；第一焊线-232；粘晶层-233；控制器晶片-240；焊垫-241；第二焊线-242；粘晶层-243；封胶体-250；注浇闸道-251；流道-252；
硅通孔-331；凸块-332。
具体实施方式
以下将配合附图详细说明本发明的实施例，然应注意的是，该附图均为简化的示意图，仅以示意方法来说明本发明的基本架构或实施方法，故仅显示与本发明有关的元件与组合关系，并非用于限制本发明。
根据本发明的具体实施例，一种基板镶接式多晶片封装制程举例说明于图3的根据本发明的一具体实施例的一种基板镶接式多晶片封装制程的主要流程方块图、图4A至图4I为根据本发明的一具体实施例的基板镶接式多晶片封装制程在各步骤中的元件示意图，其中图5为根据本发明的一具体实施例的基板镶接式多晶片封装制程在在形成封胶体步骤开始时由第一基板与第二基板拼接成的组合基板的上表面示意图，本实施例以eMMC(embeded Multi Media Card，嵌入式闪存模块)产品为例，可直接焊连于智能型手机、平板计算机或小型笔记型计算机的电路板上。各步骤详细说明如下：
请参阅图3与图4A，在提供第一基板与第二基板步骤21中，提供一第一基板210与一第二基板220，第一基板210的一侧边具有一第一镶嵌部211，第二基板220的一侧边具有一第二镶嵌部221，并且第一基板210的尺寸大于第二基板220的尺寸。第一基板210与第二基板220可个别地形成于不同母板上。通常第一基板210与第二基板220为小型印刷电路板，可具有多层线路结构。而第一镶嵌部211与第二镶嵌部221为可相互卡接的公母座板部，例如：当第一镶嵌部211为凹入的槽座或开孔，第二镶嵌部221则为对应尺寸的突出状板体。较佳地，第一镶嵌部211可为一槽内两侧都设有多个第一接触垫212的插槽，并且第二镶嵌部221可为一上下表面都设有多个第二接触垫222的对应插头，第一接触垫212利用多个线路213连接至第一基板210的内部线路结构，而第二接触垫222利用多个线路223连接至第二基板220的内部线路结构。故在基板拼接时，即使第一镶嵌部211与第二镶嵌部221之间有松动或歪斜，至少一侧的第一接触垫212仍可导接至对应侧的第二接触垫222，使得第一基板210与第二基板220之间能作信号传输。
请参阅图3与图4B，在第一基板上设置晶片步骤22中，设置至少一记忆体晶片230于第一基板210上，在本实施例中，记忆体晶片230为闪存晶片，例如：NAND flash，可由一内存晶圆经晶背薄化与切割而成，并且不限制记忆体晶片230在每一第一基板210上的设置数量，可为一个或多个。记忆体晶片230的主动面上设有多个焊垫231。此外，根据记忆体晶片230与第一基板210的设置方式不同，判断是否需要另外执行第一基板与晶片电性连接步骤23。例如为覆晶接合，在第一基板上设置晶片步骤22中即可利用晶片上的凸块使记忆体晶片230电性连接至第一基板210。而本实施例的晶片设置为传统粘晶，尚需执行电性连接步骤23。记忆体晶片230的背面与第一基板210的上表面之间以一粘晶层233粘接。粘晶层233可预先形成于记忆体晶片230的背面，再粘接至第一基板210。此外，第一基板210的下表面可设有多个外接垫215。请参阅图3与图4C，在第一基板与晶片电性连接步骤23中，打线形成多个第一焊线232，其两端分别连接至记忆体晶片230的焊垫231与第一基板210上的接指(图中未示)，以电性连接记忆体晶片230与第一基板210。如图3可知，在使用第一基板上设置晶片步骤22与第一基板与晶片电性连接步骤23中进行的加热操作都不会影响到第二基板。
请参阅图3与图4D，在第二基板上设置晶片步骤24，设置一控制器晶片240于第二基板220上，可利用一粘晶层243粘接控制器晶片240的背面至第二基板220的上表面，控制器晶片240用以控制记忆体晶片230的读取运算，可由一控制器晶圆经晶背薄化与切割而成，控制器晶片240的主动面可设有多个焊垫241。此外，第二基板220的下表面还可设有多个外接垫224。如有必要，请参阅图3与图4E，另执行第二基板与晶片电性连接步骤25，打线形成多个第二焊线242，其两端分别连接至控制器晶片240的焊垫241与第二基板220上的接指(图中未示)，以电性连接控制器晶片240与第二基板220。如图3可知，在第二基板上设置晶片步骤24与第二基板与晶片电性连接步骤25中进行的加热操作都不会影响到第一基板。在本实施例中，可利用一切单步骤26，使第二基板220及其上承载的控制器晶片240由一母板分离出。
请参阅图3、图4F与图4G，基板拼接步骤27必须执行在记忆体晶片230与控制器晶片240分别设置于第一基板210与第二基板220之后，利用卡接第一镶嵌部211与第二镶嵌部221的方式结合第一基板210与第二基板220。在本较佳实施例中，第一基板210与第二基板220可为水平并排方式拼接，即水平向插接，使得第一基板210与第二基板220的卡接组合形态不会增加封装厚度。
请参阅图3与图4H，在形成封胶体步骤28中，形成一封胶体250于第一基板210与第二基板220上，提供作为多晶片封装构造的外观形状。封胶体250可为模封环氧化合物并可密封记忆体晶片230与控制器晶片240，以结合第一基板210、第二基板220、记忆体晶片230与控制器晶片240为一体。封胶体250可更密封第一焊线232与第二焊线242。在本实施例中，封胶体250可具有一嵌入式闪存模块的外形。较佳地，在第一基板210与第二基板220相对于其第一镶嵌部211与第二镶嵌部221的另一侧边被封胶体250密封，但外露出外接垫215和外接垫224。如图5所示，封胶体250由转移注模方式形成，封胶体250的前驱材料(即未固化前的封胶体)经由模封系统的注浇闸道251与其连接的流道252而形成多个第一基板210及其卡接的第二基板220上，并覆盖记忆体晶片230与控制器晶片240。此外，上述形成多个第一基板210的母板可具有多个位于相邻第一基板210之间的开槽214，而第二基板220可结合于开槽214内。
最后，请参阅图3，执行一单体化切割步骤29，根据形成第一基板的母板所界定的切割道，切割第一基板210与封胶体250，以制得如图4I所示的多晶片封装构造。
因此，本发明的多晶片封装制程与构造系利用不同尺寸的第一基板210与第二基板220分别作为封装制程中不同功能的记忆体晶片230的载体与控制器晶片240的载体，再以第一镶嵌部211与第二镶嵌部221的卡接方式拼接两基板成为一组合基板，再予以封胶。故能针对不同功能晶片个别作最佳化封装制程参数与最适用材料的调整与变化并整合成同一封装构造，并减轻在制程中基板的翘曲程度。此外，第一基板210与第二基板220的拼接并不会增加封装厚度，并且利用封胶体250能避免拼接后基板210或220的散离。
本发明不限定晶片的设置数量及其电性连接方式，并可以有基板拼接的不同变化。如图6所示，第一基板210上可设置有多个相互堆栈的记忆体晶片230，记忆体晶片230之间以一粘晶层233粘接，并且记忆体晶片230内设有电性导通的硅通孔(TSV)331，并以在记忆体晶片230之间的凸块332电性连接硅通孔331，最终使记忆体晶片230电性连接至第一基板210，记忆体晶片230在晶圆阶段时可经过晶背薄化，以增加可堆栈数量。在本变化实施例中，第一基板210的第一镶嵌部211可为一开孔，第一接触垫212可位于第一基板210的上表面在上述开孔的周边；第二基板220的第二镶嵌部221可为具有环形缺口的板体，缺口内设有多个第二接触垫222，板体状的第二镶嵌部221可由上往下卡接至开孔状的第一镶嵌部211，并使第一接触垫212与第二接触垫222电性连接。因此，其上搭载有记忆体晶片的第一基板210可卡接式拼接其上搭载有不同控制器晶片的第二基板220，反之亦然，使产品多样化。此外，对于封装材料与封装制程参数可分别对不同基板作最佳化、最适化地调整与变化。
以上所述，仅为本发明的较佳实施例，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明精神的范围内，所作的任何修改、等效性变化与修饰等，均仍属于本发明的保护范围之内。

Claims (10)

1.一种基板镶接式多晶片封装制程，其特征在于，所述基板镶接式多晶片封装制程包含：
提供一第一基板与一第二基板，第一基板的一侧边具有一第一镶嵌部，第二基板的一侧边具有一第二镶嵌部，并且第一基板的尺寸大于第二基板的尺寸；
设置至少一记忆体晶片于第一基板上；
设置一控制器晶片于第二基板上；
当记忆体晶片与控制器晶片分别设置于第一基板与第二基板之后，以卡接第一镶嵌部与第二镶嵌部的方式拼接第二基板至第一基板以一体化结合为一组合基板，并且第一镶嵌部具有多个第一接触垫，第二镶嵌部具有与其相对应的多个第二接触垫，使得第一基板和第二基板电连接；以及
形成一封胶体于第一基板与第二基板上。
2.根据权利要求1的基板镶接式多晶片封装制程，其特征在于，所述第一基板与第二基板为水平并排方式拼接。
3.根据权利要求1的基板镶接式多晶片封装制程，其特征在于，所述封胶体为模封环氧化合物并密封记忆体晶片与控制器晶片。
4.根据权利要求3的基板镶接式多晶片封装制程，其特征在于，所述封胶体具有一嵌入式闪存模块的外形。
5.根据权利要求1、2、3或4的基板镶接式多晶片封装制程，其特征在于，所述第一镶嵌部为一槽内两侧都设有所述第一接触垫的插槽，并且第二镶嵌部为一上下表面都设有所述第二接触垫的对应插头。
6.一种基板镶接式多晶片封装构造，其特征在于，所述基板镶接式多晶片封装构造包含：
一第一基板与一第二基板，第一基板的一侧边具有一第一镶嵌部，第二基板的一侧边具有一第二镶嵌部，并且第一基板的尺寸大于第二基板的尺寸；
至少一记忆体晶片，其设置于第一基板上；
一控制器晶片，其设置于第二基板上，其中，所述第二基板以卡接第一镶嵌部与第二镶嵌部的方式拼接至第一基板以一体化结合为一组合基板，并且第一镶嵌部具有多个第一接触垫，第二镶嵌部具有与其相对应的多个第二接触垫，使得第一基板和第二基板电连接；以及
一封胶体，其形成于第一基板与第二基板上。
7.根据权利要求6的基板镶接式多晶片封装构造，其特征在于，所述第一基板与第二基板为水平并排方式结合。
8.根据权利要求6的基板镶接式多晶片封装构造，其特征在于，所述封胶体为模封环氧化合物并密封记忆体晶片与控制器晶片。
9.根据权利要求8的基板镶接式多晶片封装构造，其特征在于，所述封胶体具有一嵌入式闪存模块的外形。
10.根据权利要求6的基板镶接式多晶片封装构造，其特征在于，所述第一镶嵌部为一槽内两侧都设有所述第一接触垫的插槽，并且第二镶嵌部为一上下表面都设有所述第二接触垫的对应插头。
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* Cited by examiner, † Cited by third party
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CN110350061A (zh) * 2019-07-10 2019-10-18 佛山市国星半导体技术有限公司 一种免用封装胶的led芯片、封装器件及封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287949B1 (en) * 1994-06-20 2001-09-11 Fujitsu Limited Multi-chip semiconductor chip module
CN1591863A (zh) * 2003-09-01 2005-03-09 株式会社瑞萨科技 半导体器件、半导体组件及半导体器件的制造方法

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* Cited by examiner, † Cited by third party
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JP2002314031A (ja) * 2001-04-13 2002-10-25 Fujitsu Ltd マルチチップモジュール

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287949B1 (en) * 1994-06-20 2001-09-11 Fujitsu Limited Multi-chip semiconductor chip module
CN1591863A (zh) * 2003-09-01 2005-03-09 株式会社瑞萨科技 半导体器件、半导体组件及半导体器件的制造方法

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