CN202996814U - 散热型半导体封装构造 - Google Patents

散热型半导体封装构造 Download PDF

Info

Publication number
CN202996814U
CN202996814U CN2012206482184U CN201220648218U CN202996814U CN 202996814 U CN202996814 U CN 202996814U CN 2012206482184 U CN2012206482184 U CN 2012206482184U CN 201220648218 U CN201220648218 U CN 201220648218U CN 202996814 U CN202996814 U CN 202996814U
Authority
CN
China
Prior art keywords
heat
substrate
chip
adhesive body
encapsulation structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN2012206482184U
Other languages
English (en)
Inventor
李国源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Walton Advanced Engineering Inc
Original Assignee
Walton Advanced Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Walton Advanced Engineering Inc filed Critical Walton Advanced Engineering Inc
Priority to CN2012206482184U priority Critical patent/CN202996814U/zh
Application granted granted Critical
Publication of CN202996814U publication Critical patent/CN202996814U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本实用新型公开了一种散热型半导体封装构造，主要包含一基板、至少一芯片、一内置型散热片以及一封胶体。芯片设置在基板的上表面并电性连接至基板。内置型散热片具有一内表面与一外表面。封胶体形成于基板的上表面与内置型散热片的内表面之间，以密封芯片。其中，内置型散热片的内表面形成有一浮凸图案，其小于封胶体在芯片与基板之间的厚度，以使浮凸图案避免碰触至芯片与基板并且浮凸图案被封胶体包覆固定。本实用新型散热型半导体封装构造可增加散热片与封胶体的咬合度，避免产生内置型散热片的剥离，并且能够防止封装构造产生翘曲。

Description

散热型半导体封装构造
技术领域
本实用新型涉及一种半导体封装构造，特别是有关于一种散热型半导体封装构造。
背景技术
在公知的半导体封装技术中，会贴附一外置型散热片在半导体封装构造的封胶体顶面来帮助将热量由内释放至外界。然而，外置型散热片的周边侧面显露在封胶体之外，外置型散热片与封胶体的贴合面并不理想且容易产生剥离、脱落的现象，进而影响产品的可靠度(reliability)。而内置型散热片通常需要有周边的接合环以将散热片的中央散热板部撑起在芯片与基板的上方，之后再进行灌胶封装，使散热片暴露出来，不仅会有封胶气泡的问题，基板的上表面侧边也需要预留接合环的结合面积，导致封装尺寸的扩大。
实用新型内容
有鉴于此，本实用新型要解决的技术问题在于提供一种散热型半导体封装构造，可增加散热片与封胶体的咬合度，避免产生内置型散热片的剥离。
本实用新型的另一目的在于提供一种散热型半导体封装构造，可防止封装构造产生翘曲。
为解决上述技术问题，本实用新型的技术方案是这样实现的：一种散热型半导体封装构造，其主要包含：一基板，具有一上表面；至少一芯片，设置在该基板的该上表面并电性连接至该基板；一内置型散热片，具有一内表面与一外表面；以及一封胶体，形成于该基板的该上表面与该内置型散热片的该内表面之间，以密封该芯片；其中，该内置型散热片的该内表面形成有一浮凸图案，其小于该封胶体在该芯片与该基板之间的厚度，以使该浮凸图案避免碰触至该芯片与该基板并且该浮凸图案被该封胶体包覆固定。
作为优选方案，该浮凸图案由复数个数组的凸块所构成。
作为优选方案，该凸块为柱状凸块。
作为优选方案，该凸块为锥状凸块。
作为优选方案，该浮凸图案包含一第一突出环与一第二突出环，其中该第二突出环形成于该第一突出环内。
作为优选方案，该浮凸图案另包含一中央突出条，形成于该第二突出环内。
作为优选方案，其另包含复数个外接端子，设在该基板的一下表面。
作为优选方案，该内置型散热片的该内表面完整覆盖该封胶体的顶面，且该封胶体完全包覆该浮凸图案。
作为优选方案，其另包含复数个焊线，电性连接该芯片与该基板，该焊线的线弧小于该浮凸图案至该芯片被该封胶体密封的厚度。 
本实用新型达到的技术效果如下：本实用新型散热型半导体封装构造能够增加散热片与封胶体的咬合度，避免产生内置型散热片的剥离。并且可防止封装构造产生翘曲。
附图说明
图1为本实用新型散热型半导体封装构造第一具体实施例的截面示意图；
图2为本实用新型散热型半导体封装构造第一具体实施例的散热片内表面的立体示意图；
图3为本实用新型散热型半导体封装构造第二具体实施例的截面示意图；
图4为本实用新型散热型半导体封装构造第三具体实施例的截面示意图；
图5为本实用新型散热型半导体封装构造第三具体实施例的散热片内表面的立体示意图。
【主要组件符号说明】
100 半导体封装构造
110 基板     
111 上表面
112 下表面
121 芯片
130 内置型散热片
131 内表面
132 外表面
140 浮凸图案
141 凸块
150 封胶体
160 外接端子
171 焊线
200 半导体封装构造
222 芯片
272 焊线
300 半导体封装构造
322、323、324 芯片
341 第一突出环
342 第二突出环
343 中央突出条
372、373、374 焊线。
具体实施方式
依据本实用新型散热型半导体封装构造第一具体实施例，一种散热型半导体封装构造举例说明如图1的截面示意图与图2散热片的立体示意图所示。散热型半导体封装构造100主要包含一基板110、至少一芯片121、一内置型散热片130以及一封胶体150。
基板110具有一上表面111与一下表面112。基板110可为FR-4、FR-5或BT树脂(resin)等玻璃纤维强化树脂构成的多层印刷电路板(multi-layer printed wiring board)或是如聚亚酰胺材质的软性电路板。除此之外，基板110也可选自一印刷电路板、一导线架、一电路薄膜或各种芯片载板。上表面111可供芯片121的设置与封胶体150的形成，下表面112可设置复数个外接端子160，例如焊球，以供对外表面接合。
芯片121设置在基板110的上表面111并电性连接至基板110。芯片121可为形成有集成电路(integrated circuit, IC)的半导体组件，例如：内存芯片、逻辑芯片及特殊应用芯片等等，可由一晶圆分割而成。可利用一双面PI胶带、液态环氧胶、预型片、B阶黏胶(B-stage adhesive)或是芯片贴附物质(Die Attach Material,DAM)，以黏接芯片121至基板110的上表面111。
内置型散热片130具有一内表面131与一外表面132。封胶体150形成于基板110的上表面111与内置型散热片130的内表面131之间，以密封芯片121。
具体而言，如图1和图2所示，内置型散热片130的内表面131形成有一浮凸图案140，其小于封胶体150在芯片121与基板110之间的厚度，以使浮凸图案140避免碰触至芯片121与基板110并且浮凸图案140被封胶体150包覆固定。换言之，在制造过程中，使内置型散热片130的浮凸图案140不会触及芯片121的主动面而不会使芯片121受压导致裂损。详细而言，内置散热片130的材质可选自铜、铝及硅化物的其中之一，或其他具有导热性良好的金属材质，以将芯片121运作时产生的热能释散到大气中。内置散热片130具体可为与封胶体150的顶面为一致的外形，例如图2的矩形，且外表面132为平坦状。较佳地，内置散热片130可不具有支撑于基板110的接合脚，可省去散热片的接合脚与散热片冲压步骤。
如图2所示，浮凸图案140可由复数个数组的凸块141所构成。在本实施例中，凸块141可为柱状凸块。凸块141的材质可为铜、金或其它导电材质。较佳地，凸块141的材质可相同于内置型散热片130，较佳为一体形成，可利用电镀或其他方式制成凸块141在内置型散热片130上。
如图1所示，在模封完成后，内置型散热片130的内表面131可完整覆盖封胶体150的顶面，且封胶体150完全包覆浮凸图案140。通过内置型散热片130的内表面131完整覆盖封胶体150的顶面可防止半导体封装构造100产生翘曲。此外，浮凸图案140可增加内置型散热片130与封胶体150的咬合度，不会产生内置型散热片130的剥离。详细而言，封胶体150为一环氧模封化合物(Epoxy Molding Compound, EMC)，以转移模封方式(transfer molding)形成以覆盖于基板110的上表面111。
在前述的散热型半导体封装构造100中，可另包含复数个焊线171，电性连接芯片121与基板110，并被封胶体150密封，焊线171的线弧小于浮凸图案140至芯片121被封胶体150密封的厚度。焊线171可利用打线制程所形成的金属细线，其材质可为金或是采用类似的高导电性的金属材料(例如铜或铝)。然不受限地，在其他实施例中，芯片121也可为覆晶芯片，而不包括焊线。
依据本实用新型的第二具体实施例，另一种散热型半导体封装构造说明如图3的截面示意图。其中与第一实施例相同的主要组件将以相同符号标示，不再细加赘述。散热型半导体封装构造200主要包含一基板110、至少一芯片121、一内置型散热片130以及一封胶体150。
在本实施例中，凸块141可为锥状凸块，可利于与封胶体150结合。
散热型半导体封装构造200可为多芯片堆栈封装构造而包含有复数个芯片121、222。上层芯片222可利用复数个焊线272电性连接至基板110。内置型散热片130的浮凸图案140不超过封胶体150在芯片222与基板110之间的厚度，以使浮凸图案140不碰触至芯片222与基板110并且浮凸图案140被封胶体150包覆固定。
依据本实用新型的第三具体实施例，另一种散热型半导体封装构造说明如图4的截面示意图与图5散热片的立体示意图。其中与第一实施例相同的主要组件将以相同符号标示，不再细加赘述。散热型半导体封装构造300主要包含一基板110、至少一芯片121、一内置型散热片130以及一封胶体150。
在本实施例中，，浮凸图案140可包含一第一突出环341与一第二突出环342，其中第二突出环342可形成于第一突出环341内。故第二突出环342的周长小于第一突出环341。
较佳地，浮凸图案140可另包含一中央突出条343，中央突出条343可形成于第二突出环342内，而分配设置在内置型散热片130的内表面131上，在模封之后能使内表面131四周都能产生抓力使内置型散热片130与封胶体150不易产生剥离。不受限地，在其他的变化实施例中，浮凸图案140的突出条也可为条状螺纹形状(图未绘出)。
此外，在本实施例中，散热型半导体封装构造300可另包含有复数个芯片322、323、324，芯片121、322、323、324呈交又堆栈，并分别利用复数个焊线171、372、373、374电性连接至基板110。
以上所述，仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。

Claims (9)

1.一种散热型半导体封装构造，其特征在于，其主要包含：
一基板，具有一上表面；
至少一芯片，设置在该基板的该上表面并电性连接至该基板；
一内置型散热片，具有一内表面与一外表面；以及
一封胶体，形成于该基板的该上表面与该内置型散热片的该内表面之间，以密封该芯片；
其中，该内置型散热片的该内表面形成有一浮凸图案，其小于该封胶体在该芯片与该基板之间的厚度，以使该浮凸图案避免碰触至该芯片与该基板并且该浮凸图案被该封胶体包覆固定。
2.根据权利要求1所述的散热型半导体封装构造，其特征在于，该浮凸图案由复数个数组的凸块所构成。
3.根据权利要求2所述的散热型半导体封装构造，其特征在于，该凸块为柱状凸块。
4.根据权利要求2所述的散热型半导体封装构造，其特征在于，该凸块为锥状凸块。
5.根据权利要求2所述的散热型半导体封装构造，其特征在于，该浮凸图案包含一第一突出环与一第二突出环，其中该第二突出环形成于该第一突出环内。
6.根据权利要求5所述的散热型半导体封装构造，其特征在于，该浮凸图案另包含一中央突出条，形成于该第二突出环内。
7.根据权利要求1所述的散热型半导体封装构造，其特征在于，其另包含复数个外接端子，设在该基板的一下表面。
8.根据权利要求1所述的散热型半导体封装构造，其特征在于，该内置型散热片的该内表面完整覆盖该封胶体的顶面，且该封胶体完全包覆该浮凸图案。
9.根据权利要求1所述的散热型半导体封装构造，其特征在于，其另包含复数个焊线，电性连接该芯片与该基板，该焊线的线弧小于该浮凸图案至该芯片被该封胶体密封的厚度。
CN2012206482184U 2012-11-30 2012-11-30 散热型半导体封装构造 Expired - Lifetime CN202996814U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2012206482184U CN202996814U (zh) 2012-11-30 2012-11-30 散热型半导体封装构造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2012206482184U CN202996814U (zh) 2012-11-30 2012-11-30 散热型半导体封装构造

Publications (1)

Publication Number Publication Date
CN202996814U true CN202996814U (zh) 2013-06-12

Family

ID=48567955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012206482184U Expired - Lifetime CN202996814U (zh) 2012-11-30 2012-11-30 散热型半导体封装构造

Country Status (1)

Country Link
CN (1) CN202996814U (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051373A (zh) * 2013-03-14 2014-09-17 矽品精密工业股份有限公司 散热结构、半导体封装件及其制法
CN107978569A (zh) * 2016-10-21 2018-05-01 力成科技股份有限公司 芯片封装结构及其制造方法
TWI817496B (zh) * 2022-05-11 2023-10-01 華東科技股份有限公司 一種具絕緣板之整合封裝

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051373A (zh) * 2013-03-14 2014-09-17 矽品精密工业股份有限公司 散热结构、半导体封装件及其制法
CN107978569A (zh) * 2016-10-21 2018-05-01 力成科技股份有限公司 芯片封装结构及其制造方法
CN107978569B (zh) * 2016-10-21 2020-03-13 力成科技股份有限公司 芯片封装结构及其制造方法
TWI817496B (zh) * 2022-05-11 2023-10-01 華東科技股份有限公司 一種具絕緣板之整合封裝

Similar Documents

Publication Publication Date Title
CN105990265B (zh) 功率转换电路的封装模块及其制造方法
CN109087908B (zh) 封装结构、电子设备及封装方法
CN204720447U (zh) 一种凹槽基板的电磁屏蔽模组封装结构
CN102738094B (zh) 用于堆叠的半导体封装构造及其制造方法
CN207852653U (zh) 具有天线组件的半导体封装结构
CN103430301A (zh) 热增强堆叠式封装和方法
CN101359659A (zh) 半导体封装及制造方法、半导体模块和包括该模块的装置
WO2012113249A1 (zh) Led封装支架结构及led器件
US20190148282A1 (en) Electronic device with die being sunk in substrate
CN202996814U (zh) 散热型半导体封装构造
CN103441085B (zh) 一种芯片倒装bga封装方法
CN104810462A (zh) 一种中大功率led驱动芯片的esop8引线框架
KR20140139897A (ko) 반도체 패키지
CN103441106A (zh) 一种芯片倒装bga封装结构
CN202678302U (zh) 一种扇出型圆片级芯片封装结构
CN207602549U (zh) 一种三维芯片堆叠芯片尺寸封装结构
CN204596842U (zh) 一种中大功率led驱动芯片的esop8引线框架
TW201608947A (zh) 中介基板及其製法
CN204732390U (zh) 载板级半导体芯片嵌入式封装结构
CN104051373A (zh) 散热结构、半导体封装件及其制法
CN103441080A (zh) 一种芯片正装bga封装方法
CN103441108A (zh) 一种芯片正装bga封装结构
CN103869330A (zh) 一种一体化卫星导航芯片及其制造方法
CN203521396U (zh) 一种aaqfn框架产品无铜扁平封装件
CN213150764U (zh) 一种覆晶芯片结构

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20130612