JP2685024B2 - Ｌｓｉパッケージの実装構造 - Google Patents
Ｌｓｉパッケージの実装構造Info
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩパッケージの実装
構造に関し、特に電子情報処理機器に用いられるメモリ
ＬＳＩパッケージの実装構造に関する。
構造に関し、特に電子情報処理機器に用いられるメモリ
ＬＳＩパッケージの実装構造に関する。
【０００２】
【従来の技術】従来、この種の実装構造においては、図
４に示すように、メモリＬＳＩパッケージ１２，１３が
配線基板１１上に並べられ、メモリＬＳＩパッケージ１
２，１３各々のリード１２ａ，１３ａが配線基板１１上
に半田１４で電気的に接続されて表面実装されている。
４に示すように、メモリＬＳＩパッケージ１２，１３が
配線基板１１上に並べられ、メモリＬＳＩパッケージ１
２，１３各々のリード１２ａ，１３ａが配線基板１１上
に半田１４で電気的に接続されて表面実装されている。
【０００３】そのため、配線基板１１上ではメモリＬＳ
Ｉパッケージ１２，１３を実装する実装面積が大きくな
ってしまうので、実装面積を小さくするために様々な工
夫がなされている。
Ｉパッケージ１２，１３を実装する実装面積が大きくな
ってしまうので、実装面積を小さくするために様々な工
夫がなされている。
【０００４】例えば、ＩＣメモリカード内に複数のメモ
リＬＳＩパッケージを重層して実装する技術が、特開平
２−２１７２９６号公報、特開平３−４５３９９号公
報、特開平４−１６１３９１号公報、特開平４−２６９
５９８号公報等に開示されている。
リＬＳＩパッケージを重層して実装する技術が、特開平
２−２１７２９６号公報、特開平３−４５３９９号公
報、特開平４−１６１３９１号公報、特開平４−２６９
５９８号公報等に開示されている。
【０００５】また、配線基板上にＩＣチップ各々の裏面
同士を重ねて実装する技術が、特開平３−２５５６５７
号公報等に開示されている。
同士を重ねて実装する技術が、特開平３−２５５６５７
号公報等に開示されている。
【０００６】さらに、プリント基板に設けた部品挿入孔
内にフラットパッケージ部品を実装し、その上に大形の
電子部品や可撓性または非可撓性のプリント基板を立体
的に重畳して実装する技術が、特開平２−３９５８７号
公報等に開示されている。
内にフラットパッケージ部品を実装し、その上に大形の
電子部品や可撓性または非可撓性のプリント基板を立体
的に重畳して実装する技術が、特開平２−３９５８７号
公報等に開示されている。
【０００７】さらにまた、メモリＩＣチップを接着剤に
よって２段以上重ね、またフィルムキャリヤ方式でリー
ドボンディングする技術が、特開昭６３−２０４６３５
号公報等に開示されている。
よって２段以上重ね、またフィルムキャリヤ方式でリー
ドボンディングする技術が、特開昭６３−２０４６３５
号公報等に開示されている。
【０００８】
【発明が解決しようとする課題】上述した従来の実装構
造では、メモリの搭載数が配線基板のメモリ実装領域に
制限されている。メモリ増設は高速処理を行うための一
つの方法であり、多くのメモリを実装することが望まし
いが、メモリ実装領域上に並べられる数以上のメモリを
実装することは不可能である。
造では、メモリの搭載数が配線基板のメモリ実装領域に
制限されている。メモリ増設は高速処理を行うための一
つの方法であり、多くのメモリを実装することが望まし
いが、メモリ実装領域上に並べられる数以上のメモリを
実装することは不可能である。
【０００９】これを解決するために、特開平２−２１７
２９６号公報、特開平３−４５３９９号公報、特開平４
−１６１３９１号公報、特開平４−２６９５９８号公報
等ではＩＣメモリカード内に複数のメモリＬＳＩパッケ
ージを重層して実装している。しかしながら、ＩＣメモ
リカード内に実装されたメモリＬＳＩパッケージに不良
が発生すると、交換修理を行うことが不可能であるた
め、ＩＣメモリカード自身を廃棄処理しなければならな
い。
２９６号公報、特開平３−４５３９９号公報、特開平４
−１６１３９１号公報、特開平４−２６９５９８号公報
等ではＩＣメモリカード内に複数のメモリＬＳＩパッケ
ージを重層して実装している。しかしながら、ＩＣメモ
リカード内に実装されたメモリＬＳＩパッケージに不良
が発生すると、交換修理を行うことが不可能であるた
め、ＩＣメモリカード自身を廃棄処理しなければならな
い。
【００１０】大型コンピュータ向けに非常に高価な大容
量のメモリＬＳＩパッケージを使用する場合には不良が
発生した時に交換修理を行えることが必要不可欠である
が、大型コンピュータ向けに上記のＩＣメモリカードの
技術を適用することはできない。
量のメモリＬＳＩパッケージを使用する場合には不良が
発生した時に交換修理を行えることが必要不可欠である
が、大型コンピュータ向けに上記のＩＣメモリカードの
技術を適用することはできない。
【００１１】また、特開平３−２５５６５７号公報等で
は配線基板上にＩＣチップ各々の裏面同士を重ねて実装
しているが、上側のＩＣチップにワイヤボンディングを
用いているため、回路面とワイヤボンディングとを保護
するのに樹脂封止等が必要であり、しかも樹脂封止等で
不良が発生したＩＣチップの交換修理が困難となる。こ
の場合、ＩＣチップ各々の裏面同士を重ねて貼り合わせ
ているので、ＩＣチップが放熱を必要としても放熱手段
を設けることが困難である。
は配線基板上にＩＣチップ各々の裏面同士を重ねて実装
しているが、上側のＩＣチップにワイヤボンディングを
用いているため、回路面とワイヤボンディングとを保護
するのに樹脂封止等が必要であり、しかも樹脂封止等で
不良が発生したＩＣチップの交換修理が困難となる。こ
の場合、ＩＣチップ各々の裏面同士を重ねて貼り合わせ
ているので、ＩＣチップが放熱を必要としても放熱手段
を設けることが困難である。
【００１２】さらに、特開平２−３９５８７号公報等で
はプリント基板に設けた部品挿入孔内にフラットパッケ
ージ部品を実装し、その上に大形の電子部品や可撓性ま
たは非可撓性のプリント基板を立体的に重畳して実装し
ているが、上側のフラットパッケージが必ず下側のフラ
ットパッケージよりも大きくなければならず、同一サイ
ズの部品には適用することができない。この場合、実装
すべき部品が同一部品であっても、外形形状が異なる２
種類の部品を用意しなければならない。
はプリント基板に設けた部品挿入孔内にフラットパッケ
ージ部品を実装し、その上に大形の電子部品や可撓性ま
たは非可撓性のプリント基板を立体的に重畳して実装し
ているが、上側のフラットパッケージが必ず下側のフラ
ットパッケージよりも大きくなければならず、同一サイ
ズの部品には適用することができない。この場合、実装
すべき部品が同一部品であっても、外形形状が異なる２
種類の部品を用意しなければならない。
【００１３】さらにまた、特開昭６３−２０４６３５号
公報等ではメモリＩＣチップを接着剤によって２段以上
重ね、またフィルムキャリヤ方式でリードボンディング
しているが、この場合も回路面とワイヤボンディングと
を保護するのに樹脂封止等が必要であり、しかも樹脂封
止等で不良が発生したメモリＩＣチップの交換修理が困
難となり、メモリＩＣチップが放熱を必要としても放熱
手段を設けることが困難である。
公報等ではメモリＩＣチップを接着剤によって２段以上
重ね、またフィルムキャリヤ方式でリードボンディング
しているが、この場合も回路面とワイヤボンディングと
を保護するのに樹脂封止等が必要であり、しかも樹脂封
止等で不良が発生したメモリＩＣチップの交換修理が困
難となり、メモリＩＣチップが放熱を必要としても放熱
手段を設けることが困難である。
【００１４】そこで、本発明の目的は上記の問題点を解
消し、限られた実装領域内でその領域上に並べられる数
以上のメモリを実装することができ、メモリの交換修理
や放熱、及び汎用性の確保を可能とすることができるＬ
ＳＩパッケージの実装構造を提供することにある。
消し、限られた実装領域内でその領域上に並べられる数
以上のメモリを実装することができ、メモリの交換修理
や放熱、及び汎用性の確保を可能とすることができるＬ
ＳＩパッケージの実装構造を提供することにある。
【００１５】
【課題を解決するための手段】本発明によるＬＳＩパッ
ケージの実装構造は、配線基板上に外形形状が同一のＬ
ＳＩパッケージを重層して実装するＬＳＩパッケージの
実装構造であって、配線基板上に設けられかつ下側のＬ
ＳＩパッケージを収納する凹部と、前記凹部の底面に設
けられかつ前記下側のＬＳＩパッケージを選択するため
のチップセレクト信号を供給するためのチップセレクト
信号用パッドと、重層されたＬＳＩパッケージ各々に共
通に設けられかつ前記ＬＳＩパッケージ各々のリードと
電気的に接続され該リードに信号を供給するパッドとを
備えている。
ケージの実装構造は、配線基板上に外形形状が同一のＬ
ＳＩパッケージを重層して実装するＬＳＩパッケージの
実装構造であって、配線基板上に設けられかつ下側のＬ
ＳＩパッケージを収納する凹部と、前記凹部の底面に設
けられかつ前記下側のＬＳＩパッケージを選択するため
のチップセレクト信号を供給するためのチップセレクト
信号用パッドと、重層されたＬＳＩパッケージ各々に共
通に設けられかつ前記ＬＳＩパッケージ各々のリードと
電気的に接続され該リードに信号を供給するパッドとを
備えている。
【００１６】本発明による他のＬＳＩパッケージの実装
構造は、上記の構成のほかに、重層されたＬＳＩパッケ
ージ間に設けられかつそれらＬＳＩパッケージ各々で発
生した熱を外部に放熱する放熱板を具備している。
構造は、上記の構成のほかに、重層されたＬＳＩパッケ
ージ間に設けられかつそれらＬＳＩパッケージ各々で発
生した熱を外部に放熱する放熱板を具備している。
【００１７】
【作用】配線基板上に外形形状が同一のメモリＬＳＩパ
ッケージを重層して実装する場合、配線基板上に設けら
れた凹部に下側のメモリＬＳＩパッケージを収納し、下
側のメモリＬＳＩパッケージのチップセレクトリードを
凹部の底面に設けられたチップセレクトパッドに電気的
に接続するとともに、２つのメモリＬＳＩパッケージ各
々のリードを共通に設けられたパッドに電気的に接続固
定する。
ッケージを重層して実装する場合、配線基板上に設けら
れた凹部に下側のメモリＬＳＩパッケージを収納し、下
側のメモリＬＳＩパッケージのチップセレクトリードを
凹部の底面に設けられたチップセレクトパッドに電気的
に接続するとともに、２つのメモリＬＳＩパッケージ各
々のリードを共通に設けられたパッドに電気的に接続固
定する。
【００１８】これによって、配線基板のメモリ実装領域
において配線基板上にメモリＬＳＩパッケージを並べて
実装する通常の表面実装方式に比べて２倍のメモリＬＳ
Ｉパッケージの実装が可能となる。また、メモリＬＳＩ
パッケージとして汎用のパッケージの成形仕様を変更す
るだけで実現することが可能となり、低コストでメモリ
増設を実現することが可能となり、交換修理も容易とな
る。
において配線基板上にメモリＬＳＩパッケージを並べて
実装する通常の表面実装方式に比べて２倍のメモリＬＳ
Ｉパッケージの実装が可能となる。また、メモリＬＳＩ
パッケージとして汎用のパッケージの成形仕様を変更す
るだけで実現することが可能となり、低コストでメモリ
増設を実現することが可能となり、交換修理も容易とな
る。
【００１９】さらに、メモリＬＳＩパッケージ間に放熱
プレートを配設することで、メモリＬＳＩパッケージ各
々から動作時に発生する熱をパッケージ外に逃がすこと
ができる。よって、限られた実装領域内でその領域上に
並べられる数以上のメモリの実装が可能となり、メモリ
の交換修理や放熱、及び汎用性の確保が可能となる。
プレートを配設することで、メモリＬＳＩパッケージ各
々から動作時に発生する熱をパッケージ外に逃がすこと
ができる。よって、限られた実装領域内でその領域上に
並べられる数以上のメモリの実装が可能となり、メモリ
の交換修理や放熱、及び汎用性の確保が可能となる。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２１】図１は本発明の一実施例の断面図であり、
図２は本発明の一実施例による組立てを示す斜視図であ
る。これらの図において、配線基板１には２段に重層さ
れるメモリＬＳＩパッケージ５，６のうち下側のメモリ
ＬＳＩパッケージ６を収納するための凹部２が設けられ
ている。
図２は本発明の一実施例による組立てを示す斜視図であ
る。これらの図において、配線基板１には２段に重層さ
れるメモリＬＳＩパッケージ５，６のうち下側のメモリ
ＬＳＩパッケージ６を収納するための凹部２が設けられ
ている。
【００２２】また、配線基板１上にはメモリＬＳＩパッ
ケージ５，６各々のリード５ａ，６ａが共通にかつ電気
的に接続されるパッド３と、メモリＬＳＩパッケージ５
のチップセレクトリード５ｂが単独にかつ電気的に接続
されるチップセレクトパッド８とが配設されている。こ
こで、凹部２の底面にはメモリＬＳＩパッケージ６のチ
ップセレクトリード６ｂが単独にかつ電気的に接続され
るチップセレクトパッド４が配設されている。
ケージ５，６各々のリード５ａ，６ａが共通にかつ電気
的に接続されるパッド３と、メモリＬＳＩパッケージ５
のチップセレクトリード５ｂが単独にかつ電気的に接続
されるチップセレクトパッド８とが配設されている。こ
こで、凹部２の底面にはメモリＬＳＩパッケージ６のチ
ップセレクトリード６ｂが単独にかつ電気的に接続され
るチップセレクトパッド４が配設されている。
【００２３】メモリＬＳＩパッケージ６はメモリＬＳＩ
パッケージ５のリード５ａとは表裏逆にリード６ａが成
形されたリバースタイプであり、チップセレクトリード
６ｂのみ他のリード６ａとは反対方向に折り曲げられて
いる。
パッケージ５のリード５ａとは表裏逆にリード６ａが成
形されたリバースタイプであり、チップセレクトリード
６ｂのみ他のリード６ａとは反対方向に折り曲げられて
いる。
【００２４】また、メモリＬＳＩパッケージ６はプラス
チックモールド部（図示せず）が下になるように裏返し
て凹部２内に収容される。このとき、メモリＬＳＩパッ
ケージ６はリード６ａがパッド３に半田７で固定される
ので、リード６ａ及びパッド３によって支えられる。
チックモールド部（図示せず）が下になるように裏返し
て凹部２内に収容される。このとき、メモリＬＳＩパッ
ケージ６はリード６ａがパッド３に半田７で固定される
ので、リード６ａ及びパッド３によって支えられる。
【００２５】この場合、メモリＬＳＩパッケージ６のリ
ード６ａはパッド３上に位置合わせされ、チップセレク
トリード６ｂの先端がチップセレクトパッド４上に位置
合わせされる。
ード６ａはパッド３上に位置合わせされ、チップセレク
トリード６ｂの先端がチップセレクトパッド４上に位置
合わせされる。
【００２６】メモリＬＳＩパッケージ５は通常に成形し
たノーマルタイプであり、搭載済みのメモリＬＳＩパッ
ケージ６上に各々のリード５ａ，６ａが重なるように位
置合わせされる。
たノーマルタイプであり、搭載済みのメモリＬＳＩパッ
ケージ６上に各々のリード５ａ，６ａが重なるように位
置合わせされる。
【００２７】これら２つのメモリＬＳＩパッケージ５，
６は各々のチップセレクトリード５ｂ，６ｂを除いた他
のリード５ａ，６ａが共通電極であり、配線基板１上の
パッド３に電気的に接続される。
６は各々のチップセレクトリード５ｂ，６ｂを除いた他
のリード５ａ，６ａが共通電極であり、配線基板１上の
パッド３に電気的に接続される。
【００２８】リード５ａ，６ａとパッド３との電気的な
接続及びチップセレクトリード５ｂ，６ｂとチップセレ
クトパッド８，４との電気的な接続は半田７を用いて行
われる。尚、チップセレクトリード５ｂ，６ｂは夫々メ
モリＬＳＩパッケージ５，６のいずれを使用するのかを
選択指示するための端子であり、一方にオン信号が入力
されると、他方にはオフ信号が入力される。
接続及びチップセレクトリード５ｂ，６ｂとチップセレ
クトパッド８，４との電気的な接続は半田７を用いて行
われる。尚、チップセレクトリード５ｂ，６ｂは夫々メ
モリＬＳＩパッケージ５，６のいずれを使用するのかを
選択指示するための端子であり、一方にオン信号が入力
されると、他方にはオフ信号が入力される。
【００２９】２つのメモリＬＳＩパッケージ５，６を配
線基板１に搭載する前、パッド３及びチップセレクトパ
ッド８，４には予めクリーム半田が印刷等によって供給
されており、メモリＬＳＩパッケージ５，６が搭載時に
位置ずれしないようになっている。
線基板１に搭載する前、パッド３及びチップセレクトパ
ッド８，４には予めクリーム半田が印刷等によって供給
されており、メモリＬＳＩパッケージ５，６が搭載時に
位置ずれしないようになっている。
【００３０】これら２つのメモリＬＳＩパッケージ５，
６の搭載後に、加熱リフロー、例えば使用している半田
７がＳｎ６３／Ｐｂ３７共晶半田であれば２７０℃加熱
を行い、その後に冷却することでリード５ａ，６ａ及び
チップセレクトリード５ｂ，６ｂとパッド３及びチップ
セレクトパッド８，４とを接合することができる。
６の搭載後に、加熱リフロー、例えば使用している半田
７がＳｎ６３／Ｐｂ３７共晶半田であれば２７０℃加熱
を行い、その後に冷却することでリード５ａ，６ａ及び
チップセレクトリード５ｂ，６ｂとパッド３及びチップ
セレクトパッド８，４とを接合することができる。
【００３１】ここで、メモリＬＳＩパッケージ５のチッ
プセレクトリード５ｂとチップセレクトパッド８との間
は他のリード５ａ，６ａとパッド３との接合部の高さ
（厚さ）との調整をとるために、接合した後にチップセ
レクトパッド８上の半田７がリード６ａの厚さ分だけ高
くなるようにしてある。
プセレクトリード５ｂとチップセレクトパッド８との間
は他のリード５ａ，６ａとパッド３との接合部の高さ
（厚さ）との調整をとるために、接合した後にチップセ
レクトパッド８上の半田７がリード６ａの厚さ分だけ高
くなるようにしてある。
【００３２】配線基板１の凹部２の形状は、図１に示す
ように、メモリＬＳＩパッケージ６を裏返し、リード６
ａ先端の半田付け部が凹部２のエッジに引っ掛かる幅
と、メモリＬＳＩパッケージ６のモールド部が収容され
る深さでよい。
ように、メモリＬＳＩパッケージ６を裏返し、リード６
ａ先端の半田付け部が凹部２のエッジに引っ掛かる幅
と、メモリＬＳＩパッケージ６のモールド部が収容され
る深さでよい。
【００３３】例えば、メモリＬＳＩパッケージ６として
４４ピンＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉ
ｎｅ Ｌ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）（８００ｍ
ｉｌピッチ、リード列間１１．７６ｍｍ、パッケージ厚
さ１．２ｍｍ）を使用した場合、凹部２の幅は１１ｍ
ｍ、深さ１．２ｍｍ程度が最適である。
４４ピンＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉ
ｎｅ Ｌ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）（８００ｍ
ｉｌピッチ、リード列間１１．７６ｍｍ、パッケージ厚
さ１．２ｍｍ）を使用した場合、凹部２の幅は１１ｍ
ｍ、深さ１．２ｍｍ程度が最適である。
【００３４】図３は本発明の他の実施例の斜視図であ
る。図において、本発明の他の実施例ではメモリＬＳＩ
パッケージ５，６間に放熱プレート９を設けた以外は本
発明の一実施例の実装構造と同様の構成となっており、
同一構成要素には同一符号を付してある。
る。図において、本発明の他の実施例ではメモリＬＳＩ
パッケージ５，６間に放熱プレート９を設けた以外は本
発明の一実施例の実装構造と同様の構成となっており、
同一構成要素には同一符号を付してある。
【００３５】放熱プレート９はメモリＬＳＩパッケージ
５，６各々から動作時に発生する熱をパッケージ外に逃
がす役割を果たすもので、メモリＬＳＩパッケージ５，
６各々に熱伝導性接着剤（図示せず）で固定されてい
る。また、放熱プレート９の材料としては熱伝導性の高
い金属材料が好ましく、アルミニウム板や銅板等が適当
である。
５，６各々から動作時に発生する熱をパッケージ外に逃
がす役割を果たすもので、メモリＬＳＩパッケージ５，
６各々に熱伝導性接着剤（図示せず）で固定されてい
る。また、放熱プレート９の材料としては熱伝導性の高
い金属材料が好ましく、アルミニウム板や銅板等が適当
である。
【００３６】製造手順としては下側のメモリＬＳＩパッ
ケージ６のプラスチックモールド部分に熱伝導性接着剤
を塗布し、その上に放熱プレート９を載せる。その後
に、上側のメモリＬＳＩパッケージ５のプラスチックモ
ールド部分に熱伝導性接着剤を塗布し、メモリＬＳＩパ
ッケージ５を放熱プレート９上に重ね合わせる。その場
合、メモリＬＳＩパッケージ５，６のリード５ａ，６ａ
が重なり合うように位置合わせを行い、その状態で熱伝
導性接着剤を硬化させる。
ケージ６のプラスチックモールド部分に熱伝導性接着剤
を塗布し、その上に放熱プレート９を載せる。その後
に、上側のメモリＬＳＩパッケージ５のプラスチックモ
ールド部分に熱伝導性接着剤を塗布し、メモリＬＳＩパ
ッケージ５を放熱プレート９上に重ね合わせる。その場
合、メモリＬＳＩパッケージ５，６のリード５ａ，６ａ
が重なり合うように位置合わせを行い、その状態で熱伝
導性接着剤を硬化させる。
【００３７】これら２つのメモリＬＳＩパッケージ５，
６と放熱プレート９とが一体となったものを、予めクリ
ーム半田が印刷等で供給されている配線基板１に搭載
し、加熱リフローを行うことで製造が完了する。
６と放熱プレート９とが一体となったものを、予めクリ
ーム半田が印刷等で供給されている配線基板１に搭載
し、加熱リフローを行うことで製造が完了する。
【００３８】放熱プレート９の先端はフィン形状にして
空気中に熱を逃がしてもよく、また別に設けた放熱ブロ
ック（図示せず）やヒートシンク（図示せず）等に固定
してもよい。
空気中に熱を逃がしてもよく、また別に設けた放熱ブロ
ック（図示せず）やヒートシンク（図示せず）等に固定
してもよい。
【００３９】このように、配線基板１上に外形形状が同
一のメモリＬＳＩパッケージ５，６を重層して実装する
場合、配線基板１上に設けられた凹部２に下側のメモリ
ＬＳＩパッケージ６を収納し、メモリＬＳＩパッケージ
６のチップセレクトリード６ｂを凹部２の底面に設けら
れたチップセレクトパッド４に電気的に接続するととも
に、２つのメモリＬＳＩパッケージ５，６各々のリード
５ａ，６ａを共通に設けられたパッド３に電気的に接続
固定することによって、配線基板１のメモリ実装領域に
おいて配線基板１上にメモリＬＳＩパッケージを並べて
実装する通常の表面実装方式に比べて２倍のメモリＬＳ
Ｉパッケージを実装することができる。
一のメモリＬＳＩパッケージ５，６を重層して実装する
場合、配線基板１上に設けられた凹部２に下側のメモリ
ＬＳＩパッケージ６を収納し、メモリＬＳＩパッケージ
６のチップセレクトリード６ｂを凹部２の底面に設けら
れたチップセレクトパッド４に電気的に接続するととも
に、２つのメモリＬＳＩパッケージ５，６各々のリード
５ａ，６ａを共通に設けられたパッド３に電気的に接続
固定することによって、配線基板１のメモリ実装領域に
おいて配線基板１上にメモリＬＳＩパッケージを並べて
実装する通常の表面実装方式に比べて２倍のメモリＬＳ
Ｉパッケージを実装することができる。
【００４０】また、メモリＬＳＩパッケージとして汎用
のパッケージの成形仕様を変更するだけで実現すること
ができるので、低コストでメモリ増設を実現することが
でき、メモリの交換修理も容易となる。
のパッケージの成形仕様を変更するだけで実現すること
ができるので、低コストでメモリ増設を実現することが
でき、メモリの交換修理も容易となる。
【００４１】さらに、メモリＬＳＩパッケージ５，６間
に放熱プレート９を配設することで、メモリＬＳＩパッ
ケージ５，６各々から動作時に発生する熱をパッケージ
外に逃がすことができる。よって、限られた実装領域内
でその領域上に並べられる数以上のメモリを実装するこ
とができ、メモリの交換修理や放熱、及び汎用性の確保
を可能とすることができる。
に放熱プレート９を配設することで、メモリＬＳＩパッ
ケージ５，６各々から動作時に発生する熱をパッケージ
外に逃がすことができる。よって、限られた実装領域内
でその領域上に並べられる数以上のメモリを実装するこ
とができ、メモリの交換修理や放熱、及び汎用性の確保
を可能とすることができる。
【００４２】
【発明の効果】以上説明したように本発明によれば、配
線基板上に外形形状が同一のＬＳＩパッケージを重層し
て実装するＬＳＩパッケージの実装構造において、下側
のＬＳＩパッケージを配線基板上に設けられた凹部に収
納し、凹部の底面に設けられたチップセレクト信号用パ
ッドに下側のＬＳＩパッケージを選択するためのチップ
セレクト信号を電気的に接続し、重層されたＬＳＩパッ
ケージ各々のリードを配線基板上のパッドに共通にかつ
電気的に接続することによって、限られた実装領域内で
その領域上に並べられる数以上のメモリを実装すること
ができ、メモリの交換修理や放熱、及び汎用性の確保を
可能とすることができるという効果がある。
線基板上に外形形状が同一のＬＳＩパッケージを重層し
て実装するＬＳＩパッケージの実装構造において、下側
のＬＳＩパッケージを配線基板上に設けられた凹部に収
納し、凹部の底面に設けられたチップセレクト信号用パ
ッドに下側のＬＳＩパッケージを選択するためのチップ
セレクト信号を電気的に接続し、重層されたＬＳＩパッ
ケージ各々のリードを配線基板上のパッドに共通にかつ
電気的に接続することによって、限られた実装領域内で
その領域上に並べられる数以上のメモリを実装すること
ができ、メモリの交換修理や放熱、及び汎用性の確保を
可能とすることができるという効果がある。
【図１】本発明の一実施例の断面図である。
【図２】本発明の一実施例による組立てを示す斜視図で
ある。
ある。
【図３】本発明の他の実施例の斜視図である。
【図４】従来例の断面図である。
１ 配線基板 ２ 凹部 ３ パッド ４，８ チップセレクトパッド ５，６ メモリＬＳＩパッケージ ５ａ，６ａ リード ５ｂ，６ｂ チップセレクトリード ７ 半田 ９ 放熱プレート
Claims (4)
- 【請求項１】 配線基板上に外形形状が同一のＬＳＩパ
ッケージを重層して実装するＬＳＩパッケージの実装構
造であって、配線基板上に設けられかつ下側のＬＳＩパ
ッケージを収納する凹部と、前記凹部の底面に設けられ
かつ前記下側のＬＳＩパッケージを選択するためのチッ
プセレクト信号を供給するためのチップセレクト信号用
パッドと、重層されたＬＳＩパッケージ各々に共通に設
けられかつ前記ＬＳＩパッケージ各々のリードと電気的
に接続され該リードに信号を供給するパッドとを有する
ことを特徴とするＬＳＩパッケージの実装構造。 - 【請求項２】 前記下側のＬＳＩパッケージは、前記チ
ップセレクト信号用パッドに電気的に接続されるリード
を他のリードとは反対方向に折り曲げて構成したことを
特徴とする請求項１記載のＬＳＩパッケージの実装構
造。 - 【請求項３】 上側のＬＳＩパッケージは、前記上側の
ＬＳＩパッケージを選択するためのチップセレクト信号
が供給されるリードを前記パッドのうち対応するパッド
に単独で電気的に接続するようにしたことを特徴とする
請求項１または請求項２記載のＬＳＩパッケージの実装
構造。 - 【請求項４】 重層されたＬＳＩパッケージ間に設けら
れかつそれらＬＳＩパッケージ各々で発生した熱を外部
に放熱する放熱板を含むことを特徴とする請求項１から
請求項３のいずれか記載のＬＳＩパッケージの実装構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124133A JP2685024B2 (ja) | 1995-05-24 | 1995-05-24 | Ｌｓｉパッケージの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124133A JP2685024B2 (ja) | 1995-05-24 | 1995-05-24 | Ｌｓｉパッケージの実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316606A JPH08316606A (ja) | 1996-11-29 |
| JP2685024B2 true JP2685024B2 (ja) | 1997-12-03 |
Family
ID=14877746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124133A Expired - Fee Related JP2685024B2 (ja) | 1995-05-24 | 1995-05-24 | Ｌｓｉパッケージの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685024B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6884926B2 (ja) | 2018-05-17 | 2021-06-09 | 日立Astemo株式会社 | 物理量検出装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373694A (ja) * | 1986-09-17 | 1988-04-04 | 三菱電機株式会社 | 電子回路基板 |
| JPH0444174U (ja) * | 1990-08-21 | 1992-04-15 |
-
1995
- 1995-05-24 JP JP7124133A patent/JP2685024B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08316606A (ja) | 1996-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |